KR100843948B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

Info

Publication number
KR100843948B1
KR100843948B1 KR1020060064399A KR20060064399A KR100843948B1 KR 100843948 B1 KR100843948 B1 KR 100843948B1 KR 1020060064399 A KR1020060064399 A KR 1020060064399A KR 20060064399 A KR20060064399 A KR 20060064399A KR 100843948 B1 KR100843948 B1 KR 100843948B1
Authority
KR
South Korea
Prior art keywords
film
pattern
photoresist
amorphous carbon
carbon film
Prior art date
Application number
KR1020060064399A
Other languages
English (en)
Other versions
KR20080005715A (ko
Inventor
공근규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060064399A priority Critical patent/KR100843948B1/ko
Priority to US11/733,937 priority patent/US7674708B2/en
Publication of KR20080005715A publication Critical patent/KR20080005715A/ko
Application granted granted Critical
Publication of KR100843948B1 publication Critical patent/KR100843948B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 제1 감광막 패턴 상부에 비정질 탄소막과 제2 감광막을 형성하여 식각하는 간단한 공정에 의하여 노광 장비의 한계 해상도를 극복한 미세 패턴을 형성할 수 있다.

Description

반도체 소자의 미세 패턴 형성방법{Method for forming fine pattern of semiconductor device}
도 1a 내지 도 1g는 본 발명의 패턴 형성방법을 나타낸 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 반도체 기판 112: 피식각층
114: 반사 방지막 116: 제1 감광막
120: 비정질 탄소 122: 제2 감광막
L1, L2: 라인 S: 스페이스
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 더욱 상세하게는 제1 감광막 패턴 상부에 비정질 탄소막과 제2 감광막을 형성하여 식각하는 간단한 공정에 의하여 노광 장비의 한계 해상도를 극복한 미세 패턴을 형성할 수 있는 방법에 관한 것이다.
리소그라피 공정은, 하기 식에서 나타내는 바와 같이 이용하는 노광 장비에서 사용하는 광원의 파장 (λ)과 개구수 (Numerical Aperture; NA)에 따라 그 해상 도 (R)가 정해진다.
R = k1·λ/NA
상기 식에서 k1은 공정 상수를 의미하는데, 이는 0.25라는 물리적인 한계를 가지므로 그 이하의 공정은 통상적인 방법으로는 불가능하다.
현재, 0.93NA의 ArF 노광 장비를 이용하여 패터닝 가능한 수준은 감광제 기술 및 마스크 기술의 뒷받침으로 60nm 패턴까지 형성할 수 있다. 그러나 60nm 이하의 패터닝은 이미지 정보를 가지고 있는 1차 광이 들어갈 수 없는 피치 (pitch)에 도달하여 패터닝이 불가능하다.
따라서 60nm 이하 급의 패터닝은 ArF 이머전 리소그라피를 도입하여야 하는 실정이다.
본 발명의 목적은 노광 장비의 한계 해상도를 극복한 미세 패턴을 형성할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에서는 제1 감광막 패턴 상부에 비정질 탄소막과 제2 감광막을 형성하여 식각하는 간단한 공정에 의하여 미세한 선폭을 갖는 패턴을 형성하는 방법을 제공한다.
구체적으로, 본 발명에서는
피식각층 상부에 제1 감광막 패턴을 형성하는 단계와;
상기 감광막 패턴 상부에 비정질 탄소막 및 제2 감광막을 순차적으로 형성하 는 단계와;
상기 결과물을 평탄화하여 제1 감광막 패턴이 노출되도록 하는 단계와;
제1 감광막 패턴과 제2 감광막을 제거하는 단계와;
상기 결과물 상에 건식 식각을 수행하여 비정질 탄소막의 두께차를 이용하여 피식각층을 패터닝하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기 비정질 탄소막의 증착 두께가 최종 선폭 (Critical Dimension; CD)이 되기 때문에. 비정질 탄소막의 증착 공정이 가장 중요한 공정이다. 비정질 탄소막은 제1 감광막 패턴 표면으로부터 10~50nm 두께가 되도록 100~250℃ 온도로 증착하는 것이 바람직하다.
상기 제2 감광막은 감광막 패턴 사이를 매립하며, 감광막 패턴 상부의 비정질 탄소막으로부터 100~1000nm 두께가 되도록 스핀 코팅한 후 110℃ 정도의 온도로 베이크하여 형성한다.
상기 공정중, 감광막 패턴이 노출되도록 하는 평탄화 단계는 감광막 패턴을 식각 정지막으로 하여 제2 감광막과 비정질 탄소막을 전면 식각하거나, 감광막 패턴을 연마 정지막으로 하여 제2 감광막과 비정질 탄소막을 CMP 하는 것을 모두 포함한다.
상기 피식각층은 산화막 등을 사용할 수 있다.
상기 미세 패턴은 라인/스페이스 패턴으로서, 라인 길이가 매우 미세하여, 노광 장비의 한계 해상도를 극복할 수 있다.
이하, 본 발명의 이중 노광 공정을 이용한 패턴 형성방법에 대하여 도 1a 내 지 도 1g를 참조하여 설명한다.
반도체 기판 (110) 상부에 피식각층 (112)을 300nm 두께로 증착한 후, 반사방지막 (114)을 40nm 두께로, 제1 감광막 (116)을 170nm 두께로 순차적으로 증착하고 (도 1a 참조), ArF 광원을 이용하여 바 (bar) 길이 (L1)가 80nm, 스페이스 길이 (S) 100nm가 되도록 패터닝한다 (도 1b 참조).
패터닝된 제1 감광막 (116) 위에 비정질 탄소막 (120)을 저온 공정으로 20nm 두께로 증착하고, 여기에 제2 감광막 (122)을 제1 감광막 패턴 (116) 상부의 비정질 탄소막 (120)으로부터 500nm 두께로 증착한다 (도 1c 참조).
제1 감광막 (116)이 노출될 때까지 전면 식각 공정을 수행하면 도 1d와 같은 구조가 형성된다.
도 1d의 구조에서 제1 감광막 (116) 및 제2 감광막 (122)을 제거하면, 비정질 탄소막 (120) 및 비정질 탄소막 하부의 반사방지막 (114)만 남게 된다 (도 1e 참조).
상기 구조에서 비정질 탄소막 (120)을 식각 마스크로 하여 피식각층을 식각하는데, 이때 두께가 얇은 부분 (t1) 및 그 하부의 반사방지막 (114) 및 피식각층은 제거되고, 상대적으로 두께가 두꺼운 부분 (t2)은 남게 되어 도 1f와 같은 구조가 된다. 이때, 비정질 탄소막의 두께 (t3)는 대략 t2에서 t1 정도의 두께를 제한 것이다 (도 1f 참조).
여기서 비정질 탄소막 (120)과 반사방지막 (114)을 제거하면 비정질 탄소막의 증착 두께와 동일한 20nm 크기의 라인 길이 (L2)를 갖는 패턴이 형성된다 (도 1g 참조).
이러한 미세한 선폭은 노광 장비의 해상도 만으로는 얻어질 수 없는 매우 미세한 패턴이므로, 본 발명의 공정을 적용하면 노광 장비의 한계 해상도를 극복하는 미세 패턴을 형성할 수 있음을 확인할 수 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명에서는 제1 감광제 패턴 상에 비정질 탄소막과 제2 감광제를 순차적으로 증착한 후 식각하는 간단한 공정에 의하여 노광 장비의 한계 해상도를 극복하여 미세한 라인/스페이스 패턴을 형성할 수 있다.

Claims (6)

  1. 피식각층 상부에 제1 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴 상부에 비정질 탄소막 및 제2 감광막을 순차적으로 형성하는 단계와;
    상기 결과물을 평탄화하여 제1 감광막 패턴이 노출되도록 하는 단계와;
    제1 감광막 패턴과 제2 감광막을 제거하는 단계와;
    상기 결과물 상에 건식 식각을 수행하여 비정질 탄소막의 두께차를 이용하여 피식각층을 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 비정질 탄소막은 제1 감광막 패턴 표면으로부터 10~50nm 두께가 되도록 100~250℃ 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제2 감광막은 감광막 패턴 사이를 매립하며, 제1 감광막 패턴 상부의 비정질 탄소막으로부터 100~1000nm 두께가 되도록 스핀 코팅한 후 베이크하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 평탄화 단계는 제1 감광막 패턴을 식각 정지막으로 하여 제2 감광막과 비정질 탄소막을 전면 식각하거나, 제1 감광막 패턴을 연마 정지막으로 하여 제2 감광막과 비정질 탄소막을 CMP 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 피식각층은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 미세 패턴은 라인/스페이스 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060064399A 2006-07-10 2006-07-10 반도체 소자의 미세 패턴 형성방법 KR100843948B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060064399A KR100843948B1 (ko) 2006-07-10 2006-07-10 반도체 소자의 미세 패턴 형성방법
US11/733,937 US7674708B2 (en) 2006-07-10 2007-04-11 Method for forming fine patterns of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060064399A KR100843948B1 (ko) 2006-07-10 2006-07-10 반도체 소자의 미세 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20080005715A KR20080005715A (ko) 2008-01-15
KR100843948B1 true KR100843948B1 (ko) 2008-07-03

Family

ID=38919586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060064399A KR100843948B1 (ko) 2006-07-10 2006-07-10 반도체 소자의 미세 패턴 형성방법

Country Status (2)

Country Link
US (1) US7674708B2 (ko)
KR (1) KR100843948B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8293460B2 (en) * 2008-06-16 2012-10-23 Applied Materials, Inc. Double exposure patterning with carbonaceous hardmask
US20140189520A1 (en) * 2012-12-31 2014-07-03 Fluke Corporation Digital checklist

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041212A (ja) 1996-07-23 1998-02-13 Oki Electric Ind Co Ltd レジストパターン形成方法
KR19980021248A (ko) * 1996-09-14 1998-06-25 김광호 반도체소자 미세패턴 형성방법
KR20060062586A (ko) * 2004-12-04 2006-06-12 주식회사 아이피에스 박막 증착 방법 및 이를 이용한 반도체 제조방법
KR20060075333A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503828B1 (en) * 2001-06-14 2003-01-07 Lsi Logic Corporation Process for selective polishing of metal-filled trenches of integrated circuit structures
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7604908B2 (en) * 2005-03-09 2009-10-20 Tokyo Electron Limited Fine pattern forming method
JP4619839B2 (ja) * 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
KR100781542B1 (ko) * 2006-06-08 2007-12-03 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041212A (ja) 1996-07-23 1998-02-13 Oki Electric Ind Co Ltd レジストパターン形成方法
KR19980021248A (ko) * 1996-09-14 1998-06-25 김광호 반도체소자 미세패턴 형성방법
KR20060062586A (ko) * 2004-12-04 2006-06-12 주식회사 아이피에스 박막 증착 방법 및 이를 이용한 반도체 제조방법
KR20060075333A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Also Published As

Publication number Publication date
KR20080005715A (ko) 2008-01-15
US7674708B2 (en) 2010-03-09
US20080009137A1 (en) 2008-01-10

Similar Documents

Publication Publication Date Title
US10049878B2 (en) Self-aligned patterning process
TWI493626B (zh) 使蝕刻底蝕最小化並提供完全金屬剝落（ｌｉｆｔｏｆｆ）的方法
US9177797B2 (en) Lithography using high selectivity spacers for pitch reduction
KR100761857B1 (ko) 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
KR100642886B1 (ko) 반도체 소자의 미세패턴 형성방법
US20070082296A1 (en) Method of forming micro-patterns using multiple photolithography process
US9069249B2 (en) Self aligned patterning with multiple resist layers
US10734284B2 (en) Method of self-aligned double patterning
KR101096270B1 (ko) 스페이서 패터닝을 이용한 반도체소자의 미세패턴 형성방법
KR100843948B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR20080012055A (ko) 마스크 패턴 형성 방법
KR20090103520A (ko) 노광마스크 및 이를 이용한 반도체 소자의 형성 방법
US7939451B2 (en) Method for fabricating a pattern
KR20080004211A (ko) 반도체 소자의 미세 패턴 형성방법
KR100946026B1 (ko) 반도체 소자의 패턴 형성방법
KR100827520B1 (ko) 반도체 소자의 제조 방법
KR20070000204A (ko) 미세 패턴 형성 방법
KR101150492B1 (ko) 스페이서 패터닝 공정을 이용한 반도체 소자 제조방법
KR20090039201A (ko) 반도체 소자의 미세 패턴 형성방법
JP6028378B2 (ja) フォトマスクの製造方法
US8268730B2 (en) Methods of masking semiconductor device structures
KR20220034874A (ko) 스핀-온 및 cvd 증착된 유기 막의 평탄화를 위한 방법
KR100755149B1 (ko) 반도체 소자의 포토레지스트 패턴 형성 방법
US20050026049A1 (en) Method for forming an opening on an alternating phase shift mask
KR20080020183A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee