JPH0574804A - 不純物導入方法 - Google Patents
不純物導入方法Info
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- JPH0574804A JPH0574804A JP23451191A JP23451191A JPH0574804A JP H0574804 A JPH0574804 A JP H0574804A JP 23451191 A JP23451191 A JP 23451191A JP 23451191 A JP23451191 A JP 23451191A JP H0574804 A JPH0574804 A JP H0574804A
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Abstract
(57)【要約】
【目的】 本発明は半導体装置製造方法の中の、不純物
導入方法に関するものであり、ＭＯＳ型半導体装置のシ
リコンゲートのごとき自己整合プロセスのより改善され
た方法を提供することを目的とするものである。 【構成】 本発明は基板上にパターンを形成し、次に前
記パターンの側壁に不純物導入工程後のレジスト除去工
程、例えばＯ2アッシング及び硫酸洗浄で除去可能な堆
積物を形成し、前記パターン及び堆積物を注入マスクと
して前記基板中に不純物を注入することを特徴とする不
純物導入方法である。 【効果】 上記構成により、工程数を増加させることな
く、また、不要な熱処理を施すことなく、さまざまな濃
度分布に不純物導入を自己整合的に容易かつ確実に達成
できる。
導入方法に関するものであり、ＭＯＳ型半導体装置のシ
リコンゲートのごとき自己整合プロセスのより改善され
た方法を提供することを目的とするものである。 【構成】 本発明は基板上にパターンを形成し、次に前
記パターンの側壁に不純物導入工程後のレジスト除去工
程、例えばＯ2アッシング及び硫酸洗浄で除去可能な堆
積物を形成し、前記パターン及び堆積物を注入マスクと
して前記基板中に不純物を注入することを特徴とする不
純物導入方法である。 【効果】 上記構成により、工程数を増加させることな
く、また、不要な熱処理を施すことなく、さまざまな濃
度分布に不純物導入を自己整合的に容易かつ確実に達成
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置製造方法の中
の、不純物導入方法に関するものであり、ＭＯＳ型半導
体装置のシリコンゲートのごとき自己整合プロセスのよ
り改善された方法を提供することを目的とするものであ
る。
の、不純物導入方法に関するものであり、ＭＯＳ型半導
体装置のシリコンゲートのごとき自己整合プロセスのよ
り改善された方法を提供することを目的とするものであ
る。
【０００２】
【従来の技術】従来の自己整合プロセスの代表的な例と
しては、半導体基板上にゲート絶縁膜を介して例えば多
結晶シリコンを堆積し、フォトレジストでゲートのパタ
ーンを形成した後、そのパターン出しされたフォトレジ
ストをエッチングマスクとして多結晶シリコンの異方性
エッチを行い、多結晶のシリコンのゲートパターンを形
成し、そのゲートパターンを拡散マスクとして不純物を
導入してソース・ドレイン拡散層を形成するというもの
がある。
しては、半導体基板上にゲート絶縁膜を介して例えば多
結晶シリコンを堆積し、フォトレジストでゲートのパタ
ーンを形成した後、そのパターン出しされたフォトレジ
ストをエッチングマスクとして多結晶シリコンの異方性
エッチを行い、多結晶のシリコンのゲートパターンを形
成し、そのゲートパターンを拡散マスクとして不純物を
導入してソース・ドレイン拡散層を形成するというもの
がある。
【０００３】また、半導体集積回路の高密度，高速化が
進み、ＭＯＳ素子のゲート長が短くなるにつれ、ソース
・ドレイン間のパンチスルー等が大きな問題となり、Ｌ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
やＤＤＤ（ｄｏｕｂｌｅ ｄｏｐｅｄ ｄｒａｉｎ）構
造など、ソース・ドレイン形成工程に工夫をこらした自
己整合プロセスが考えられている。これらは従来のソー
ス・ドレイン拡散領域より低濃度の拡散領域を電極エッ
ジ付近に設けソース・ドレイン近傍での電界集中を制御
することを目的としたものである。
進み、ＭＯＳ素子のゲート長が短くなるにつれ、ソース
・ドレイン間のパンチスルー等が大きな問題となり、Ｌ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
やＤＤＤ（ｄｏｕｂｌｅ ｄｏｐｅｄ ｄｒａｉｎ）構
造など、ソース・ドレイン形成工程に工夫をこらした自
己整合プロセスが考えられている。これらは従来のソー
ス・ドレイン拡散領域より低濃度の拡散領域を電極エッ
ジ付近に設けソース・ドレイン近傍での電界集中を制御
することを目的としたものである。
【０００４】以下、そのプロセスの一例をｎ型ＬＤＤ構
造のＭＯＳＦＥＴを例にとって図５，図６を用いて説明
する。
造のＭＯＳＦＥＴを例にとって図５，図６を用いて説明
する。
【０００５】素子間分離プロセス（ここではＬＯＣＯＳ
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン４４と第１のＣＶＤ−ＳｉＯ2４５を堆積する
（図５ａ）。ここで４１はＰ型（１００）シリコン基板
であり、４２はＬＯＣＯＳプロセスにより形成された素
子間分離酸化膜、４３はゲート酸化膜である。
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン４４と第１のＣＶＤ−ＳｉＯ2４５を堆積する
（図５ａ）。ここで４１はＰ型（１００）シリコン基板
であり、４２はＬＯＣＯＳプロセスにより形成された素
子間分離酸化膜、４３はゲート酸化膜である。
【０００６】ＣＶＤ−ＳｉＯ2４５上にフォトレジスト
４６でゲート電極のパターン出しを行った後、異方性の
強いＲＩＥ（反応性イオンエッチング）ＣＶＤ−ＳｉＯ
2４５及びポリシリコン４４をエッチングする（図５
ｂ）。
４６でゲート電極のパターン出しを行った後、異方性の
強いＲＩＥ（反応性イオンエッチング）ＣＶＤ−ＳｉＯ
2４５及びポリシリコン４４をエッチングする（図５
ｂ）。
【０００７】この後、レジスト除去及び洗浄工程を行
い、リンの低濃度イオン注入を行ってｎ-イオン注入層
４８をソース・ドレイン領域に形成する（（図５ｃ）。
い、リンの低濃度イオン注入を行ってｎ-イオン注入層
４８をソース・ドレイン領域に形成する（（図５ｃ）。
【０００８】次に第２のＣＶＤ−ＳｉＯ2４９を堆積す
る（図５ｄ）。このとき、ＣＶＤ−ＳｉＯ2４９堆積時
の熱処理により、ｎ-イオン注入層４８はｎ-拡散層５２
に変わり、また、ｎ-拡散層５２はゲート（ポリシリコ
ン４４）下へ入り込む形状となる次にＲＩＥ装置を用
い、酸化膜エッチング条件でエッチングを行い、平面部
の第２のＣＶＤ−ＳｉＯ2４９を除去する（図６ａ）。
この工程によりゲート電極側壁にサイドウォールＳｉＯ
2と呼ばれるＣＶＤ−ＳｉＯ2５０が残存した形となる。
る（図５ｄ）。このとき、ＣＶＤ−ＳｉＯ2４９堆積時
の熱処理により、ｎ-イオン注入層４８はｎ-拡散層５２
に変わり、また、ｎ-拡散層５２はゲート（ポリシリコ
ン４４）下へ入り込む形状となる次にＲＩＥ装置を用
い、酸化膜エッチング条件でエッチングを行い、平面部
の第２のＣＶＤ−ＳｉＯ2４９を除去する（図６ａ）。
この工程によりゲート電極側壁にサイドウォールＳｉＯ
2と呼ばれるＣＶＤ−ＳｉＯ2５０が残存した形となる。
【０００９】次に砒素の高濃度イオン注入を行いｎ+イ
オン注入層を形成し、熱処理を行うことにより図６ｂの
ようなＬＤＤ構造ＭＯＳＦＥＴを得る。ここで５１はそ
れぞれｎ+拡散層である。
オン注入層を形成し、熱処理を行うことにより図６ｂの
ようなＬＤＤ構造ＭＯＳＦＥＴを得る。ここで５１はそ
れぞれｎ+拡散層である。
【００１０】最後に層間絶縁膜５３を堆積し、所定の位
置にコンタクトホール５４を形成し、アルミ配線５５で
ソース・ドレイン・ゲート電極を形成し完了する。（図
６ｃ）。
置にコンタクトホール５４を形成し、アルミ配線５５で
ソース・ドレイン・ゲート電極を形成し完了する。（図
６ｃ）。
【００１１】
【発明が解決しようとする課題】このように、例えばＬ
ＤＤ構造ＭＯＳＦＥＴのような拡散濃度の異なる拡散層
を自己整合的に得るためには、ＣＶＤ−ＳｉＯ2を堆積
し、これを全面エッチングし、パターン側壁にサイドウ
ォールＳｉＯ2を形成するという複雑な工程を必要とす
る。
ＤＤ構造ＭＯＳＦＥＴのような拡散濃度の異なる拡散層
を自己整合的に得るためには、ＣＶＤ−ＳｉＯ2を堆積
し、これを全面エッチングし、パターン側壁にサイドウ
ォールＳｉＯ2を形成するという複雑な工程を必要とす
る。
【００１２】また、ＣＶＤ−ＳｉＯ2堆積時にどうして
も熱処理が伴うため、拡散層の形状（深さ）を任意に制
御することができない。
も熱処理が伴うため、拡散層の形状（深さ）を任意に制
御することができない。
【００１３】更に半導体基板上には他のＳｉＯ2膜（例
えば素子間分離酸化膜）が存在するため、サイドウォー
ルＳｉＯ2はみだりに除去できず、例えば上記の従来例
では、サイドウォールＳｉＯ2形成により自己整合的に
注入領域を変えることから、ｎ-イオン注入層４８を形
成した後、ｎ+イオン注入層を形成せねばならず、プロ
セス順序の逆転は困難である。
えば素子間分離酸化膜）が存在するため、サイドウォー
ルＳｉＯ2はみだりに除去できず、例えば上記の従来例
では、サイドウォールＳｉＯ2形成により自己整合的に
注入領域を変えることから、ｎ-イオン注入層４８を形
成した後、ｎ+イオン注入層を形成せねばならず、プロ
セス順序の逆転は困難である。
【００１４】本発明はかかる点に鑑み、工程数を増加さ
せることなく、また、熱処理を施すことなく、任意な濃
度分布に不純物導入を自己整合的に容易かつ確実に達成
する量産制に優れた不純物導入方法を提供することを目
的とする。
せることなく、また、熱処理を施すことなく、任意な濃
度分布に不純物導入を自己整合的に容易かつ確実に達成
する量産制に優れた不純物導入方法を提供することを目
的とする。
【００１５】
【課題を解決するための手段】本発明は基板上にパター
ンを形成し、次に前記パターンの側壁に不純物導入工程
後のレジスト除去工程、例えばＯ2アッシング及び硫酸
洗浄で除去可能な堆積物を形成し、前記パターン及び堆
積物を注入マスクとして前記基板中に不純物を注入する
ことを特徴とする不純物導入方法である。
ンを形成し、次に前記パターンの側壁に不純物導入工程
後のレジスト除去工程、例えばＯ2アッシング及び硫酸
洗浄で除去可能な堆積物を形成し、前記パターン及び堆
積物を注入マスクとして前記基板中に不純物を注入する
ことを特徴とする不純物導入方法である。
【００１６】また、基板上にパターンを形成し、前記パ
ターンの上面、側壁及び前記パターン開口部の基板上に
不純物導入工程後のレジスト除去工程で除去可能な堆積
物を形成し、前記パターン及び前記パターン側壁上の堆
積物を注入マスクとして前記基板中に不純物を注入する
ことも可能である。
ターンの上面、側壁及び前記パターン開口部の基板上に
不純物導入工程後のレジスト除去工程で除去可能な堆積
物を形成し、前記パターン及び前記パターン側壁上の堆
積物を注入マスクとして前記基板中に不純物を注入する
ことも可能である。
【００１７】
【作用】パターン側壁に形成する堆積物は、カーボン及
び水素原子あるいはカーボン及びハロゲン原子が主成分
であるため、レジスト同様、不純物導入工程後のレジス
ト除去工程であるＯ2アッシング及び硫酸洗浄で除去で
きる。また、プラズマＣＶＤ等を用いることにより、５
０から２００℃で堆積が可能であり、余分な熱処理を入
れずにすむ。
び水素原子あるいはカーボン及びハロゲン原子が主成分
であるため、レジスト同様、不純物導入工程後のレジス
ト除去工程であるＯ2アッシング及び硫酸洗浄で除去で
きる。また、プラズマＣＶＤ等を用いることにより、５
０から２００℃で堆積が可能であり、余分な熱処理を入
れずにすむ。
【００１８】ガス，圧力等の堆積条件を選ぶことにより
注入工程の前処理として容易かつ確実にパターン側壁に
堆積物をステップカバレッジよく形成でき、堆積物形状
の制御性も極めて良好である。
注入工程の前処理として容易かつ確実にパターン側壁に
堆積物をステップカバレッジよく形成でき、堆積物形状
の制御性も極めて良好である。
【００１９】堆積物形成及び不純物の注入を、１つのマ
ルチチャンバー装置の別個のチャンバーで行えば、実質
的な工程数の増加なく、さまざまな不純物導入が可能で
あり、量産性にも優れている。
ルチチャンバー装置の別個のチャンバーで行えば、実質
的な工程数の増加なく、さまざまな不純物導入が可能で
あり、量産性にも優れている。
【００２０】
【実施例】図１，図２は本発明の第１の実施例における
不純物導入方法の工程断面図を示すものである。例とし
て、ｎチャンネルのＬＤＤ型ＭＯＳＦＥＴについて説明
する。
不純物導入方法の工程断面図を示すものである。例とし
て、ｎチャンネルのＬＤＤ型ＭＯＳＦＥＴについて説明
する。
【００２１】素子間分離プロセス（ここではＬＯＣＯＳ
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン１４とＣＶＤ−ＳｉＯ2１５を堆積する（図１
ａ）。ここで１１はＰ型（１００）シリコン基板であ
り、１２はＬＯＣＯＳプロセスにより形成された素子間
分離酸化膜、１３はゲート酸化膜である。ＣＶＤ−Ｓｉ
Ｏ2１５上にフォトレジスト１６でゲート電極のパター
ン出しを行った後、異方性の強いＲＩＥ（反応性イオン
エッチング）でＣＶＤ−ＳｉＯ2１５及びポリシリコン
１４をエッチングする（図１ｂ）。
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン１４とＣＶＤ−ＳｉＯ2１５を堆積する（図１
ａ）。ここで１１はＰ型（１００）シリコン基板であ
り、１２はＬＯＣＯＳプロセスにより形成された素子間
分離酸化膜、１３はゲート酸化膜である。ＣＶＤ−Ｓｉ
Ｏ2１５上にフォトレジスト１６でゲート電極のパター
ン出しを行った後、異方性の強いＲＩＥ（反応性イオン
エッチング）でＣＶＤ−ＳｉＯ2１５及びポリシリコン
１４をエッチングする（図１ｂ）。
【００２２】次にＯ2アッシング及び硫酸洗浄を行いフ
ォトレジスト１６を除去し、リンの低濃度イオン注入を
行いｎ-イオン注入層１７をソース・ドレイン領域に形
成する（図１ｃ）。この後、堆積性が大きく、ゲート酸
化膜１３及びＣＶＤ−ＳｉＯ 2１５に対するエッチング
レートの小さい条件で、ポリシリコン１４とＣＶＤ−Ｓ
ｉＯ2１５側壁にポリマー系堆積物１８を自己整合的に
堆積する（図１ｄ）。堆積装置としては、プラズマ装置
を使用し、堆積条件は、例えば表１のとおりである。
ォトレジスト１６を除去し、リンの低濃度イオン注入を
行いｎ-イオン注入層１７をソース・ドレイン領域に形
成する（図１ｃ）。この後、堆積性が大きく、ゲート酸
化膜１３及びＣＶＤ−ＳｉＯ 2１５に対するエッチング
レートの小さい条件で、ポリシリコン１４とＣＶＤ−Ｓ
ｉＯ2１５側壁にポリマー系堆積物１８を自己整合的に
堆積する（図１ｄ）。堆積装置としては、プラズマ装置
を使用し、堆積条件は、例えば表１のとおりである。
【００２３】
【表１】
【００２４】ここでポリシリコン１４とＣＶＤ−ＳｉＯ
2１５側壁に堆積したポリマー系堆積物１８の厚さは約
０．２μｍである。ポリマー系堆積物１８の屈折率は
１．５８であり、ネガレジストの屈折率１．５５に近
く、またＩＲ吸収特性も非常に似ており、ポリマー系堆
積物１８の組成および化学構造もネガレジストに類似し
ていると類推される。
2１５側壁に堆積したポリマー系堆積物１８の厚さは約
０．２μｍである。ポリマー系堆積物１８の屈折率は
１．５８であり、ネガレジストの屈折率１．５５に近
く、またＩＲ吸収特性も非常に似ており、ポリマー系堆
積物１８の組成および化学構造もネガレジストに類似し
ていると類推される。
【００２５】通常のエッチングでは、ここで用いている
ＣＨ3Ｂｒ等の堆積ガスは、エッチングガスへの添加ガ
スとして用いられ、堆積性はほとんど表れない。しか
し、本発明では通常のエッチングとは異なり、まずＣＨ
3Ｂｒ等の堆積ガスを主ガスに用い、積極的に堆積性を
もたせ厚い堆積膜をポリシリコン１４とＣＶＤ−ＳｉＯ
2１５側壁に形成することを特徴としている。なお、本
条件には、ガス系に弗素原子を含まないため、ゲート酸
化膜１３及びＣＶＤ−ＳｉＯ2１５はほとんどエッチン
グされない。
ＣＨ3Ｂｒ等の堆積ガスは、エッチングガスへの添加ガ
スとして用いられ、堆積性はほとんど表れない。しか
し、本発明では通常のエッチングとは異なり、まずＣＨ
3Ｂｒ等の堆積ガスを主ガスに用い、積極的に堆積性を
もたせ厚い堆積膜をポリシリコン１４とＣＶＤ−ＳｉＯ
2１５側壁に形成することを特徴としている。なお、本
条件には、ガス系に弗素原子を含まないため、ゲート酸
化膜１３及びＣＶＤ−ＳｉＯ2１５はほとんどエッチン
グされない。
【００２６】次にポリシリコン１４，ＣＶＤ−ＳｉＯ2
１５及びポリマー系堆積物１８を注入マスクとして、砒
素の高濃度イオン注入を行い、自己整合的にソース・ド
レイン領域にｎ+イオン注入層１９を形成する（図２
ａ）。
１５及びポリマー系堆積物１８を注入マスクとして、砒
素の高濃度イオン注入を行い、自己整合的にソース・ド
レイン領域にｎ+イオン注入層１９を形成する（図２
ａ）。
【００２７】イオン注入後、通常のレジスト除去工程で
行われるＯ2アッシング及び硫酸洗浄でポリマー系堆積
物１８を除去する。前述したように、ポリマー系堆積物
１８の組成および化学構造もネガレジストに類似してお
り、また、実際アッシング速度もネガレジストと殆ど同
速度であり、このポリマー系堆積物１８の除去工程は、
通常のレジスト除去工程と同じように実施される。
行われるＯ2アッシング及び硫酸洗浄でポリマー系堆積
物１８を除去する。前述したように、ポリマー系堆積物
１８の組成および化学構造もネガレジストに類似してお
り、また、実際アッシング速度もネガレジストと殆ど同
速度であり、このポリマー系堆積物１８の除去工程は、
通常のレジスト除去工程と同じように実施される。
【００２８】この後、熱処理を行うことにより図２ｂの
ようなＬＤＤ構造ＭＯＳＦＥＴを得る。ここで２０，２
１はそれぞれｎ-拡散層，ｎ+拡散層である。最後に層間
絶縁膜２２を堆積し、所定の位置にコンタクトホール２
３を形成し、アルミ配線２４でソース・ドレイン・ゲー
ト電極を形成し完了する（図２ｃ）。
ようなＬＤＤ構造ＭＯＳＦＥＴを得る。ここで２０，２
１はそれぞれｎ-拡散層，ｎ+拡散層である。最後に層間
絶縁膜２２を堆積し、所定の位置にコンタクトホール２
３を形成し、アルミ配線２４でソース・ドレイン・ゲー
ト電極を形成し完了する（図２ｃ）。
【００２９】従来例ではｎ-拡散層には第２のＣＶＤ−
ＳｉＯ2堆積時の熱処理が入るが、本実施例ではポリマ
ー系堆積物１８の堆積時のウエハ温度は１００℃前後と
低温度であるため、拡散深さが薄くかつゲート下への入
り込みの少ないｎ-拡散層が容易に形成できる。
ＳｉＯ2堆積時の熱処理が入るが、本実施例ではポリマ
ー系堆積物１８の堆積時のウエハ温度は１００℃前後と
低温度であるため、拡散深さが薄くかつゲート下への入
り込みの少ないｎ-拡散層が容易に形成できる。
【００３０】図３，図４は本発明の第２の実施例におけ
る不純物導入方法の工程断面図を示すものである。例と
して、第１の実施例同様、ｎチャンネルのＬＤＤ型ＭＯ
ＳＦＥＴについて説明する。
る不純物導入方法の工程断面図を示すものである。例と
して、第１の実施例同様、ｎチャンネルのＬＤＤ型ＭＯ
ＳＦＥＴについて説明する。
【００３１】素子間分離プロセス（ここではＬＯＣＯＳ
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン１４とＣＶＤ−ＳｉＯ2１５を堆積する（図３
ａ）。
プロセス）とゲート酸化膜形成プロセスを経た後、ポリ
シリコン１４とＣＶＤ−ＳｉＯ2１５を堆積する（図３
ａ）。
【００３２】ここで１１はＰ型（１００）シリコン基板
であり、１２はＬＯＣＯＳプロセスにより形成された素
子間分離酸化膜、１３はゲート酸化膜である。ＣＶＤ−
ＳｉＯ2１５上にフォトレジスト１６でゲート電極のパ
ターン出しを行った後、異方性の強いＲＩＥ（反応性イ
オンエッチング）でＣＶＤ−ＳｉＯ2１５及びポリシリ
コン１４をエッチングする（図３ｂ）。
であり、１２はＬＯＣＯＳプロセスにより形成された素
子間分離酸化膜、１３はゲート酸化膜である。ＣＶＤ−
ＳｉＯ2１５上にフォトレジスト１６でゲート電極のパ
ターン出しを行った後、異方性の強いＲＩＥ（反応性イ
オンエッチング）でＣＶＤ−ＳｉＯ2１５及びポリシリ
コン１４をエッチングする（図３ｂ）。
【００３３】次にＯ2アッシング及び硫酸洗浄を行いフ
ォトレジスト１６を除去し、プラズマＣＶＤ装置内に基
板１１を設置し、素子間分離酸化膜１２、ゲート酸化膜
１３、ポリシリコン１４及びＣＶＤ−ＳｉＯ2１５上全
面にポリマー系堆積物３８を堆積する（図３ｃ）。
ォトレジスト１６を除去し、プラズマＣＶＤ装置内に基
板１１を設置し、素子間分離酸化膜１２、ゲート酸化膜
１３、ポリシリコン１４及びＣＶＤ−ＳｉＯ2１５上全
面にポリマー系堆積物３８を堆積する（図３ｃ）。
【００３４】堆積装置としては、ＥＣＲ型プラズマ装置
を使用し、堆積条件は、例えば表２のとおりである。
を使用し、堆積条件は、例えば表２のとおりである。
【００３５】
【表２】
【００３６】ここでポリシリコン１４とＣＶＤ−ＳｉＯ
2１５側壁に堆積したポリマー系堆積物３８の厚さは約
０．２μｍである。
2１５側壁に堆積したポリマー系堆積物３８の厚さは約
０．２μｍである。
【００３７】ＣＨ2Ｆ2は、シリコン窒化膜の異方性エッ
チングによく用いられているが、ＣＨ2Ｆ2単体では堆積
してしまうため、Ｏ2，ＣＦ4等の混合ガスとして用いら
れるのが普通である。本発明ではこの堆積ガスのみを用
い、積極的に厚い堆積膜を素子間分離酸化膜１２，ゲー
ト酸化膜１３，ポリシリコン１４及びＣＶＤ−ＳｉＯ 2
１５上全面に形成する。
チングによく用いられているが、ＣＨ2Ｆ2単体では堆積
してしまうため、Ｏ2，ＣＦ4等の混合ガスとして用いら
れるのが普通である。本発明ではこの堆積ガスのみを用
い、積極的に厚い堆積膜を素子間分離酸化膜１２，ゲー
ト酸化膜１３，ポリシリコン１４及びＣＶＤ−ＳｉＯ 2
１５上全面に形成する。
【００３８】堆積形状は、ガス，エッチング圧力及びデ
ポレートに依存し、スループットとステップカバレッジ
を両立させるためには、堆積圧力は５Ｐａ以下が望まし
い。
ポレートに依存し、スループットとステップカバレッジ
を両立させるためには、堆積圧力は５Ｐａ以下が望まし
い。
【００３９】次に、Ｏ2を用いたマグネトロンＲＩＥ装
置を用い、ポリマー系堆積物３８の異方性エッチングを
行う。エッチング条件は、例えば表３のとおりである。
置を用い、ポリマー系堆積物３８の異方性エッチングを
行う。エッチング条件は、例えば表３のとおりである。
【００４０】
【表３】
【００４１】ここでのエッチングでは、異方性を強める
ため、エッチング圧力を低くする必要がある。この異方
性エッチングにより、ポリシリコン１４とＣＶＤ−Ｓｉ
Ｏ2１５側壁を除いて、ポリマー系堆積物３８は除去さ
れ、ポリマー系堆積物３８が残存する。Ｏ2ガスを用い
ているため、下地のＣＶＤ−ＳｉＯ2１５及びゲート酸
化膜１３は全くエッチングされない。
ため、エッチング圧力を低くする必要がある。この異方
性エッチングにより、ポリシリコン１４とＣＶＤ−Ｓｉ
Ｏ2１５側壁を除いて、ポリマー系堆積物３８は除去さ
れ、ポリマー系堆積物３８が残存する。Ｏ2ガスを用い
ているため、下地のＣＶＤ−ＳｉＯ2１５及びゲート酸
化膜１３は全くエッチングされない。
【００４２】次に砒素の高濃度イオン注入を行いｎ+イ
オン注入層３９を形成する（図３ｄ）。
オン注入層３９を形成する（図３ｄ）。
【００４３】この後、第１の実施例と同様、Ｏ2アッシ
ング及び硫酸洗浄によりポリマー系堆積物３８を除去
し、次に、リンの低濃度イオン注入を行ってから熱処理
を行い、ｎ+拡散層２１及びｎ-拡散層２０をソース・ド
レイン領域に同時に形成し、図４ｂのようなＬＤＤ構造
ＭＯＳＦＥＴを得る。
ング及び硫酸洗浄によりポリマー系堆積物３８を除去
し、次に、リンの低濃度イオン注入を行ってから熱処理
を行い、ｎ+拡散層２１及びｎ-拡散層２０をソース・ド
レイン領域に同時に形成し、図４ｂのようなＬＤＤ構造
ＭＯＳＦＥＴを得る。
【００４４】最後に層間絶縁膜２２を堆積し、所定の位
置にコンタクトホール２３を形成し、アルミ配線２４で
ソース・ドレイン・ゲート電極を形成し完了する（図４
ｃ）。
置にコンタクトホール２３を形成し、アルミ配線２４で
ソース・ドレイン・ゲート電極を形成し完了する（図４
ｃ）。
【００４５】従来例では、ｎ-拡散層には第２のＣＶＤ
−ＳｉＯ2堆積時の熱処理が入るが、本実施例では第１
の実施例と同様に、ポリマー系堆積物１８堆積時のウエ
ハ温度は１００℃前後であるため、拡散深さが薄くかつ
ゲート下への入り込みの少ないｎ-拡散層が形成可能で
ある。
−ＳｉＯ2堆積時の熱処理が入るが、本実施例では第１
の実施例と同様に、ポリマー系堆積物１８堆積時のウエ
ハ温度は１００℃前後であるため、拡散深さが薄くかつ
ゲート下への入り込みの少ないｎ-拡散層が形成可能で
ある。
【００４６】また、本実施例により、深いｎ+拡散層を
ｎ-拡散層と同時に形成できるため、シート抵抗及びコ
ンタクト抵抗の低減を図ることができる。
ｎ-拡散層と同時に形成できるため、シート抵抗及びコ
ンタクト抵抗の低減を図ることができる。
【００４７】本実施例では、ポリマー系堆積物３８の除
去が基板上のパターン形状に変化を与えずＯ2アッシン
グ及び硫酸洗浄により可能なことを利用して、従来では
困難であった自由な順序でさまざまな濃度分布に不純物
導入を自己整合的に容易かつ確実に達成する方法につい
て述べた。
去が基板上のパターン形状に変化を与えずＯ2アッシン
グ及び硫酸洗浄により可能なことを利用して、従来では
困難であった自由な順序でさまざまな濃度分布に不純物
導入を自己整合的に容易かつ確実に達成する方法につい
て述べた。
【００４８】また、本発明の方法は、現在、異方性エッ
チングに用いられているガス，装置が使用でき、従来技
術と比較して制御性，量産性，容易性に遜色ないことは
明らかである。
チングに用いられているガス，装置が使用でき、従来技
術と比較して制御性，量産性，容易性に遜色ないことは
明らかである。
【００４９】なお、以上の実施例において、ＬＤＤ構造
ＭＯＳＦＥＴのソース・ドレインの不純物導入方法につ
いて述べたが、他の自己整合プロセスを用いたイオン注
入による不純物導入方法にも適用することができる。
ＭＯＳＦＥＴのソース・ドレインの不純物導入方法につ
いて述べたが、他の自己整合プロセスを用いたイオン注
入による不純物導入方法にも適用することができる。
【００５０】また、堆積条件で使用するガスとして第１
の実施例ではＣＨ3Ｂｒ，第２の実施例ではＣＨ2Ｆ2を
用いたが、第１の実施例ではＨＢｒとＣＨ4の混合ガ
ス，ＨＣｌとＣＨ4の混合ガス等フッ素を含まないガス
系でもよく、第２の実施例ではＣＨＦ3，ＣＨ3Ｆ，Ｃ2
Ｃｌ2Ｆ4，Ｃ4Ｆ8等デポ性のガスであれば、その堆積物
が後工程で除去可能であれば、堆積圧力，ＲＦパワー，
マイクロ波パワー等を選び形状制御を行うことにより、
同等の効果が得られる。
の実施例ではＣＨ3Ｂｒ，第２の実施例ではＣＨ2Ｆ2を
用いたが、第１の実施例ではＨＢｒとＣＨ4の混合ガ
ス，ＨＣｌとＣＨ4の混合ガス等フッ素を含まないガス
系でもよく、第２の実施例ではＣＨＦ3，ＣＨ3Ｆ，Ｃ2
Ｃｌ2Ｆ4，Ｃ4Ｆ8等デポ性のガスであれば、その堆積物
が後工程で除去可能であれば、堆積圧力，ＲＦパワー，
マイクロ波パワー等を選び形状制御を行うことにより、
同等の効果が得られる。
【００５１】なお、堆積時の下地がシリコン酸化膜，シ
リコン窒化膜等のときは、デポ物の堆積には炭素及び塩
素または炭素及び臭素を含むガス系を用いればよく、下
地がシリコン，ポリシリコン，ポリサイド等のときは、
デポ物の堆積には炭素及び弗素を含むガス系を用いれば
よい。
リコン窒化膜等のときは、デポ物の堆積には炭素及び塩
素または炭素及び臭素を含むガス系を用いればよく、下
地がシリコン，ポリシリコン，ポリサイド等のときは、
デポ物の堆積には炭素及び弗素を含むガス系を用いれば
よい。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
不純物導入工程後のレジスト除去工程、例えばＯ2アッ
シング及び硫酸洗浄で除去可能な堆積物をパターン側壁
に形成し、パターン及び堆積物をマスクに不純物の注入
を行うことにより、工程数を増加させることなく、ま
た、熱処理を施すことなく、さまざまな濃度分布に不純
物導入を自己整合的に容易かつ確実に達成でき、半導体
デバイスの微細化に対し大きく寄与することができる。
不純物導入工程後のレジスト除去工程、例えばＯ2アッ
シング及び硫酸洗浄で除去可能な堆積物をパターン側壁
に形成し、パターン及び堆積物をマスクに不純物の注入
を行うことにより、工程数を増加させることなく、ま
た、熱処理を施すことなく、さまざまな濃度分布に不純
物導入を自己整合的に容易かつ確実に達成でき、半導体
デバイスの微細化に対し大きく寄与することができる。
【図１】本発明の第１の実施例における不純物導入方法
の工程断面図
の工程断面図
【図２】本発明の第１の実施例における不純物導入方法
の工程断面図
の工程断面図
【図３】本発明の第２の実施例における不純物導入方法
の工程断面図
の工程断面図
【図４】本発明の第２の実施例における不純物導入方法
の工程断面図
の工程断面図
【図５】従来の１実施例における不純物導入方法の工程
断面図
断面図
【図６】従来の１実施例における不純物導入方法の工程
断面図
断面図
１１ ｐ型シリコン基板 １２ 素子分離酸化膜 １４ ポリシリコン １５ ＣＶＤ−ＳｉＯ2 １６ フォトレジスト １８，３８ ポリマー系デポ物 ２０ ｎ-拡散層 ２１ ｎ+拡散層
Claims (2)
- 【請求項１】 基板上に所定の不純物導入マスク用パタ
ーンを形成する工程と、前記パターンの側壁に不純物導
入工程後のレジスト除去工程で除去可能な堆積物を形成
する工程と、前記パターン及び堆積物を注入マスクとし
て前記基板中に不純物を注入する工程とを備えたことを
特徴とする不純物導入方法。 - 【請求項２】 基板上に所定の不純物導入マスク用パタ
ーンを形成する工程と、前記パターンの上面，側壁及び
前記パターン開口部の基板上に不純物導入工程後のレジ
スト除去工程で除去可能な堆積物を形成する工程と、前
記パターン及び前記パターン側壁上の堆積物を注入マス
クとして前記基板中に不純物を注入する工程とを備えた
ことを特徴とする不純物導入方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234511A JP3063276B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234511A JP3063276B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574804A true JPH0574804A (ja) | 1993-03-26 |
| JP3063276B2 JP3063276B2 (ja) | 2000-07-12 |
Family
ID=16972175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234511A Expired - Fee Related JP3063276B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063276B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2010509776A (ja) * | 2006-11-10 | 2010-03-25 | ラム リサーチ コーポレーション | 除去可能なスペーサ |
| JP2011035217A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1991
- 1991-09-13 JP JP3234511A patent/JP3063276B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2010509776A (ja) * | 2006-11-10 | 2010-03-25 | ラム リサーチ コーポレーション | 除去可能なスペーサ |
| TWI416666B (zh) * | 2006-11-10 | 2013-11-21 | Lam Res Corp | 可移除的間隔物 |
| KR101412433B1 (ko) * | 2006-11-10 | 2014-06-25 | 램 리써치 코포레이션 | 제거 가능한 스페이서 |
| JP2011035217A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063276B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |