JP3483541B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にゲート電極の側壁に絶縁材料からなるサイド
ウォールを有する半導体装置の製造方法に関する。
方法、特にゲート電極の側壁に絶縁材料からなるサイド
ウォールを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のシステムＬＳＩやロジックＬＳＩ
を中心とした半導体デバイスの高性能化に伴ない、従来
のバルクＳｉ基板に代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）基板上に電界効果トランジス
タ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｔｒａｎｓｉｓｔ
ｏｒ：ＦＥＴ）を形成する技術が用いられている。この
手法は、絶縁性基板（ＳｉＯ２）上の薄膜シリコン上に
ＦＥＴを形成する方法であり、従来のバルク基板に比較
して接合容量を低減できるため、動作速度を高速化で
き、また素子分離を容易化できる点でも優れている。中
でも、薄膜ＳＯＩ層上に形成した完全空乏型ＦＥＴは寄
生容量が小さくサブスレッショルド係数（Ｓｕｂ‐ｔｈ
ｒｅｓｈｏｌｄ Ｓｗｉｎｇ）がバルクに比べて小さい
（急峻である）ため、低消費電力デバイスとして注目さ
れている。さらにチャネル空乏層巾がＳＯＩ膜厚で決ま
るため、短チャネル効果抑制などに有効である。
を中心とした半導体デバイスの高性能化に伴ない、従来
のバルクＳｉ基板に代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）基板上に電界効果トランジス
タ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｔｒａｎｓｉｓｔ
ｏｒ：ＦＥＴ）を形成する技術が用いられている。この
手法は、絶縁性基板（ＳｉＯ２）上の薄膜シリコン上に
ＦＥＴを形成する方法であり、従来のバルク基板に比較
して接合容量を低減できるため、動作速度を高速化で
き、また素子分離を容易化できる点でも優れている。中
でも、薄膜ＳＯＩ層上に形成した完全空乏型ＦＥＴは寄
生容量が小さくサブスレッショルド係数（Ｓｕｂ‐ｔｈ
ｒｅｓｈｏｌｄ Ｓｗｉｎｇ）がバルクに比べて小さい
（急峻である）ため、低消費電力デバイスとして注目さ
れている。さらにチャネル空乏層巾がＳＯＩ膜厚で決ま
るため、短チャネル効果抑制などに有効である。
【０００３】これらのメリットを有するＳＯＩデバイス
の完全空乏動作を実現するためには、デバイスの微細化
に伴って、ＳＯＩ膜厚を薄膜化する必要がある。例え
ば、電子情報通信学会論文誌 Ｃ−ＩＩ ｖｏｌ．Ｊ８
１−Ｃ−ＩＩ Ｎｏ．３ ｐｐ．３１３−３１９（１９
９８）に示されているように、ゲート長が０．３５μ
ｍ、０．２５μｍ、０．１８μｍとスケーリングされる
に従い、ＳＯＩ膜厚は約６０ｎｍ、５０ｎｍ、４０ｎｍ
と薄膜化されてきている。ゲート長０．１μｍ世代で
は、ＳＯＩ薄膜は２０ｎｍ未満が必要とされており、一
層薄膜化が進む。
の完全空乏動作を実現するためには、デバイスの微細化
に伴って、ＳＯＩ膜厚を薄膜化する必要がある。例え
ば、電子情報通信学会論文誌 Ｃ−ＩＩ ｖｏｌ．Ｊ８
１−Ｃ−ＩＩ Ｎｏ．３ ｐｐ．３１３−３１９（１９
９８）に示されているように、ゲート長が０．３５μ
ｍ、０．２５μｍ、０．１８μｍとスケーリングされる
に従い、ＳＯＩ膜厚は約６０ｎｍ、５０ｎｍ、４０ｎｍ
と薄膜化されてきている。ゲート長０．１μｍ世代で
は、ＳＯＩ薄膜は２０ｎｍ未満が必要とされており、一
層薄膜化が進む。
【０００４】ＳＯＩ層を薄膜化した場合、ソース／ドレ
イン拡散層の寄生抵抗が上昇し、電流駆動能力の低下が
著しくなる。これを回避するため、通常、ＴｉＳｉｘや
ＣｏＳｉｘ等のシリサイドを拡散層上に形成することに
より低抵抗化が図られている。ＣｏＳｉｘシリサイドを
例にとると、ＣＯ２Ｓｉ、ＣｏＳｉ、ＣｏＳｉ２の３つ
の反応形態の中で最も抵抗の低いＣｏＳｉ２相を選択的
にＳＯＩ基板上に形成するためには、ある最適な膜厚の
Ｃｏを上記薄膜ＳＯＩ基板上にスパッタ堆積させ、例え
ば（５５０℃、３０秒）→（７００℃、６０秒）の２段
階の熱反応プロセス（ＲＴＡ処理）によりＣｏＳｉ２シ
リサイドが安定的に形成可能であることが報告されてい
る（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ、Ｖｏｌ．１５、Ｎｏ９（１９９４））。
イン拡散層の寄生抵抗が上昇し、電流駆動能力の低下が
著しくなる。これを回避するため、通常、ＴｉＳｉｘや
ＣｏＳｉｘ等のシリサイドを拡散層上に形成することに
より低抵抗化が図られている。ＣｏＳｉｘシリサイドを
例にとると、ＣＯ２Ｓｉ、ＣｏＳｉ、ＣｏＳｉ２の３つ
の反応形態の中で最も抵抗の低いＣｏＳｉ２相を選択的
にＳＯＩ基板上に形成するためには、ある最適な膜厚の
Ｃｏを上記薄膜ＳＯＩ基板上にスパッタ堆積させ、例え
ば（５５０℃、３０秒）→（７００℃、６０秒）の２段
階の熱反応プロセス（ＲＴＡ処理）によりＣｏＳｉ２シ
リサイドが安定的に形成可能であることが報告されてい
る（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ、Ｖｏｌ．１５、Ｎｏ９（１９９４））。
【０００５】しかしながら、ＳＯＩ層を薄膜化した場
合、Ｃｏとの反応により消費されるＳｉ量そのものが少
なくなり、微細化が制限されるようになってきた。さら
に上記薄膜ＳＯＩ層はシリサイド形成前までのさまざま
なプロセスを経て次第に膜減りするため、デバイスの微
細化が進み、ＳＯＩ層が薄膜化するにつれ、これらの影
響が無視できなくなってきている。
合、Ｃｏとの反応により消費されるＳｉ量そのものが少
なくなり、微細化が制限されるようになってきた。さら
に上記薄膜ＳＯＩ層はシリサイド形成前までのさまざま
なプロセスを経て次第に膜減りするため、デバイスの微
細化が進み、ＳＯＩ層が薄膜化するにつれ、これらの影
響が無視できなくなってきている。
【０００６】さらに上記プロセス起因のＳＯＩ層の薄膜
化は、シリサイド層の形成を不安定にし、場合によって
は欠損の原因となる。その後のコンタクトホール形成プ
ロセスにおいて、上記欠損部へコンタクトが落ちた場合
には、ホール底で欠損を介してＢＯＸ（Ｂｕｒｉｅｄ
ＯＸｉｄｅ：埋め込み酸化膜）層の突き抜けを引き起こ
し、歩留まりを著しく低下させる結果となる。従って、
上記プロセス起因のＳＯＩ層の膜減りを極力低減するこ
とが微細ＳＯＩデバイスの開発上極めて重要な課題にな
ってくる。なお、本明細書中、このようなＢＯＸ層の突
き抜けに関係する歩留まりを「ＢＯＸ歩留まり」と称す
る。
化は、シリサイド層の形成を不安定にし、場合によって
は欠損の原因となる。その後のコンタクトホール形成プ
ロセスにおいて、上記欠損部へコンタクトが落ちた場合
には、ホール底で欠損を介してＢＯＸ（Ｂｕｒｉｅｄ
ＯＸｉｄｅ：埋め込み酸化膜）層の突き抜けを引き起こ
し、歩留まりを著しく低下させる結果となる。従って、
上記プロセス起因のＳＯＩ層の膜減りを極力低減するこ
とが微細ＳＯＩデバイスの開発上極めて重要な課題にな
ってくる。なお、本明細書中、このようなＢＯＸ層の突
き抜けに関係する歩留まりを「ＢＯＸ歩留まり」と称す
る。
【０００７】上記ＳＯＩ層の膜減りの要因として、特に
シングルドレイン構造やＬＤＤトランジスタ構造に用い
られるサイドウォールスペーサー形成エッチング時のＳ
ＯＩ層の膜減りの影響は深刻であり、膜減り量をほぼ０
にできるような、対Ｓｉ選択比が極めて高いサイドウォ
ール形成エッチング技術が薄膜ＳＯＩデバイスに要求さ
れている。
シングルドレイン構造やＬＤＤトランジスタ構造に用い
られるサイドウォールスペーサー形成エッチング時のＳ
ＯＩ層の膜減りの影響は深刻であり、膜減り量をほぼ０
にできるような、対Ｓｉ選択比が極めて高いサイドウォ
ール形成エッチング技術が薄膜ＳＯＩデバイスに要求さ
れている。
【０００８】本発明は、従来の電解効果トランジスタの
製造方法が有する上記問題点に鑑みてなされたものであ
り、本発明の第１の目的は、薄膜ＳＯＩデバイスにおい
て、超高選択比エッチング条件にてサイドウォールを形
成し、ＳＯＩ層の膜減の量を極力低減することの可能
な、新規かつ改良された電解効果トランジスタの製造方
法及びエッチング方法を提供することである。
製造方法が有する上記問題点に鑑みてなされたものであ
り、本発明の第１の目的は、薄膜ＳＯＩデバイスにおい
て、超高選択比エッチング条件にてサイドウォールを形
成し、ＳＯＩ層の膜減の量を極力低減することの可能
な、新規かつ改良された電解効果トランジスタの製造方
法及びエッチング方法を提供することである。
【０００９】また、本発明の第２の目的は、薄膜ＳＯＩ
デバイスにおいて、超高選択比エッチング条件にてサイ
ドウォールを形成し、ＳＯＩ層の膜減の量を極力低減し
た場合であっても、安定した高い電流駆動能力を持つこ
との可能な、新規かつ改良された電解効果トランジスタ
の製造方法及びエッチング方法を提供することである。
デバイスにおいて、超高選択比エッチング条件にてサイ
ドウォールを形成し、ＳＯＩ層の膜減の量を極力低減し
た場合であっても、安定した高い電流駆動能力を持つこ
との可能な、新規かつ改良された電解効果トランジスタ
の製造方法及びエッチング方法を提供することである。
【００１０】また、本発明の第３の目的は、薄膜ＳＯＩ
デバイスにおいて、超高選択比エッチング条件にてサイ
ドウォールを形成し、ＳＯＩ層の膜減の量を極力低減し
た場合であっても、高歩留まりを実現することの可能
な、新規かつ改良された電解効果トランジスタの製造方
法及びエッチング方法を提供することである。
デバイスにおいて、超高選択比エッチング条件にてサイ
ドウォールを形成し、ＳＯＩ層の膜減の量を極力低減し
た場合であっても、高歩留まりを実現することの可能
な、新規かつ改良された電解効果トランジスタの製造方
法及びエッチング方法を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の観点によれば、請求項１に記載のよ
うに、シリコンを含有する半導体基板上にゲート電極を
形成する工程と、前記ゲート電極を含む前記半導体基板
上に絶縁膜を形成する工程と、前記絶縁膜に対して異方
性エッチングを施し、前記絶縁膜の膜厚の７０％〜９０
％に相当する分だけ前記絶縁膜をエッチング除去する第
１のエッチング工程と、前記異方性エッチングよりもシ
リコンとの選択比が高い条件にて残存する前記シリコン
酸化膜のエッチングを行う第２のエッチング工程と、を
含むことを特徴とする、電界効果トランジスタの製造方
法が提供される。
め、本発明の第１の観点によれば、請求項１に記載のよ
うに、シリコンを含有する半導体基板上にゲート電極を
形成する工程と、前記ゲート電極を含む前記半導体基板
上に絶縁膜を形成する工程と、前記絶縁膜に対して異方
性エッチングを施し、前記絶縁膜の膜厚の７０％〜９０
％に相当する分だけ前記絶縁膜をエッチング除去する第
１のエッチング工程と、前記異方性エッチングよりもシ
リコンとの選択比が高い条件にて残存する前記シリコン
酸化膜のエッチングを行う第２のエッチング工程と、を
含むことを特徴とする、電界効果トランジスタの製造方
法が提供される。
【００１２】
【発明の実施の形態】以下に添付図面を参照しながら、
本発明にかかる電界効果トランジスタの製造方法及びエ
ッチング方法の好適な実施の形態について詳細に説明す
る。なお、本明細書及び図面において、実質的に同一の
機能構成を有する構成要素については、同一の符号を付
することにより重複説明を省略する。
本発明にかかる電界効果トランジスタの製造方法及びエ
ッチング方法の好適な実施の形態について詳細に説明す
る。なお、本明細書及び図面において、実質的に同一の
機能構成を有する構成要素については、同一の符号を付
することにより重複説明を省略する。
【００１３】（第１の実施の形態）本実施の形態は、Ｓ
ＯＩ層の膜減の量を極力低減することの可能な、対Ｓｉ
選択比が極めて高いサイドウォール形成について説明す
る。発明者は、上述したＳＯＩ層の膜減り量を極力低減
する（実質０にする）ことのできるような、対Ｓｉ選択
比が極めて高いサイドウォール形成エッチング条件を模
索した結果、今まで極めて困難とされていた約５００も
の超高選択比が達成可能な実用的なプロセス条件を発見
した。以下にその手法について説明する。
ＯＩ層の膜減の量を極力低減することの可能な、対Ｓｉ
選択比が極めて高いサイドウォール形成について説明す
る。発明者は、上述したＳＯＩ層の膜減り量を極力低減
する（実質０にする）ことのできるような、対Ｓｉ選択
比が極めて高いサイドウォール形成エッチング条件を模
索した結果、今まで極めて困難とされていた約５００も
の超高選択比が達成可能な実用的なプロセス条件を発見
した。以下にその手法について説明する。
【００１４】（ダイポールリング型マグネトロンＲＩＥ
装置１）まず、以下の実施の形態で用いられる処理装置
の一例として、ダイポールリング型マグネトロンＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置
を、図１を参照しながら説明する。
装置１）まず、以下の実施の形態で用いられる処理装置
の一例として、ダイポールリング型マグネトロンＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置
を、図１を参照しながら説明する。
【００１５】ダイポールリング型マグネトロンＲＩＥ装
置１は、電気的に接地された気密容器である処理室２を
その内部に有している。この処理室２内の底部には真空
ポンプ３に通ずる排気管４が接続されている。この処理
室２内はその底部周辺部から均等に真空引きすることが
可能であり、処理室２内を任意の圧力に設定維持できる
ように構成されている。
置１は、電気的に接地された気密容器である処理室２を
その内部に有している。この処理室２内の底部には真空
ポンプ３に通ずる排気管４が接続されている。この処理
室２内はその底部周辺部から均等に真空引きすることが
可能であり、処理室２内を任意の圧力に設定維持できる
ように構成されている。
【００１６】上記処理室２内の中央には、下部電極５及
びその支持台６が設けられている。下部電極５には、処
理室２外部に設けられている高周波電源７からの高周波
電力が、マッチング回路８、ブロッキングコンデンサ９
を介して供給されるように構成されている。
びその支持台６が設けられている。下部電極５には、処
理室２外部に設けられている高周波電源７からの高周波
電力が、マッチング回路８、ブロッキングコンデンサ９
を介して供給されるように構成されている。
【００１７】処理室２内の上部には、上部電極１２が設
けられている。この上部電極１２における半導体ウエハ
Ｗとの対向面には多数のガス拡散孔１３が穿設されてい
る。上部電極１２の上部に設けられているガス導入口１
４から供給される処理ガス（エッチングガス）は、これ
ら多数のガス拡散孔１３から上記半導体ウエハＷに向け
て均等に吐出されるように構成されている。
けられている。この上部電極１２における半導体ウエハ
Ｗとの対向面には多数のガス拡散孔１３が穿設されてい
る。上部電極１２の上部に設けられているガス導入口１
４から供給される処理ガス（エッチングガス）は、これ
ら多数のガス拡散孔１３から上記半導体ウエハＷに向け
て均等に吐出されるように構成されている。
【００１８】処理室２の側面には、これと近接して永久
磁石１５が配置されている。この永久磁石１５は、例え
ばモータなどの駆動機構（図示せず）によって所望の回
転速度で上記ガス導入口１４をその回転中心軸として回
転するように構成されている。永久磁石１５は、半導体
ウエハＷに対して、その表面に均一な平行磁界を形成す
ることが可能になっている。
磁石１５が配置されている。この永久磁石１５は、例え
ばモータなどの駆動機構（図示せず）によって所望の回
転速度で上記ガス導入口１４をその回転中心軸として回
転するように構成されている。永久磁石１５は、半導体
ウエハＷに対して、その表面に均一な平行磁界を形成す
ることが可能になっている。
【００１９】図２に上記ダイポールリング型マグネトロ
ンＲＩＥ装置１を用い、ＣＨＦ３／ＣＯの混合ガス（混
合比＝１５％／８５％）を用いてＳｉＯ２膜、Ｓｉをエ
ッチングした場合の、全ガス流量に対する各膜のエッチ
ング速度、ＳｉＯ２／Ｓｉ選択比の変化を示す。ここ
で、圧力、ＲＦパワー条件はそれぞれ３５ｍＴｏｒｒ、
１６００Ｗに固定してある。同様に、全圧力に対する選
択比の変化を図３に示す。ＲＦパワー、ＣＨＦ３／ＣＯ
ガス流量条件はそれぞれ１６００Ｗ、４５／２５５（ｓ
ｃｃｍ）に固定してある。
ンＲＩＥ装置１を用い、ＣＨＦ３／ＣＯの混合ガス（混
合比＝１５％／８５％）を用いてＳｉＯ２膜、Ｓｉをエ
ッチングした場合の、全ガス流量に対する各膜のエッチ
ング速度、ＳｉＯ２／Ｓｉ選択比の変化を示す。ここ
で、圧力、ＲＦパワー条件はそれぞれ３５ｍＴｏｒｒ、
１６００Ｗに固定してある。同様に、全圧力に対する選
択比の変化を図３に示す。ＲＦパワー、ＣＨＦ３／ＣＯ
ガス流量条件はそれぞれ１６００Ｗ、４５／２５５（ｓ
ｃｃｍ）に固定してある。
【００２０】図２、図３より全ガス流量が高くなる程、
すなわちガス滞留時間が短くなる程（図２参照）、また
全圧力が高くなる程（図３参照）、ＳｉＯ２／Ｓｉ選択
比が高くなることがわかる。特に、図３の結果に示した
ように、ＲＦパワー＝１６００Ｗ一定の下、ＣＨＦ３／
ＣＯ＝４５／２５５（ｓｃｃｍ）の高流量、７０ｍＴｏ
ｒｒの高圧力条件下において、約５００の超高選択比が
達成できた。なお、６０ｍＴｏｒｒ以上の高圧力条件下
（例えば、６５ｍＴｏｒｒ）であれば、実用的に十分な
超高選択比を達成可能である。
すなわちガス滞留時間が短くなる程（図２参照）、また
全圧力が高くなる程（図３参照）、ＳｉＯ２／Ｓｉ選択
比が高くなることがわかる。特に、図３の結果に示した
ように、ＲＦパワー＝１６００Ｗ一定の下、ＣＨＦ３／
ＣＯ＝４５／２５５（ｓｃｃｍ）の高流量、７０ｍＴｏ
ｒｒの高圧力条件下において、約５００の超高選択比が
達成できた。なお、６０ｍＴｏｒｒ以上の高圧力条件下
（例えば、６５ｍＴｏｒｒ）であれば、実用的に十分な
超高選択比を達成可能である。
【００２１】この時のＳｉＯ２膜のエッチング速度は実
用的な値３８０ｎｍ／ｍｉｎが確保されており、約３０
％のオーバーエッチ時の削れ量を実質０にすることがで
きた。本条件を実際の０．１５μｍＳＯＩデバイス（Ｓ
ＯＩ膜厚＝３５ｎｍ）におけるサイドウォール形成エッ
チング工程に適用したところ、平坦部でのＳＯＩ層の膜
減り量はほぼ０であった。
用的な値３８０ｎｍ／ｍｉｎが確保されており、約３０
％のオーバーエッチ時の削れ量を実質０にすることがで
きた。本条件を実際の０．１５μｍＳＯＩデバイス（Ｓ
ＯＩ膜厚＝３５ｎｍ）におけるサイドウォール形成エッ
チング工程に適用したところ、平坦部でのＳＯＩ層の膜
減り量はほぼ０であった。
【００２２】以上説明したように、本実施の形態によれ
ば、プロセス起因のＳＯＩ層の目減り量を実質的に０に
することができるので、微細ＳＯＩデバイスの開発上極
めて有用である。
ば、プロセス起因のＳＯＩ層の目減り量を実質的に０に
することができるので、微細ＳＯＩデバイスの開発上極
めて有用である。
【００２３】以上説明した第１の実施の形態は、プロセ
ス起因のＳＯＩ層の目減り量を実質的に０にすることが
でき、微細ＳＯＩデバイスの開発上極めて有用である。
ス起因のＳＯＩ層の目減り量を実質的に０にすることが
でき、微細ＳＯＩデバイスの開発上極めて有用である。
【００２４】（第２の実施の形態）第２の実施の形態で
は、第１の実施の形態で説明したエッチング条件をＭＯ
Ｓトランジスタのサイドウォールの形成に適用した場合
について説明する。
は、第１の実施の形態で説明したエッチング条件をＭＯ
Ｓトランジスタのサイドウォールの形成に適用した場合
について説明する。
【００２５】第１の実施形態で説明したエッチング条件
をＭＯＳトランジスタのサイドウォールにそのまま適用
した場合、特にシングルドレイン構造トランジスタにお
いて、電流知のばらつきが大きくなる場合がある。
をＭＯＳトランジスタのサイドウォールにそのまま適用
した場合、特にシングルドレイン構造トランジスタにお
いて、電流知のばらつきが大きくなる場合がある。
【００２６】発明者は、まず上述した約５００の超高選
択比ＳＷエッチング条件を用いた場合、特に、シングル
ドレイン構造トランジスタにおける電流値のばらつきが
大きくなる要因を調査するため、エッチング後のサイド
ウォール形状を透過電子顕微鏡（ＴＥＭ）を用いて詳細
に解析した。図４は、ＳＯＩ基板２５上のゲート（ゲー
ト電極２１、ゲート酸化膜２２）側壁にサイドウォール
スペーサー２３が形成された状態を示す説明図である。
その結果、図４に示したように、サイドウォール形状の
一部がテーパー状（テーパー部２４）になっている（テ
ールを引いている）ことが判った。
択比ＳＷエッチング条件を用いた場合、特に、シングル
ドレイン構造トランジスタにおける電流値のばらつきが
大きくなる要因を調査するため、エッチング後のサイド
ウォール形状を透過電子顕微鏡（ＴＥＭ）を用いて詳細
に解析した。図４は、ＳＯＩ基板２５上のゲート（ゲー
ト電極２１、ゲート酸化膜２２）側壁にサイドウォール
スペーサー２３が形成された状態を示す説明図である。
その結果、図４に示したように、サイドウォール形状の
一部がテーパー状（テーパー部２４）になっている（テ
ールを引いている）ことが判った。
【００２７】これは、超高選択比を達成する目的でサイ
ドウォール形成用エッチングガスにＣＨＦ３／ＣＯとい
う非常に堆積性の高いガスを用いたため、パターン側壁
にＣＦ系の重合膜が厚く堆積し、それがエッチング進行
中、側壁部でマスクとして作用したためと考えられる。
この側壁部での重合膜の堆積速度は、圧力や温度などの
プロセスパラメータの変化に対して非常に敏感に影響さ
れるため、例えばウェハ面内においてこれらのプロセス
パラメータがばらついた場合にはそれが直接テール部の
テーパー角のばらつきにつながることになる。
ドウォール形成用エッチングガスにＣＨＦ３／ＣＯとい
う非常に堆積性の高いガスを用いたため、パターン側壁
にＣＦ系の重合膜が厚く堆積し、それがエッチング進行
中、側壁部でマスクとして作用したためと考えられる。
この側壁部での重合膜の堆積速度は、圧力や温度などの
プロセスパラメータの変化に対して非常に敏感に影響さ
れるため、例えばウェハ面内においてこれらのプロセス
パラメータがばらついた場合にはそれが直接テール部の
テーパー角のばらつきにつながることになる。
【００２８】サイドウォールスペーサーの幅は、特にシ
ングルドレイン構造トランジスタの場合、斜めからのイ
オン注入による不純物打ち込み時の濃度プロファイルを
決定する上で非常に重要なパラメータである。従って上
記テール形状は垂直形状に比べてその分だけサイドウォ
ール幅が実効的に広くなるため、テーパー角が僅かに変
化するだけで容易に不純物の打ち込み濃度プロファイル
が変化し、結果としてトランジスタの電流値の変動を引
き起こしてしまう。特にテーパー部の幅が大きくなる方
向へばらついた場合には、実効サイドウォール幅が目標
値から大きく外れ、ゲート付近にまで不純物イオンが到
達できず、電流値がオフセットになってしまう場合があ
ることが判った。従って、トランジスタ動作の安定化の
ためにはサイドウォール形状の垂直化が必須であると結
論づけられた。
ングルドレイン構造トランジスタの場合、斜めからのイ
オン注入による不純物打ち込み時の濃度プロファイルを
決定する上で非常に重要なパラメータである。従って上
記テール形状は垂直形状に比べてその分だけサイドウォ
ール幅が実効的に広くなるため、テーパー角が僅かに変
化するだけで容易に不純物の打ち込み濃度プロファイル
が変化し、結果としてトランジスタの電流値の変動を引
き起こしてしまう。特にテーパー部の幅が大きくなる方
向へばらついた場合には、実効サイドウォール幅が目標
値から大きく外れ、ゲート付近にまで不純物イオンが到
達できず、電流値がオフセットになってしまう場合があ
ることが判った。従って、トランジスタ動作の安定化の
ためにはサイドウォール形状の垂直化が必須であると結
論づけられた。
【００２９】発明者は、様々なフルオロカーボンブラズ
マを用いてサイドウォールスペーサー形成エッチングの
実験を行い、対Ｓｉ選択比とサイドウォール形状の関係
を詳細に調査した。その結果、高選択比とサイドウォー
ル形状の垂直化はトレードオフの関係にあり、例えば上
述した約５００もの超高選択比と、垂直なサイドウォー
ル形状を同時に達成することが実質不可能であることが
判った。これは主に高選択比を達成する手段としてフル
オロカーボン重合膜をＳｉ上に選択的に厚く堆積させる
手法を利用していることに起因していると考えられる。
サイドウォール側壁部にも同時に、テール形状の原因と
なる厚い重合膜が堆積してしまうためである。
マを用いてサイドウォールスペーサー形成エッチングの
実験を行い、対Ｓｉ選択比とサイドウォール形状の関係
を詳細に調査した。その結果、高選択比とサイドウォー
ル形状の垂直化はトレードオフの関係にあり、例えば上
述した約５００もの超高選択比と、垂直なサイドウォー
ル形状を同時に達成することが実質不可能であることが
判った。これは主に高選択比を達成する手段としてフル
オロカーボン重合膜をＳｉ上に選択的に厚く堆積させる
手法を利用していることに起因していると考えられる。
サイドウォール側壁部にも同時に、テール形状の原因と
なる厚い重合膜が堆積してしまうためである。
【００３０】しかしながら、以下に説明する新たな手法
を用いることにより、Ｓｉ削れが無く、かつ垂直なサイ
ドウォール形状を同時に達成することが可能となった。
この手法を用いることにより、図５に示したようなテー
ル部のない垂直かつＳｉ削れの全く無いサイドウォール
スペーサー３３が形成可能となった。このプロセスを実
際のＳＯＩデバイスに適用したところ、トランジスタ動
作の不安定性、特に上述したオフセット電流の問題は飛
躍的に改善された。
を用いることにより、Ｓｉ削れが無く、かつ垂直なサイ
ドウォール形状を同時に達成することが可能となった。
この手法を用いることにより、図５に示したようなテー
ル部のない垂直かつＳｉ削れの全く無いサイドウォール
スペーサー３３が形成可能となった。このプロセスを実
際のＳＯＩデバイスに適用したところ、トランジスタ動
作の不安定性、特に上述したオフセット電流の問題は飛
躍的に改善された。
【００３１】以下に、対Ｓｉ超高選択比と垂直サイドウ
ォール形状を同時に達成可能なエッチングプロセスを説
明する。
ォール形状を同時に達成可能なエッチングプロセスを説
明する。
【００３２】上述したように、発明者が行った実験の範
囲内においては、どのような種類のフルオロカーボンガ
スプラズマを用いた場合でも、対Ｓｉ高選択比とサイド
ウォール形状の垂直化はトレードオフの関係にあり、こ
れらは同時には達成できないことが判った。この問題を
解決するため、従来からの単一ステップエッチングの考
え方をやめ、エッチングプロセスを２つのステップに分
割し、各ステップ毎にサイドウォールの垂直加工と、
対Ｓｉ高選択比確保という二つの異なった役割を独立
して担わせるという発想を考えついた。
囲内においては、どのような種類のフルオロカーボンガ
スプラズマを用いた場合でも、対Ｓｉ高選択比とサイド
ウォール形状の垂直化はトレードオフの関係にあり、こ
れらは同時には達成できないことが判った。この問題を
解決するため、従来からの単一ステップエッチングの考
え方をやめ、エッチングプロセスを２つのステップに分
割し、各ステップ毎にサイドウォールの垂直加工と、
対Ｓｉ高選択比確保という二つの異なった役割を独立
して担わせるという発想を考えついた。
【００３３】発明者は、被エッチング膜の全膜厚の内、
、各ステップにおけるエッチング量の比率とサイド
ウォール形状の関係を調査したところ、実験を行った範
囲内においてはの高選択比ステップでのエッチング量
の割合が被エッチング膜全体の膜厚の３０％を越えると
テールを引いた形状になってしまうことが判った。すな
わちのステップのエッチング量を７０％〜９０％程度
（好ましくは９０％程度）、のステップのエッチング
量を３０％〜１０％程度（好ましくは１０％程度）、に
することによって超高選択比を確保しながら垂直なサイ
ドウォール形状を得ることが可能であることが判った。
以下に、図６を参照しながら、その具体的な手法につい
て説明する。
、各ステップにおけるエッチング量の比率とサイド
ウォール形状の関係を調査したところ、実験を行った範
囲内においてはの高選択比ステップでのエッチング量
の割合が被エッチング膜全体の膜厚の３０％を越えると
テールを引いた形状になってしまうことが判った。すな
わちのステップのエッチング量を７０％〜９０％程度
（好ましくは９０％程度）、のステップのエッチング
量を３０％〜１０％程度（好ましくは１０％程度）、に
することによって超高選択比を確保しながら垂直なサイ
ドウォール形状を得ることが可能であることが判った。
以下に、図６を参照しながら、その具体的な手法につい
て説明する。
【００３４】高さ２００ｎｍのゲート２２上に、ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）によりＳｉＯ２膜２６を１５００Å堆積した後（図
６（ａ））、まずのステップとしてダイポールリング
型マグネトロンＲＩＥ装置を用い、Ｃ４Ｆ８／Ａｒ（＝
２０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴ
ｏｒｒ、８００Ｗにて上記ＳｉＯ２膜を全膜厚の７０％
〜９０％、好ましくは９０％に相当する１３５０Åだけ
エッチングを行う（図６（ｂ））。なお、Ｃ４Ｆ８／Ａ
ｒ＝２０／５００（ｓｃｃｍ）は一例に過ぎず、全ガス
流量に対するＡｒのガス流量の比が９０％以上であれば
よい。
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）によりＳｉＯ２膜２６を１５００Å堆積した後（図
６（ａ））、まずのステップとしてダイポールリング
型マグネトロンＲＩＥ装置を用い、Ｃ４Ｆ８／Ａｒ（＝
２０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴ
ｏｒｒ、８００Ｗにて上記ＳｉＯ２膜を全膜厚の７０％
〜９０％、好ましくは９０％に相当する１３５０Åだけ
エッチングを行う（図６（ｂ））。なお、Ｃ４Ｆ８／Ａ
ｒ＝２０／５００（ｓｃｃｍ）は一例に過ぎず、全ガス
流量に対するＡｒのガス流量の比が９０％以上であれば
よい。
【００３５】続いてのステップとして、同一チャンバ
ー内にて残りのＳｉＯ２膜２６’の１５０Å（全膜厚の
１０％）を、高選択比条件にてエッチングを行う（図６
（ｃ））。高選択比条件としては、例えば、上述のＣＨ
Ｆ３／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍＴ
ｏｒｒの高流量、高圧力条件下で、ＲＦパワー１６００
Ｗにて行うことにより、選択比約５００が達成できる。
このステップでのエッチング量は１５０Å以下と低く、
したがってエッチング時間も短い（数秒程度）ため、側
壁部での重合膜堆積によるテール形状化の効果は無視で
きる。
ー内にて残りのＳｉＯ２膜２６’の１５０Å（全膜厚の
１０％）を、高選択比条件にてエッチングを行う（図６
（ｃ））。高選択比条件としては、例えば、上述のＣＨ
Ｆ３／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍＴ
ｏｒｒの高流量、高圧力条件下で、ＲＦパワー１６００
Ｗにて行うことにより、選択比約５００が達成できる。
このステップでのエッチング量は１５０Å以下と低く、
したがってエッチング時間も短い（数秒程度）ため、側
壁部での重合膜堆積によるテール形状化の効果は無視で
きる。
【００３６】以上説明したように、本実施の形態によれ
ば、サイドウォールスペーサーのエッチングを２つのス
テップに分割し、各ステップ毎にサイドウォールの垂
直加工と、対Ｓｉ高選択比確保という二つの異なった
役割を独立して担わせるようにしたため、従来トレード
オフの関係にあった対Ｓｉ高選択比と垂直加工を同時に
達成することが可能となった。この技術を薄膜ＳＯＩデ
バイスへ適用することにより、特にシングルドレイン構
造トランジスタの動作の安定性が飛躍的に向上するよう
になった。
ば、サイドウォールスペーサーのエッチングを２つのス
テップに分割し、各ステップ毎にサイドウォールの垂
直加工と、対Ｓｉ高選択比確保という二つの異なった
役割を独立して担わせるようにしたため、従来トレード
オフの関係にあった対Ｓｉ高選択比と垂直加工を同時に
達成することが可能となった。この技術を薄膜ＳＯＩデ
バイスへ適用することにより、特にシングルドレイン構
造トランジスタの動作の安定性が飛躍的に向上するよう
になった。
【００３７】そして、ＦＥＴ下のＳＯＩ層（Ｓｉ）の削
れが無く、かつ垂直なサイドウォールスペーサー３３を
持ったＦＥＴ構造を採用したため、従来サイドウォール
エッチングでＳＯＩ層（Ｓｉ）削れを低減した場合に特
にシングルドレイン構造トランジスタで問題となってい
た動作の不安定性が解決され、安定したＦＥＴの動作が
可能となった。
れが無く、かつ垂直なサイドウォールスペーサー３３を
持ったＦＥＴ構造を採用したため、従来サイドウォール
エッチングでＳＯＩ層（Ｓｉ）削れを低減した場合に特
にシングルドレイン構造トランジスタで問題となってい
た動作の不安定性が解決され、安定したＦＥＴの動作が
可能となった。
【００３８】（第３の実施の形態）本実施の形態は、特
定のエッチング条件に対しては上記第２の実施の形態の
効果が得られないという不具合を解消するためのもので
あり、第１のエッチングステップに必須な条件としてＯ
２ガスを添加することを特徴としている。
定のエッチング条件に対しては上記第２の実施の形態の
効果が得られないという不具合を解消するためのもので
あり、第１のエッチングステップに必須な条件としてＯ
２ガスを添加することを特徴としている。
【００３９】上記第２の実施の形態では、サイドウォー
ルスペーサーのエッチングを２つのステップに分割する
ことにより対Ｓｉ高選択比と垂直加工を同時に達成でき
ることを示した。しかしながら、第１のステップに、あ
る特定なエッチング条件を用いると、エッチングを２つ
のステップに分割しても垂直形状を達成できない場合が
あることが実験により判った。例えば、第１のステップ
にＣＨＦ３／Ａｒや、ＣＨＦ３／ＣＦ４／Ａｒ等を用い
ると、上述した２ステッププロセスを用いても形状はテ
ールを引いた形状となってしまう。これは本来垂直加工
だけを目指した第１のステップにおいて、側壁部での不
要な堆積効果が促進されてしまうことに起因すると考え
られる。
ルスペーサーのエッチングを２つのステップに分割する
ことにより対Ｓｉ高選択比と垂直加工を同時に達成でき
ることを示した。しかしながら、第１のステップに、あ
る特定なエッチング条件を用いると、エッチングを２つ
のステップに分割しても垂直形状を達成できない場合が
あることが実験により判った。例えば、第１のステップ
にＣＨＦ３／Ａｒや、ＣＨＦ３／ＣＦ４／Ａｒ等を用い
ると、上述した２ステッププロセスを用いても形状はテ
ールを引いた形状となってしまう。これは本来垂直加工
だけを目指した第１のステップにおいて、側壁部での不
要な堆積効果が促進されてしまうことに起因すると考え
られる。
【００４０】発明者は、第２のエッチングステップ条件
を固定したまま第１のエッチングステップにさまざまな
種類のガスを用いた場合のサイドウォール形状の変化を
調べた。その結果、第１のエッチングステップにどのよ
うな種類のガスを用いても、共通してＯ２ガスを添加す
ることにより、形状の垂直化が可能であることを見出し
た。第１のエッチングステップ用ガスとして、例えば、
上記第２の実施の形態のＣ４Ｆ８／ＡｒにＯ２を加えた
Ｃ４Ｆ８／Ｏ２／Ａｒ（＝２０／１０／５００（ｓｃｃ
ｍ））のほか、ＣＨＦ３／Ｏ２／Ａｒ、ＣＨＦ３／ＣＦ
４／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ等の混合ガスを用
いることにより垂直加工が可能となる。
を固定したまま第１のエッチングステップにさまざまな
種類のガスを用いた場合のサイドウォール形状の変化を
調べた。その結果、第１のエッチングステップにどのよ
うな種類のガスを用いても、共通してＯ２ガスを添加す
ることにより、形状の垂直化が可能であることを見出し
た。第１のエッチングステップ用ガスとして、例えば、
上記第２の実施の形態のＣ４Ｆ８／ＡｒにＯ２を加えた
Ｃ４Ｆ８／Ｏ２／Ａｒ（＝２０／１０／５００（ｓｃｃ
ｍ））のほか、ＣＨＦ３／Ｏ２／Ａｒ、ＣＨＦ３／ＣＦ
４／Ｏ２／Ａｒ、ＣＦ４／Ｏ２／Ａｒ等の混合ガスを用
いることにより垂直加工が可能となる。
【００４１】以上説明したように、本実施の形態ではサ
イドウォールスペーサーのエッチングを２つのステップ
に分割し、かつ第１のステップにＯ２を添加するプロセ
スを用いたため、２つのステップに分割しても、サイド
ウォール形状が垂直化しないという問題点を解決でき、
対Ｓｉ高選択比と垂直加工を同時に達成することが可能
となった。この技術を薄膜ＳＯＩデバイスへ適用するこ
とにより、特にシングルドレイン構造トランジスタの動
作の安定性が飛躍的に向上した。
イドウォールスペーサーのエッチングを２つのステップ
に分割し、かつ第１のステップにＯ２を添加するプロセ
スを用いたため、２つのステップに分割しても、サイド
ウォール形状が垂直化しないという問題点を解決でき、
対Ｓｉ高選択比と垂直加工を同時に達成することが可能
となった。この技術を薄膜ＳＯＩデバイスへ適用するこ
とにより、特にシングルドレイン構造トランジスタの動
作の安定性が飛躍的に向上した。
【００４２】（第４の実施の形態）本実施の形態は、Ｂ
ＯＸ歩留まりの向上を目的とするものである。
ＯＸ歩留まりの向上を目的とするものである。
【００４３】上記第２、第３の実施の形態では、超高選
択比エッチング条件にてサイドウォールを形成した場合
に、特にシングルドレイン構造トランジスタの動作が不
安定になるという問題を解決するＦＥＴの構造、及び、
その製造方法について説明した。またここで開発したサ
イドウォール形成プロセスによってＳＯＩ層の膜減り量
を極力低減し、その後のプロセスに最低限必要なＳＯＩ
層の残膜厚を確保できることを示した。
択比エッチング条件にてサイドウォールを形成した場合
に、特にシングルドレイン構造トランジスタの動作が不
安定になるという問題を解決するＦＥＴの構造、及び、
その製造方法について説明した。またここで開発したサ
イドウォール形成プロセスによってＳＯＩ層の膜減り量
を極力低減し、その後のプロセスに最低限必要なＳＯＩ
層の残膜厚を確保できることを示した。
【００４４】このＳＯＩ層の残膜厚の確保は、その後安
定したＣｏＳｉ２シリサイドを選択的に形成し、電流駆
動能力を向上させることができた。
定したＣｏＳｉ２シリサイドを選択的に形成し、電流駆
動能力を向上させることができた。
【００４５】本実施形態では、その後のＣｏシリサイド
層へおちるコンタクトホール形成プロセスにおいても、
ホール底でのＢＯＸ層歩留まり低下を飛躍的に改善でき
る半導体装置の製造方法について説明する。
層へおちるコンタクトホール形成プロセスにおいても、
ホール底でのＢＯＸ層歩留まり低下を飛躍的に改善でき
る半導体装置の製造方法について説明する。
【００４６】発明者は、上記ホール底でのＢＯＸ層歩留
まり低下の要因を調査するため、第２、第３の実施の形
態で説明した２ステップエッチング手法でサイドウォー
ルを形成した場合のサイドウォール形状を透過電子顕微
鏡（ＴＥＭ）を用いて詳細に解析した。その結果、図７
に示したように、平坦部でのＳｉ削れがほぼ０であるに
も関わらず、サイドウォール端部で、サブトレンチと呼
ばれる（トレンチングなどとも呼ばれる。）５０Å程度
のＳｉ削れ４７が局所的に起きていることが判った。
まり低下の要因を調査するため、第２、第３の実施の形
態で説明した２ステップエッチング手法でサイドウォー
ルを形成した場合のサイドウォール形状を透過電子顕微
鏡（ＴＥＭ）を用いて詳細に解析した。その結果、図７
に示したように、平坦部でのＳｉ削れがほぼ０であるに
も関わらず、サイドウォール端部で、サブトレンチと呼
ばれる（トレンチングなどとも呼ばれる。）５０Å程度
のＳｉ削れ４７が局所的に起きていることが判った。
【００４７】このサブトレンチの発生機構の詳細は現段
階では不明であるが、イオンのサイドウォール側壁部
での反射、サイドウォール近傍での電界歪みによる入
射イオンの軌道変化、パターン近傍での重合膜堆積
（イオン衝撃からの保護効果）の遮蔽効果等が考えられ
る。
階では不明であるが、イオンのサイドウォール側壁部
での反射、サイドウォール近傍での電界歪みによる入
射イオンの軌道変化、パターン近傍での重合膜堆積
（イオン衝撃からの保護効果）の遮蔽効果等が考えられ
る。
【００４８】解析の結果、サブトレンチ部ではＳＯＩ膜
厚は実効的に薄膜化しているため、その後安定なＣｏＳ
ｉ２シリサイドを形成した場合、上記サブトレンチ部で
はＣｏとの反応により消費されるＳｉ量そのものが少な
いため、より抵抗の高いメタルリッチなＣｏＳｉｘが形
成されることが判った。このメタルリッチなＣｏＳｉｘ
層は前述の第２ＲＴＡ温度（通常７５０〜８５０℃）付
近では化学的に不安定であり、上記熱処理中にＣｏＳｉ
ｘ中のＣｏが遊離して表面エネルギーが安定なＣｏＳｉ
２になろうとする。
厚は実効的に薄膜化しているため、その後安定なＣｏＳ
ｉ２シリサイドを形成した場合、上記サブトレンチ部で
はＣｏとの反応により消費されるＳｉ量そのものが少な
いため、より抵抗の高いメタルリッチなＣｏＳｉｘが形
成されることが判った。このメタルリッチなＣｏＳｉｘ
層は前述の第２ＲＴＡ温度（通常７５０〜８５０℃）付
近では化学的に不安定であり、上記熱処理中にＣｏＳｉ
ｘ中のＣｏが遊離して表面エネルギーが安定なＣｏＳｉ
２になろうとする。
【００４９】遊離したＣｏはＣｏＳｉ２層へ拡散するか
あるいはサイドウォール下のＳｉ層へ拡散しＳｉとの合
金を形成するが、この時ＣｏＳｉｘ／ＣｏＳｉ２界面
（すなわちサブトレンチング部）を介して結晶粒成長が
起こり、界面での亀裂が生じるようになる。これが進む
と欠損（ボイド）が生じる。この欠損上にコンタクトホ
ールが開ロされた場合、ホール底で欠損を介してＢＯＸ
層を突き抜け、Ｓｉ基板にまで達してしまう。特にセル
フアラインコンタクトのように、ホールがゲートあるい
はサイドウォールに接触して開口される場合は、上記Ｂ
ＯＸ層の突き抜けの可能性が飛躍的に向上してしまうこ
とが判った。
あるいはサイドウォール下のＳｉ層へ拡散しＳｉとの合
金を形成するが、この時ＣｏＳｉｘ／ＣｏＳｉ２界面
（すなわちサブトレンチング部）を介して結晶粒成長が
起こり、界面での亀裂が生じるようになる。これが進む
と欠損（ボイド）が生じる。この欠損上にコンタクトホ
ールが開ロされた場合、ホール底で欠損を介してＢＯＸ
層を突き抜け、Ｓｉ基板にまで達してしまう。特にセル
フアラインコンタクトのように、ホールがゲートあるい
はサイドウォールに接触して開口される場合は、上記Ｂ
ＯＸ層の突き抜けの可能性が飛躍的に向上してしまうこ
とが判った。
【００５０】従って、ＢＯＸ歩留まりの低下を改善する
ためには、サイドウォール端部でサブトレンチ（Ｓｉの
極所的な削れ）を無くすことが必須であると結論づけら
れた。
ためには、サイドウォール端部でサブトレンチ（Ｓｉの
極所的な削れ）を無くすことが必須であると結論づけら
れた。
【００５１】発明者は、様々なフルオロカーボンプラズ
マを用いてサイドウォールスべーサー形成エッチングの
実験を行った結果、どのような条件を用いてもサイドウ
ォール端部でのＳｉＯ２のエッチング速度が早くなり、
またこの部分での正味の対Ｓｉ選択比も低いことが判っ
た。しかしながら、以下に詳細に説明する手法を用いる
ことにより、サブトレンチが無い、垂直なサイドウォー
ル形状を達成することが可能となった。
マを用いてサイドウォールスべーサー形成エッチングの
実験を行った結果、どのような条件を用いてもサイドウ
ォール端部でのＳｉＯ２のエッチング速度が早くなり、
またこの部分での正味の対Ｓｉ選択比も低いことが判っ
た。しかしながら、以下に詳細に説明する手法を用いる
ことにより、サブトレンチが無い、垂直なサイドウォー
ル形状を達成することが可能となった。
【００５２】この手法を用いることにより、図５に示し
たようなテール部のない垂直かつＳｉ削れの全く無いサ
イドウォールスペーサーが形成可能となった。このプロ
セスを実際の０．１５μｍＳＯＩデバイスに適用したと
ころ、トランジスタ動作の不安定性、特に上述したオフ
セット電流の問題は飛躍的に改善された。
たようなテール部のない垂直かつＳｉ削れの全く無いサ
イドウォールスペーサーが形成可能となった。このプロ
セスを実際の０．１５μｍＳＯＩデバイスに適用したと
ころ、トランジスタ動作の不安定性、特に上述したオフ
セット電流の問題は飛躍的に改善された。
【００５３】以下に、サブトレンチのないサイドウォー
ル形成エッチング方法について説明する。
ル形成エッチング方法について説明する。
【００５４】上述したように、単一条件でサイドウォー
ルエッチングを行った場合、サイドウォール端部でのＳ
ｉＯ２のエッチング速度が早く、またこの部分での正味
の対Ｓｉ選択比も低いことが判った。サイドウォール端
部で局所的に選択比が悪いのは、平坦部より早くサイド
ウォール端部でエッチングが終了しＳｉが現れるため、
その時点で未だ平坦部に残っているＳｉＯ２からの反応
生成物であるＯがこの部分を攻撃し、エッチング保護層
であるフルオロカーボン重合膜を除去してしまうため
と、考えられる。このことにより第２ステップの選択比
が５００もの極めて高い値であっても局所的にＳｉ削れ
が発生するものと考えられる。
ルエッチングを行った場合、サイドウォール端部でのＳ
ｉＯ２のエッチング速度が早く、またこの部分での正味
の対Ｓｉ選択比も低いことが判った。サイドウォール端
部で局所的に選択比が悪いのは、平坦部より早くサイド
ウォール端部でエッチングが終了しＳｉが現れるため、
その時点で未だ平坦部に残っているＳｉＯ２からの反応
生成物であるＯがこの部分を攻撃し、エッチング保護層
であるフルオロカーボン重合膜を除去してしまうため
と、考えられる。このことにより第２ステップの選択比
が５００もの極めて高い値であっても局所的にＳｉ削れ
が発生するものと考えられる。
【００５５】発明者はこの問題を解決するため、第２ス
テップのエッチングにおいて、初めにサイドウォール端
部でＳｉが現れてからサイドウォールエッチングが完全
に終了するまでの間、すなわちサイドウォール端部のＳ
ｉがＯの攻撃を受けている間、Ｓｉを堆積性の極めて高
い条件のプラズマに曝すことによって厚い重合膜を堆積
させ、この間Ｏからの攻撃を受けても完全に除去される
までには至らないようにした。以下、その具体的なエッ
チング条件を説明する。
テップのエッチングにおいて、初めにサイドウォール端
部でＳｉが現れてからサイドウォールエッチングが完全
に終了するまでの間、すなわちサイドウォール端部のＳ
ｉがＯの攻撃を受けている間、Ｓｉを堆積性の極めて高
い条件のプラズマに曝すことによって厚い重合膜を堆積
させ、この間Ｏからの攻撃を受けても完全に除去される
までには至らないようにした。以下、その具体的なエッ
チング条件を説明する。
【００５６】第２の実施の形態で説明したように、まず
第１のステップとしてダイボールリング型マグネトロン
ＲＩＥ装置を用い、Ｃ４Ｆ８／Ｏ２／Ａｒ（＝２０／１
０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴｏ
ｒｒ、８００Ｗにて上記ＳｉＯ２膜を全膜厚の９０％に
相当する１３５０Åだけエッチングを行う。続いて同一
チャンバー内にて残りの１５０Åを、上記堆積性の極め
て高い条件でエッチングを行う。
第１のステップとしてダイボールリング型マグネトロン
ＲＩＥ装置を用い、Ｃ４Ｆ８／Ｏ２／Ａｒ（＝２０／１
０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴｏ
ｒｒ、８００Ｗにて上記ＳｉＯ２膜を全膜厚の９０％に
相当する１３５０Åだけエッチングを行う。続いて同一
チャンバー内にて残りの１５０Åを、上記堆積性の極め
て高い条件でエッチングを行う。
【００５７】第２ステップの条件としては、例えば、Ｃ
ＨＦ３／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍ
Ｔｏｒｒの高流量、高圧力条件下で、ＲＦパワーを第２
の実施の形態で示した１６００Ｗよりさらに低パワーの
８００Ｗにて行うことにより、選択比が極めて大きい超
高選択比が達成できる。このように対Ｓｉ選択比を５０
０よりも極めて大きくすることによってサブトレンチン
グのない垂直なサイドウォールの形成が可能となる。
ＨＦ３／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍ
Ｔｏｒｒの高流量、高圧力条件下で、ＲＦパワーを第２
の実施の形態で示した１６００Ｗよりさらに低パワーの
８００Ｗにて行うことにより、選択比が極めて大きい超
高選択比が達成できる。このように対Ｓｉ選択比を５０
０よりも極めて大きくすることによってサブトレンチン
グのない垂直なサイドウォールの形成が可能となる。
【００５８】発明者は、さまざまなフルオロカーボンプ
ラズマを評価した結果、上記超高選択比を得ることがで
きる実用的なガス種は非常に限定されていることが判っ
た。すなわち、エッチングガスにＣＨＦ３／ＣＯ（＝４
５／２５５（ｓｃｃｍ））、またはＣＨ２Ｆ２／ＣＯ、
またはＣＨ２Ｆ２／ＣＨＦ３／ＣＯの混合ガスを用いる
ことが必要であることが判った。
ラズマを評価した結果、上記超高選択比を得ることがで
きる実用的なガス種は非常に限定されていることが判っ
た。すなわち、エッチングガスにＣＨＦ３／ＣＯ（＝４
５／２５５（ｓｃｃｍ））、またはＣＨ２Ｆ２／ＣＯ、
またはＣＨ２Ｆ２／ＣＨＦ３／ＣＯの混合ガスを用いる
ことが必要であることが判った。
【００５９】以上説明したように、本実施の形態ではサ
イドウォールスペーサーのエッチングを２つのステップ
に分割し、第２のエッチングステップにＣＨＦ３／Ｃ
Ｏ、またはＣＨ２Ｆ２／ＣＯ、またはＣＨ２Ｆ２／ＣＨ
Ｆ３／ＣＯの混合ガスを用いて、対Ｓｉ選択比を極めて
高くするようにしたため、従来サイドウォール端部で発
生していたサブトレンチを抑制し、垂直かつＳｉ削れの
ないサイドウォールスペーサーを形成することが可能と
なった。この技術を薄膜ＳＯＩデバイスへ適用すること
により、ＳＯＩデバイスのＢＯＸ歩留まりの低下を飛躍
的に改善できるようになった。
イドウォールスペーサーのエッチングを２つのステップ
に分割し、第２のエッチングステップにＣＨＦ３／Ｃ
Ｏ、またはＣＨ２Ｆ２／ＣＯ、またはＣＨ２Ｆ２／ＣＨ
Ｆ３／ＣＯの混合ガスを用いて、対Ｓｉ選択比を極めて
高くするようにしたため、従来サイドウォール端部で発
生していたサブトレンチを抑制し、垂直かつＳｉ削れの
ないサイドウォールスペーサーを形成することが可能と
なった。この技術を薄膜ＳＯＩデバイスへ適用すること
により、ＳＯＩデバイスのＢＯＸ歩留まりの低下を飛躍
的に改善できるようになった。
【００６０】以上、添付図面を参照しながら本発明にか
かる電界効果トランジスタの製造方法及びエッチング方
法の好適な実施形態について説明したが、本発明はかか
る例に限定されない。当業者であれば、特許請求の範囲
に記載された技術的思想の範疇内において各種の変更例
または修正例に想到し得ることは明らかであり、それら
についても当然に本発明の技術的範囲に属するものと了
解される。
かる電界効果トランジスタの製造方法及びエッチング方
法の好適な実施形態について説明したが、本発明はかか
る例に限定されない。当業者であれば、特許請求の範囲
に記載された技術的思想の範疇内において各種の変更例
または修正例に想到し得ることは明らかであり、それら
についても当然に本発明の技術的範囲に属するものと了
解される。
【００６１】例えば、上記実施の形態では、ＳＯＩ基板
上に形成されたゲート電極上に堆積されたＳｉＯ２膜を
エッチングする場合について説明したが、本発明はこれ
に限定されない。Ｓｉ基板上に形成されたゲート電極上
に堆積されたＳｉＯ２膜をエッチングする場合であって
も、本発明を適用することが可能であり、Ｓｉ基板表面
へのダメージを低減させることが可能である。
上に形成されたゲート電極上に堆積されたＳｉＯ２膜を
エッチングする場合について説明したが、本発明はこれ
に限定されない。Ｓｉ基板上に形成されたゲート電極上
に堆積されたＳｉＯ２膜をエッチングする場合であって
も、本発明を適用することが可能であり、Ｓｉ基板表面
へのダメージを低減させることが可能である。
【００６２】（第５の実施の形態）第５の実施形態で
は、第２の実施形態におけるサイドウォールとしてシリ
コン窒化膜を用いた場合について説明する。
は、第２の実施形態におけるサイドウォールとしてシリ
コン窒化膜を用いた場合について説明する。
【００６３】近年、半導体素子の微細化に伴い、ＳＡＣ
（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）と呼ば
れる技術が脚光を浴びている。
（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）と呼ば
れる技術が脚光を浴びている。
【００６４】ＳＡＣ構造とは、トランジスタのゲート電
極の上部および側壁にシリコン窒化膜を形成し、トラン
ジスタのソースやドレインに達するコンタクトホールを
形成する際に、このシリコン窒化膜により自己整合的に
コンタクトホールを開口する技術である。
極の上部および側壁にシリコン窒化膜を形成し、トラン
ジスタのソースやドレインに達するコンタクトホールを
形成する際に、このシリコン窒化膜により自己整合的に
コンタクトホールを開口する技術である。
【００６５】このシリコン窒化膜は、同時にＬＤＤトラ
ンジスタや、シングルドレイントランジスタなどにおけ
るチャネル領域の不純物プロファイルをコントロールす
る際のイオン注入マスクとしての役割を演じるため、そ
の巾や形状制御はトランジスタの安定動作上極めて重要
となってくる。したがって上記ＳＡＣ構造の場合、ＳＯ
Ｉ基板におけるシリコン層の膜減り量をほぼ０にできる
ような、対Ｓｉ選択比が極めて高いシリコン窒化膜によ
るサイドウォール形成エッチングを達成すると同時に、
サイドウォールの巾や形状を高精度にコントロールする
ことが要求されてくる。
ンジスタや、シングルドレイントランジスタなどにおけ
るチャネル領域の不純物プロファイルをコントロールす
る際のイオン注入マスクとしての役割を演じるため、そ
の巾や形状制御はトランジスタの安定動作上極めて重要
となってくる。したがって上記ＳＡＣ構造の場合、ＳＯ
Ｉ基板におけるシリコン層の膜減り量をほぼ０にできる
ような、対Ｓｉ選択比が極めて高いシリコン窒化膜によ
るサイドウォール形成エッチングを達成すると同時に、
サイドウォールの巾や形状を高精度にコントロールする
ことが要求されてくる。
【００６６】本実施形態では、ＳＯＩ層の膜減り量を実
質的に０にできるような、対Ｓｉ選択比が極めて高いシ
リコン窒化膜のサイドウォール形成エッチング条件を模
索した結果、今まで極めて困難とされていた約５００も
の超高選択比が得られ、且ウエハ面内均一性も±５％以
内という実用的なプロセス条件を見出した。以下にその
手法について述べる。
質的に０にできるような、対Ｓｉ選択比が極めて高いシ
リコン窒化膜のサイドウォール形成エッチング条件を模
索した結果、今まで極めて困難とされていた約５００も
の超高選択比が得られ、且ウエハ面内均一性も±５％以
内という実用的なプロセス条件を見出した。以下にその
手法について述べる。
【００６７】シリコン窒化膜のサイドウォールエッチン
グ時のシリコン窒化膜とシリコンとの高選択比プロセス
を構築するため、発明者は先ず第１の実施形態における
エッチング条件をシリコン窒化膜に対して適用してみ
た。
グ時のシリコン窒化膜とシリコンとの高選択比プロセス
を構築するため、発明者は先ず第１の実施形態における
エッチング条件をシリコン窒化膜に対して適用してみ
た。
【００６８】この場合、シリコン窒化膜とシリコンとの
選択比は２００以上というきわめて高い選択非が達成で
きた反面、ウエハ面内均一性が極端に悪化してしまうと
いう問題点が発生した。
選択比は２００以上というきわめて高い選択非が達成で
きた反面、ウエハ面内均一性が極端に悪化してしまうと
いう問題点が発生した。
【００６９】一例として、図８にダイポールリング型マ
グネトロンＲＩＥ装置を用い、ＣＨＦ３／ＣＯ流量＝３
０／１７０（ｓｃｃｍ）、ＲＦパワー８００Ｗ、電極間
隔２７ｍｍ一定の条件の下、圧力条件を１５〜７０ｍＴ
ｏｒｒまで変化させた場合のＳｉ３Ｎ４、Ｓｉの各エッ
チング速度およびＳｉ３Ｎ４／Ｓｉ選択比の変化を示
す。
グネトロンＲＩＥ装置を用い、ＣＨＦ３／ＣＯ流量＝３
０／１７０（ｓｃｃｍ）、ＲＦパワー８００Ｗ、電極間
隔２７ｍｍ一定の条件の下、圧力条件を１５〜７０ｍＴ
ｏｒｒまで変化させた場合のＳｉ３Ｎ４、Ｓｉの各エッ
チング速度およびＳｉ３Ｎ４／Ｓｉ選択比の変化を示
す。
【００７０】また、その時のＳｉ３Ｎ４のエッチング速
度の面内均一性（６インチウエハ面内）も同一グラフ内
に示した。
度の面内均一性（６インチウエハ面内）も同一グラフ内
に示した。
【００７１】図８より圧力が高くなるにつれてＳｉ３Ｎ
４のエッチング速度は次第に上昇するが、逆にＳｉのエ
ッチング速度は減少し、結果としてＳｉ３Ｎ４／Ｓｉ選
択比は向上する。この傾向は第１の実施形態で示したＳ
ｉＯ２／Ｓｉ選択比の変化と一致する。
４のエッチング速度は次第に上昇するが、逆にＳｉのエ
ッチング速度は減少し、結果としてＳｉ３Ｎ４／Ｓｉ選
択比は向上する。この傾向は第１の実施形態で示したＳ
ｉＯ２／Ｓｉ選択比の変化と一致する。
【００７２】図８より７０ｍＴｏｒｒの高圧力条件下で
は２００以上の高選択比が達成できていることがわか
る。しかしながら、一方ではシリコン酸化膜のサイドウ
ォールの場合と異なり、面内均一性は高圧化に伴って次
第に悪化し、７０ｍＴｏｒｒでは±１９％にまで達す
る。この傾向はガス流量に対しても全く同様であり、高
流量にするほどＳｉ３Ｎ４／Ｓｉ選択比は上昇するが、
逆に面内均一性は悪化した。このようにＳｉ３Ｎ４／Ｓ
ｉ高選択比と面内均一性とはトレードオフの関係にあ
り、何らかの技術的改良が必要であることがわかった。
なお、均一性に関しては最適な圧力条件が存在し、図８
に示すように２０〜３０ｍＴｏｒｒで最小になることが
わかった。
は２００以上の高選択比が達成できていることがわか
る。しかしながら、一方ではシリコン酸化膜のサイドウ
ォールの場合と異なり、面内均一性は高圧化に伴って次
第に悪化し、７０ｍＴｏｒｒでは±１９％にまで達す
る。この傾向はガス流量に対しても全く同様であり、高
流量にするほどＳｉ３Ｎ４／Ｓｉ選択比は上昇するが、
逆に面内均一性は悪化した。このようにＳｉ３Ｎ４／Ｓ
ｉ高選択比と面内均一性とはトレードオフの関係にあ
り、何らかの技術的改良が必要であることがわかった。
なお、均一性に関しては最適な圧力条件が存在し、図８
に示すように２０〜３０ｍＴｏｒｒで最小になることが
わかった。
【００７３】次に発明者は、上記トレードオフの関係に
あるＳｉ３Ｎ４／Ｓｉ高選択比と面内均一性の問題を克
服できる新たなガス種を模索した結果、上記ＣＨＦ３／
ＣＯガス系で高均一性が得られる低圧、低流量条件にＣ
Ｈ２Ｆ２ガスを添加することによって、均一性を悪化さ
せることなく選択比を極めて高くできることを見出し
た。
あるＳｉ３Ｎ４／Ｓｉ高選択比と面内均一性の問題を克
服できる新たなガス種を模索した結果、上記ＣＨＦ３／
ＣＯガス系で高均一性が得られる低圧、低流量条件にＣ
Ｈ２Ｆ２ガスを添加することによって、均一性を悪化さ
せることなく選択比を極めて高くできることを見出し
た。
【００７４】図９はＣＯ流量＝１７０（ｓｃｃｍ）、Ｃ
ＨＦ３＋ＣＨ２Ｆ２＝３０（ｓｃｃｍ）、ＲＦパワー８
００Ｗ、電極間隔４０ｍｍ一定条件の下、ＣＨＦ３／Ｃ
Ｈ２Ｆ２の流量比を変化させた場合のＳｉ３Ｎ４膜、Ｓ
ｉ膜の各エッチング速度およびＳｉ３Ｎ４／Ｓｉ選択比
の変化を示す。Ｓｉ３Ｎ４のエッチング速度の面内均一
性も同一グラフ内に示した。
ＨＦ３＋ＣＨ２Ｆ２＝３０（ｓｃｃｍ）、ＲＦパワー８
００Ｗ、電極間隔４０ｍｍ一定条件の下、ＣＨＦ３／Ｃ
Ｈ２Ｆ２の流量比を変化させた場合のＳｉ３Ｎ４膜、Ｓ
ｉ膜の各エッチング速度およびＳｉ３Ｎ４／Ｓｉ選択比
の変化を示す。Ｓｉ３Ｎ４のエッチング速度の面内均一
性も同一グラフ内に示した。
【００７５】ＣＨ２Ｆ２の流量比が上昇するにつれ、Ｓ
ｉ３Ｎ４／Ｓｉのエッチング速度はわずかに上昇する
が、Ｓｉのエッチング速度は減少し、結果としてＳｉ３
Ｎ４／Ｓｉ選択比は高くなっていく。一方面内均一性は
選択比が高くなっても極端に悪化することなく何れも±
５％以内に入っていることがわかる。
ｉ３Ｎ４／Ｓｉのエッチング速度はわずかに上昇する
が、Ｓｉのエッチング速度は減少し、結果としてＳｉ３
Ｎ４／Ｓｉ選択比は高くなっていく。一方面内均一性は
選択比が高くなっても極端に悪化することなく何れも±
５％以内に入っていることがわかる。
【００７６】ＣＨＦ３／ＣＨ２Ｆ２＝１５／１５（ｓｃ
ｃｍ）では、Ｓｉ３Ｎ４／Ｓｉ選択比約５００、均一性
±４．８％が達成できた。このときのＳｉ３Ｎ４膜のエ
ッチング速度は実用的な値１６０ｎｍ／ｍｉｎが確保さ
れており、約３０％のオーバーエッチング時のＳｉの削
れ量を実質的に０にすることができた。
ｃｍ）では、Ｓｉ３Ｎ４／Ｓｉ選択比約５００、均一性
±４．８％が達成できた。このときのＳｉ３Ｎ４膜のエ
ッチング速度は実用的な値１６０ｎｍ／ｍｉｎが確保さ
れており、約３０％のオーバーエッチング時のＳｉの削
れ量を実質的に０にすることができた。
【００７７】以上述べたように、シリコン上に形成され
たシリコン窒化膜をエッチングする条件として（１）エ
ッチングガスにＣＨＦ３＋ＣＨ２Ｆ２＋ＣＯの混合ガス
を用い、（２）圧力条件を２０〜３０ｍＴｏｒｒに保持
し、（３）ＣＨＦ３＋ＣＨ２Ｆ２ガス中のＣＨ２Ｆ２混
合比を３０％以上にするようにしたため、Ｓｉ３Ｎ４／
Ｓｉ選択比と、均一性の問題点との両方を解決し、均一
性±５％を保持しながらＳｉ３Ｎ４／Ｓｉ選択比５００
以上を達成することが可能となった。
たシリコン窒化膜をエッチングする条件として（１）エ
ッチングガスにＣＨＦ３＋ＣＨ２Ｆ２＋ＣＯの混合ガス
を用い、（２）圧力条件を２０〜３０ｍＴｏｒｒに保持
し、（３）ＣＨＦ３＋ＣＨ２Ｆ２ガス中のＣＨ２Ｆ２混
合比を３０％以上にするようにしたため、Ｓｉ３Ｎ４／
Ｓｉ選択比と、均一性の問題点との両方を解決し、均一
性±５％を保持しながらＳｉ３Ｎ４／Ｓｉ選択比５００
以上を達成することが可能となった。
【００７８】（第６の実施の形態）第６の実施の形態で
は、第５の実施の形態で説明したエッチング条件をＭＯ
Ｓトランジスタのサイドウォール形成時のエッチングに
適用した例を説明する。
は、第５の実施の形態で説明したエッチング条件をＭＯ
Ｓトランジスタのサイドウォール形成時のエッチングに
適用した例を説明する。
【００７９】第５の実施の形態で説明したエッチング条
件においてＳｉ３Ｎ４をエッチングする場合において
も、第２の実施の形態で説明したように、サイドウォー
ルの一部がテーパー状になっている（テールを引いてい
る）ことがわかった。
件においてＳｉ３Ｎ４をエッチングする場合において
も、第２の実施の形態で説明したように、サイドウォー
ルの一部がテーパー状になっている（テールを引いてい
る）ことがわかった。
【００８０】これは、超高選択比を達成する目的でサイ
ドウォール形成用エッチングガスにＣＨＦ３＋ＣＨ２Ｆ
２＋ＣＯという非常に堆積性の高いガスを用いたため、
パターン側壁にＣＦ系の重合膜が厚く堆積し、それがエ
ッチング進行中、側壁部でマスクとして作用したためと
考えられる。この側壁部での重合膜の堆積速度は、圧力
や温度などのプロセスパラメータの変化に対して非常に
敏感に影響されるため、例えばウエハ面内においてこれ
らのプロセスパラメータがばらついた場合にはそれが直
接テール部のテーパー角のばらつきにつながることにな
る。
ドウォール形成用エッチングガスにＣＨＦ３＋ＣＨ２Ｆ
２＋ＣＯという非常に堆積性の高いガスを用いたため、
パターン側壁にＣＦ系の重合膜が厚く堆積し、それがエ
ッチング進行中、側壁部でマスクとして作用したためと
考えられる。この側壁部での重合膜の堆積速度は、圧力
や温度などのプロセスパラメータの変化に対して非常に
敏感に影響されるため、例えばウエハ面内においてこれ
らのプロセスパラメータがばらついた場合にはそれが直
接テール部のテーパー角のばらつきにつながることにな
る。
【００８１】サイドウォールスペーサーの巾は、特にシ
ングルドレイン構造トランジスタの場合、斜めからのイ
オン注入による不純物打ち込み時の濃度プロファイルを
決定する上で非常に重要なパラメータである。したがっ
て、上記テール形状は垂直形状に比べてその分だけサイ
ドウォール巾が実効的に広くなるため、テーパー角が僅
かに変化するだけで容易に不純物の打ち込み濃度プロフ
ァイルが変化し、結果としてトランジスタの電流値の変
動を引き起こしてしまう。特にテーパー部の巾が大きく
なる方向へばらついた場合には、実効サイドウォール巾
が目標値から外れ、ゲート付近にまで不純物イオンが到
達できず、電流値がオフセットになってしまう場合があ
ることがわかった。したがって、トランジスタ動作の安
定化のためにはサイドウォール形状の垂直化が必須であ
ると結論付けられた。
ングルドレイン構造トランジスタの場合、斜めからのイ
オン注入による不純物打ち込み時の濃度プロファイルを
決定する上で非常に重要なパラメータである。したがっ
て、上記テール形状は垂直形状に比べてその分だけサイ
ドウォール巾が実効的に広くなるため、テーパー角が僅
かに変化するだけで容易に不純物の打ち込み濃度プロフ
ァイルが変化し、結果としてトランジスタの電流値の変
動を引き起こしてしまう。特にテーパー部の巾が大きく
なる方向へばらついた場合には、実効サイドウォール巾
が目標値から外れ、ゲート付近にまで不純物イオンが到
達できず、電流値がオフセットになってしまう場合があ
ることがわかった。したがって、トランジスタ動作の安
定化のためにはサイドウォール形状の垂直化が必須であ
ると結論付けられた。
【００８２】発明者は、様々なフルオロカーボンプラズ
マを用いてサイドウォールスペーサー形成エッチングの
実験を行い、対Ｓｉ選択比とサイドウォール形状の関係
を詳細に調査した。その結果、高選択比とサイドウォー
ル形状の垂直化はトレードオフの関係にあり、たとえば
上述した約５００もの超高選択比と、垂直なサイドウォ
ール形状を同時に達成することが実質不可能であること
がわかった。これは主に高選択比を達成する手段として
フルオロカーボン重合膜をＳｉ上に選択的に厚く堆積さ
せる手法を利用していることに起因していると考えられ
る（サイドウォール側壁部にも同時に、テール形状の原
因となる厚い重合膜が堆積してしまうため）。
マを用いてサイドウォールスペーサー形成エッチングの
実験を行い、対Ｓｉ選択比とサイドウォール形状の関係
を詳細に調査した。その結果、高選択比とサイドウォー
ル形状の垂直化はトレードオフの関係にあり、たとえば
上述した約５００もの超高選択比と、垂直なサイドウォ
ール形状を同時に達成することが実質不可能であること
がわかった。これは主に高選択比を達成する手段として
フルオロカーボン重合膜をＳｉ上に選択的に厚く堆積さ
せる手法を利用していることに起因していると考えられ
る（サイドウォール側壁部にも同時に、テール形状の原
因となる厚い重合膜が堆積してしまうため）。
【００８３】第６の実施の形態では、エッチングプロセ
スを２回のエッチング工程で行い、各工程ごとにＳｉ
３Ｎ４サイドウォールの垂直加工と対Ｓｉ高選択比確
保という二つの異なった役割を独立して担わせるという
発想を考え付いた。
スを２回のエッチング工程で行い、各工程ごとにＳｉ
３Ｎ４サイドウォールの垂直加工と対Ｓｉ高選択比確
保という二つの異なった役割を独立して担わせるという
発想を考え付いた。
【００８４】被エッチング膜の全膜厚のうち、、各
工程におけるエッチング量の比率とＳｉ３Ｎ４サイドウ
ォール形状の関係を調査したところ、実験を行った範囲
内においては、の高選択比ステップでのエッチング量
の割合が被エッチング膜全体の膜厚の３０％を越えると
テールを引いた形状になってしまうことがわかった。
工程におけるエッチング量の比率とＳｉ３Ｎ４サイドウ
ォール形状の関係を調査したところ、実験を行った範囲
内においては、の高選択比ステップでのエッチング量
の割合が被エッチング膜全体の膜厚の３０％を越えると
テールを引いた形状になってしまうことがわかった。
【００８５】すなわち、のステップのエッチング量を
Ｓｉ３Ｎ４の膜厚の３０％以下、をＳｉ３Ｎ４の膜厚
の７０％以上にすることによって超高選択比を確保しな
がら垂直なサイドウォール形状を得ることが可能である
ことがわかった。
Ｓｉ３Ｎ４の膜厚の３０％以下、をＳｉ３Ｎ４の膜厚
の７０％以上にすることによって超高選択比を確保しな
がら垂直なサイドウォール形状を得ることが可能である
ことがわかった。
【００８６】以下、図１０を用いてその具体的な手法に
ついて述べる。
ついて述べる。
【００８７】先ず、図１０（ａ）に示すように、半導体
ウエハのシリコン膜１０１上にゲート絶縁膜１０２ゲー
ト電極膜１０３を順次形成した後、Ｓｉ３Ｎ４ハードマ
スク１０４をマスクとしてゲート電極膜１０３およびゲ
ート絶縁膜１０２をエッチングする。このときのゲート
電極の高さは例えば２００ｎｍである。
ウエハのシリコン膜１０１上にゲート絶縁膜１０２ゲー
ト電極膜１０３を順次形成した後、Ｓｉ３Ｎ４ハードマ
スク１０４をマスクとしてゲート電極膜１０３およびゲ
ート絶縁膜１０２をエッチングする。このときのゲート
電極の高さは例えば２００ｎｍである。
【００８８】シリコン膜１０１は、例えば、ＳＯＩ基板
における絶縁膜上に形成されたシリコン層である。
における絶縁膜上に形成されたシリコン層である。
【００８９】次に、半導体ウエハ全面にＬＰ−ＣＶＤ法
によりＳｉ３Ｎ４膜１０５を５００Å堆積する。
によりＳｉ３Ｎ４膜１０５を５００Å堆積する。
【００９０】次に、図１０（ｂ）に示すように、ダイポ
ールリング型マグネトロンＲＩＥ装置を用い、ＣＨＦ３
／Ｏ２／Ａｒ（流量３０／５／１５０（ｓｃｃｍ））混
合ガス用いて２５ｍＴｏｒｒ、ＲＦパワー３００Ｗにて
Ｓｉ３Ｎ４膜１０５を全膜厚の７０％に相当する３５０
Åだけエッチングを行う。この条件では、Ｓｉ３Ｎ４膜
１０５は実質的に垂直にエッチングされる。
ールリング型マグネトロンＲＩＥ装置を用い、ＣＨＦ３
／Ｏ２／Ａｒ（流量３０／５／１５０（ｓｃｃｍ））混
合ガス用いて２５ｍＴｏｒｒ、ＲＦパワー３００Ｗにて
Ｓｉ３Ｎ４膜１０５を全膜厚の７０％に相当する３５０
Åだけエッチングを行う。この条件では、Ｓｉ３Ｎ４膜
１０５は実質的に垂直にエッチングされる。
【００９１】ここでは、ＣＨＦ３／Ｏ２／Ａｒ混合ガス
を用いたが、ＣＨＦ３／ＣＦ４／Ｏ ２／Ａｒ混合ガス
や、ＣＦ４／Ｏ２／Ａｒ混合ガスを用いることも出き
る。このように、Ｏ２を含むガスを用いることにより、
側壁部における不要な堆積効果を抑制することが可能と
なる。
を用いたが、ＣＨＦ３／ＣＦ４／Ｏ ２／Ａｒ混合ガス
や、ＣＦ４／Ｏ２／Ａｒ混合ガスを用いることも出き
る。このように、Ｏ２を含むガスを用いることにより、
側壁部における不要な堆積効果を抑制することが可能と
なる。
【００９２】次に、図１０（ｃ）に示すように、Ｓｉ３
Ｎ４膜１０５の残りの１５０Å（全膜厚の３０％）を第
５の実施の形態で説明した高選択比条件にてエッチング
を行う。高選択比条件としては、例えば、ＣＨＦ３／Ｃ
Ｈ２Ｆ２／ＣＯ＝１５／１５／１７０（ｓｃｃｍ）、Ｒ
Ｆパワー８００Ｗ、電極間隔４０ｍｍにて行うことによ
り、選択比約５００が達成できる。このステップでのエ
ッチング量は１５０Å以下と低く、したがって、エッチ
ング時間も短い（数秒程度）ため、側壁部での重合膜堆
積によるテール化の効果は無視できる。また、これらの
２工程のエッチング工程は同一チャンバー内にて連続し
て行われることが望ましい。
Ｎ４膜１０５の残りの１５０Å（全膜厚の３０％）を第
５の実施の形態で説明した高選択比条件にてエッチング
を行う。高選択比条件としては、例えば、ＣＨＦ３／Ｃ
Ｈ２Ｆ２／ＣＯ＝１５／１５／１７０（ｓｃｃｍ）、Ｒ
Ｆパワー８００Ｗ、電極間隔４０ｍｍにて行うことによ
り、選択比約５００が達成できる。このステップでのエ
ッチング量は１５０Å以下と低く、したがって、エッチ
ング時間も短い（数秒程度）ため、側壁部での重合膜堆
積によるテール化の効果は無視できる。また、これらの
２工程のエッチング工程は同一チャンバー内にて連続し
て行われることが望ましい。
【００９３】このように、第６の実施の形態では、Ｓｉ
３Ｎ４サイドウォールスペーサーのエッチングを複数の
ステップに分割し、各ステップ毎にＳｉ３Ｎ４サイド
ウォールの垂直加工と対Ｓｉ高選択比確保という二つ
の異なった役割を独立して担わせるようにしたため、従
来トレードオフの関係にあった対Ｓｉ高選択比と垂直加
工とを同時に達成することが可能となった。
３Ｎ４サイドウォールスペーサーのエッチングを複数の
ステップに分割し、各ステップ毎にＳｉ３Ｎ４サイド
ウォールの垂直加工と対Ｓｉ高選択比確保という二つ
の異なった役割を独立して担わせるようにしたため、従
来トレードオフの関係にあった対Ｓｉ高選択比と垂直加
工とを同時に達成することが可能となった。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条
件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を
極力低減することが可能である。さらに、ＳＯＩ層の膜
減の量を極力低減した場合であっても、安定した高い電
流駆動能力を持った電界効果トランジスタを提供するこ
とが可能である。さらに、ＳＯＩ層の膜減の量を極力低
減した場合であっても、高歩留まりを実現することが可
能である。
薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条
件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を
極力低減することが可能である。さらに、ＳＯＩ層の膜
減の量を極力低減した場合であっても、安定した高い電
流駆動能力を持った電界効果トランジスタを提供するこ
とが可能である。さらに、ＳＯＩ層の膜減の量を極力低
減した場合であっても、高歩留まりを実現することが可
能である。
【図１】ダイポールリング型マグネトロンＲＩＥ装置の
説明図である。
説明図である。
【図２】ＣＨＦ３／ＣＯ全ガス流量に対するＳｉＯ２、
Ｓｉのエッチング速度及びＳｉＯ２／Ｓｉ選択比の変化
を示す説明図である。
Ｓｉのエッチング速度及びＳｉＯ２／Ｓｉ選択比の変化
を示す説明図である。
【図３】ＣＨＦ３／ＣＯガスの全圧力に対するＳｉ
Ｏ２、Ｓｉのエッチング速度及びＳｉＯ２／Ｓｉ選択比
の変化を示す説明図である。
Ｏ２、Ｓｉのエッチング速度及びＳｉＯ２／Ｓｉ選択比
の変化を示す説明図である。
【図４】対Ｓｉ高選択比条件（ＣＨＦ３／ＣＯガスを用
いて、単一ステップでエッチングを行う）でサイドウォ
ールスペーサーを形成した場合の形状を示す説明図であ
る。
いて、単一ステップでエッチングを行う）でサイドウォ
ールスペーサーを形成した場合の形状を示す説明図であ
る。
【図５】第２の実施の形態のＦＥＴ構造を示す説明図で
ある。
ある。
【図６】第２の実施の形態のＦＥＴ構造を示す説明図で
あり、（ａ）はエッチング前の形状であり、（ｂ）は第
１ステップのエッチング形状であり、（ｃ）は第２ステ
ップのエッチング形状である。
あり、（ａ）はエッチング前の形状であり、（ｂ）は第
１ステップのエッチング形状であり、（ｃ）は第２ステ
ップのエッチング形状である。
【図７】対Ｓｉ高選択比、垂直加工を行った場合のサイ
ドウォールスペーサー端部での局所的なＳｉ崩れ（サブ
トレンチあるいはトレンチング）を示す説明図である。
ドウォールスペーサー端部での局所的なＳｉ崩れ（サブ
トレンチあるいはトレンチング）を示す説明図である。
【図８】ＣＨＦ３／ＣＯ全ガス圧力に対するＳｉ
３Ｎ４、Ｓｉのエッチング速度及びＳｉ３Ｎ４／Ｓｉ選
択比の変化を示す説明図である。
３Ｎ４、Ｓｉのエッチング速度及びＳｉ３Ｎ４／Ｓｉ選
択比の変化を示す説明図である。
【図９】ＣＨ２Ｆ２／ＣＨＦ３流量比に対するＳｉ３Ｎ
４、Ｓｉのエッチング速度及びＳｉ３Ｎ４／Ｓｉ選択比
の変化を示す説明図である。
４、Ｓｉのエッチング速度及びＳｉ３Ｎ４／Ｓｉ選択比
の変化を示す説明図である。
【図１０】第６の実施の形態のＦＥＴ構造を示す説明図
であり、（ａ）はエッチング前の形状であり、（ｂ）は
第１ステップのエッチング形状であり、（ｃ）は第２ス
テップのエッチング形状である。
であり、（ａ）はエッチング前の形状であり、（ｂ）は
第１ステップのエッチング形状であり、（ｃ）は第２ス
テップのエッチング形状である。
２１ ゲート電極
２２ ゲート酸化膜
２５ Ｓｉ基板
２６ ＳｉＯ２膜
３３ サイドウォールスペーサー
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 21/88 Ｄ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/28
H01L 21/3065
H01L 21/3213
H01L 21/336
Claims (8)
- 【請求項１】 シリコンを含有する半導体基板上にゲー
ト電極を形成する工程と、 前記ゲート電極を含む前記半導体基板上にシリコン酸化
膜を形成する工程と、 前記シリコン酸化膜に対して処理ガスとしてＣ 4 Ｆ 8 とＡ
ｒの混合ガスを用い、全ガス流量に対するＡｒのガス流
量比が９０％以上の条件にて行われる異方性エッチング
を施し、前記シリコン酸化膜の膜厚の７０％〜９０％に
相当する分だけ前記絶縁膜をエッチング除去する第１の
エッチング工程と、 前記異方性エッチングよりもシリコンとの選択比が高い
条件にて残存する前記シリコン酸化膜のエッチングを行
う第２のエッチング工程と、 を含むことを特徴とする、半導体装置の製造方法。 - 【請求項２】 シリコンを含有する半導体基板上にゲー
ト電極を形成する工程と、 前記ゲート電極を含む前記半導体基板上にシリコン酸化
膜またはシリコン窒化膜である絶縁膜を形成する工程
と、 前記絶縁膜に対して、処理ガスとしてＣ 4 Ｆ 8 とＯ 2 とＡ
ｒの混合ガス、ＣＨＦ 3 とＯ 2 とＡｒの混合ガス、ＣＨＦ
3 とＣＦ 4 とＯ 2 とＡｒの混合ガス、ＣＦ 4 とＯ 2 とＡｒの
混合ガスのいずれかの混合ガスを用いて異方性エッチン
グを施し、前記絶縁膜の膜厚の７０％〜９０％に相当す
る分だけ前記絶縁膜をエッチング除去する第１のエッチ
ング工程と、 前記異方性エッチングよりもシリコンとの選択比が高い
条件にて残存する前記絶縁膜のエッチングを行う第２の
エッチング工程と、 を含むことを特徴とする、半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、前記第１のエッチング工程と前記第
２のエッチング工程とが、同一のエッチング装置を用い
て行われることを特徴とする半導体装置の製造方法。 - 【請求項４】 シリコンを含有する半導体基板上にゲー
ト電極を形成する工程と、 前記ゲート電極を含む前記半導体基板上にシリコン窒化
膜を形成する工程と、 前記シリコン窒化膜に対して異方性エッチングを施し、
前記シリコン窒化膜の膜厚の７０％〜９０％に相当する
分だけ前記シリコン窒化膜をエッチング除去する第１の
エッチング工程と、 前記異方性エッチングよりもシリコンとの選択比が高い
条件にて残存する前記シリコン窒化膜のエッチングを行
う第２のエッチング工程と、 を含むことを特徴とする、半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、前記第２のエッチング工程は、シリコンとの選
択比が５００以上の条件で行うことを特徴とする半導体
装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、前記第２のエッチング工程は、ＣＨＦ3とＣＨ2
Ｆ2とＣＯとの混合ガスを用い、圧力を２０ｍＴｏｒｒ
以上３０ｍＴｏｒｒ以下に保持し、ＣＨＦ3とＣＨ2Ｆ2
との混合ガス中のＣＨ2Ｆ2の混合比を３０％以上の条件
で行われることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４記載の半導体装置の製造方法に
おいて、前記第１のエッチング工程は、処理ガスにＣ 4
Ｆ 8 とＯ 2 とＡｒの混合ガス、ＣＨＦ 3 とＯ 2 とＡｒの混合
ガス、ＣＨＦ 3 とＣＦ 4 とＯ 2 とＡｒの混合ガス、ＣＦ 4 と
Ｏ 2 とＡｒの混合ガスのいずれかの混合ガスを用いるこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１または２に記載の半導体装置の
製造方法において、前記半導体基板は、絶縁層と、前記
絶縁層上に形成されたシリコン層を有する半導体基板で
あり、前記ゲート電極は前記シリコン層上に形成される
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2001153871A JP3483541B2 (ja) | 2000-12-08 | 2001-05-23 | 半導体装置の製造方法 |
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| JP2000-373970 | 2000-12-08 | ||
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|
| JP2001153871A Expired - Fee Related JP3483541B2 (ja) | 2000-12-08 | 2001-05-23 | 半導体装置の製造方法 |
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| US7906170B2 (en) * | 2007-03-27 | 2011-03-15 | Intel Corporation | Apparatus, method, and system capable of producing a moveable magnetic field |
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| US6225203B1 (en) * | 1999-05-03 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | PE-SiN spacer profile for C2 SAC isolation window |
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| US6180535B1 (en) * | 1999-09-03 | 2001-01-30 | Taiwan Semiconductors Manufacturing Company | Approach to the spacer etch process for CMOS image sensor |
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- 2001-05-23 JP JP2001153871A patent/JP3483541B2/ja not_active Expired - Fee Related
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