JP2004128256A - 多層構造半導体素子の製造方法 - Google Patents

多層構造半導体素子の製造方法 Download PDF

Info

Publication number
JP2004128256A
JP2004128256A JP2002291031A JP2002291031A JP2004128256A JP 2004128256 A JP2004128256 A JP 2004128256A JP 2002291031 A JP2002291031 A JP 2002291031A JP 2002291031 A JP2002291031 A JP 2002291031A JP 2004128256 A JP2004128256 A JP 2004128256A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
wiring
forming
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002291031A
Other languages
English (en)
Inventor
Motoki Kobayashi
小林　元樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002291031A priority Critical patent/JP2004128256A/ja
Priority to US10/364,341 priority patent/US6812128B2/en
Publication of JP2004128256A publication Critical patent/JP2004128256A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/963—Removing process residues from vertical substrate surfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】製造工程中での低比誘電率材料の変質や侵食を防ぐ。
【解決手段】半導体基板１上に配線２を形成する工程と、当該配線２を有する半導体基板１上に第１のシリコン酸化膜４を形成する工程と、当該第１のシリコン酸化膜４上に低比誘電率を呈する材料で構成された層間絶縁膜５を形成する工程とを順に施して多層配線を形成する場合において、第１のシリコン酸化膜４の段差を超えないように層間絶縁膜５を当該段差に対応した薄い厚さに形成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、多層構造の半導体素子の製造方法に関し、特に、層間絶縁膜として低比誘電率を呈する材料を用いる場合の方法に関するものである。
【０００２】
【従来の技術】
従来、多層構造の半導体素子の層間絶縁膜として、シリコン酸化膜が用いられてきたが、近年、回路素子の高集積化に伴う配線の信号伝達遅延を低減すべく、シリコン酸化膜よりも比誘電率の低い材料が用いられ始めている。
この種の材料の中で、３．０程度の比誘電率を呈するＨＳＱ（Ｈｙｄｒｏｇｅｎ　ｓｉｌｉｓｅｓｑｕｉｏｘａｎｅ）やＭＳＱ（Ｍｅｔｈｙｌ　ｓｉｌｉｓｅｓｑｕｉｏｘａｎｅ）が実用化段階に至っている。
ＨＳＱは、Ｓｉ−Ｈ結合を含むシリコン酸化化合物である。また、ＭＳＱは、Ｓｉ−ＣＨ３結合を含むシリコン酸化化合物である。これらの材料は、半導体基板上に塗布した後、加熱焼成することによって、層間絶縁膜とすることができる（例えば、特許文献１参照。）。
また、ＨＳＱとＭＳＱとを組み合わせた層間絶縁膜とすることもできる（例えば、特許文献２参照。）。
【０００３】
【特許文献１】
特開平１１−２９７８２９号公報（第６−７頁、図２）
【特許文献２】
特開２００１−１１８９２５公報（第５−９頁、図３−図５）
【０００４】
【発明が解決しようとする課題】
しかしながら、これらの材料を用いて実際に多層構造半導体素子を製造するに際しては、次のような課題があった。
すなわち、これらの材料は、プラズマや薬剤液に触れることにより、容易に変質してしまう。これは、Ｓｉ−ＨやＳｉ−ＣＨ３がプラズマや薬剤液により容易にＳｉ−Ｏに変換されてしまうためである。
【０００５】
従って、半導体素子の製造に際して通常行われるエッチング工程、レジストのアッシング工程、洗浄工程等において、これらの材料の変質が生じる。よって、誘電率が増加したり、材料が侵食（Ｅｎｃｈｒｏｔｉｍｅｎｔ）する場合があった。
特に、ＭＳＱを用いた場合には、ＷＦ６ガスにより急速に侵食が生じ、大規模な空洞が生じやすかった。そして、その空洞内に部分的にＷ膜が成長し、配線間をショートさせてしまった。
【０００６】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
半導体基板上に配線を形成する工程と、当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程とを順に施して多層配線を形成する場合において、前記半導体基板上に形成された配線を覆う第１のシリコン酸化膜の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【０００７】
また、上記の方法において、第１のシリコン酸化膜を省略する場合には、前記半導体基板上に形成された配線の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【０００８】
そうして、上記の工程の後に、当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、当該第２のシリコン酸化膜を平坦化する工程と、前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを続けて行って、多層構造半導体素子を完成させる。
【０００９】
〈構成２〉
半導体基板上に配線を形成する工程と、当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程とを順に施して多層配線を形成する場合において、前記半導体基板上に形成された配線に連通するホールの位置にずれが生じた場合にも当該ホールが前記低比誘電率を呈する材料に接触しないように前記第１のシリコン酸化膜を当該ずれに対応した厚い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【００１０】
そうして、上記の工程の後に、当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、当該第２のシリコン酸化膜を平坦化する工程と、前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを続けて行って、多層構造半導体素子を完成させる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈実施例１〉
図１は、本発明の実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
本実施例では、層間絶縁膜の材料として低比誘電率材料であるＭＳＱを用いる。
【００１２】
図１（ａ）に示す過程では、ＭＳＱ膜５の塗布を終了した状態あるいは塗布後の焼成をすでに終了した状態を示している。この状態になるまでには、図示しない半導体基板上に酸化シリコンから成る下地層１を形成した後、アルミ配線２を形成する。このアルミ配線２の形成は、通常のリソグラフィーを用いたパターニングによって行う。続いて、１００ｎｍ程度の薄い第１のシリコン酸化膜４を形成した後、スピンコート法によってＭＳＱ膜５を４００ｎｍ形成する。
【００１３】
スピンコート法とは、図２にその原理を示すように、ウェハ２０をスピンドル２１によって回転させつつ、ウェハ２０の中心部上方にその開口端を位置させたノズル２２から液化材料２３を滴下して、遠心力の作用により液化材料２３をウェハ２０の周縁部に向けて等方的に均一に拡張させていくことにより、塗布を行う方法である。スピンコート法を用いると、下地の形状によらず、比較的平坦な状態になる。
【００１４】
本発明の特徴は、図１（ａ）に示すように、スピンコート法によりＭＳＱ膜５を形成する際、基板のあらゆる部分において配線２を覆う第１のシリコン酸化膜４の段差よりＭＳＱ膜５の厚さを薄く形成することである。ところで、配線の膜厚は、これを使用する製品毎に異なる。また、ライナー膜である第１のシリコン酸化膜４の膜厚も同様に製品毎に異なる。しかしながら、スピンコート法によりＭＳＱ膜５を形成するときに、膜厚を変化させて形成されたパターンを確認すれば容易にＭＳＱ膜５の厚さを決定することができる。
【００１５】
次に、図１（ｂ）に示すように、ＣＶＤによって第２のシリコン酸化膜６を４００ｎｍ程度形成する。また、平坦性を高める必要がある場合には、この第２のシリコン酸化膜６を８００ｎｍ以上の厚さに形成した後、ＣＭＰ法によりその表面を研磨する。その後、この第２のシリコン酸化膜６の上に通常のリソグラフィーを用いてパターニングしたレジスト７を形成する。図示の過程は、これを終了した状態を示している。
【００１６】
次に、図１（ｃ）に示すように、第２のシリコン酸化膜６をドライエッチングしてホール８を形成する。その結果が図示の過程である。このエッチングは、通常のシリコン酸化膜に対するものであり、Ｃ４Ｆ８／Ｏ２／Ａｒガス系でのプラズマエッチングにより行う。
【００１７】
次に、図１（ｄ）に示すように、レジスト７をアッシングにより除去し、第２のシリコン酸化膜６のホール８内および平坦部の洗浄を行い、ＣＶＤによりタングステン層１０を形成する。
そして、図１（ｅ）に示すように、タングステン層１０をエッチングしてタングステンプラグ１１を形成する。
続いて、図１（ｆ）に示すように、上層の配線１２を形成する。
以上の工程により、２層の配線構造が形成される。
また、以上の工程を繰り返すことにより、３層さらに４層の配線構造が形成される。
【００１８】
完成された配線の全体構造については、例えば、図３に示すようになる。図３（ａ）に示すように、下層の配線２と上層の配線１２とがタングステンプラグ１１によって接続される。ＭＳＱ膜５は、配線２の相互の間に介在するとともに、配線２と配線１２との間においても介在することとなり、層間絶縁膜としての役割を果たす。これにより、配線２と配線１２との間の誘電率は下げられ、これらの配線間に生じる電界強度が低減される結果、信号伝達が良好となる。図３（ｂ）は、図３（ａ）に示す構造をその上方から見た図である。図示の例では、配線２と配線１２とは直交している。この状態において、配線２と配線１２との間における層間絶縁膜としてＭＳＱ膜５が最も大きく機能することとなる。
【００１９】
ここで、本発明の実施例１の作用を図４を参照しながら説明する。図４は、本発明によれば生じることがないことを示している。図４（ａ）は、低比誘電率材料に侵食部分１５が生じた場合を示す。図４（ｂ）は、低比誘電率材料に変質部分１６が生じた場合を示す。これらは、ＭＳＱ膜５が第１のシリコン酸化膜４の段差を超えて形成された結果として生じるものである。本発明によれば、ＭＳＱ膜５が第１のシリコン酸化膜４の段差と第２のシリコン酸化膜６とによって仕切られた領域に形成される結果、タングステンプラグ１１の形成のためのエッチング処理時にＭＳＱ膜５がエッチングされることがない。よって、図４に示すような状態が生じない。
【００２０】
〈実施例１の効果〉
以上のように実施例１によれば、低比誘電率材料の膜を配線の段差よりも薄く形成するようにしたので、タングステンプラグを形成する工程において、ＷＦ６ガスによって低比誘電率材料が変質して誘電率が増加したり、侵食して欠損部分が生じることを防止できる。また、大規模な空洞が生じ、そこにタングステンが入り込んで配線間がショートすることを防止できる。
【００２１】
〈実施例２〉
図５は、本発明の実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
本実施例では、層間絶縁膜の材料として低比誘電率材料であるＭＳＱを用いる。
【００２２】
図５（ａ）に示す過程では、ＭＳＱ膜５の塗布を終了した状態あるいは塗布後の焼成をすでに終了した状態を示している。この状態になるまでには、図示しない半導体基板上に酸化シリコンから成る下地層１を形成した後、アルミ配線２を形成する。このアルミ配線２の形成は、通常のリソグラフィーを用いたパターニングによって行う。続いて、１００ｎｍ程度の薄い第１のシリコン酸化膜４を形成した後、スピンコート法によってＭＳＱ膜５を４００ｎｍ形成する。
【００２３】
次に、図５（ｂ）に示すように、ＣＶＤによって第２のシリコン酸化膜６を４００ｎｍ程度形成する。また、平坦性を高める必要がある場合には、この第２のシリコン酸化膜６を８００ｎｍ以上の厚さに形成した後、ＣＭＰ法によりその表面を研磨する。その後、この第２のシリコン酸化膜６の上に通常のリソグラフィーを用いてパターニングしたレジスト７を形成する。図示の過程は、これを終了した状態を示している。
【００２４】
本発明の第２の特徴は、図６に示されている。図６は、図５（ｂ）と同じ過程を示している。現代のリソグラフィー技術においても、本来の設計上のコンタクト位置Ｐから実際のコンタクト位置Ａにズレを生じることは免れない。これを合わせズレと呼ぶ。図６では、合わせズレをＤで示す。
合わせズレＤは、素子の微細化高集積化が進み、配線幅Ｗが狭くなると、以下の問題を生じる。
【００２５】
図７は、多層配線構造の要部を示す。多層配線構造は、図７（ａ）に示すボーダー配線構造と、図７（ｂ）に示すボーダーレス配線構造とに分けられる。ボーダー配線構造とは、図示のように、タングステンプラグ１１の端部が下層の配線２の幅に収まっている構造である。ボーダーレス配線構造とは、図示のように、タングステンプラグ１１の端部が下層の配線２の幅からはみ出している構造である。
【００２６】
ここで、図６に戻る。高集積化が進み、配線幅Ｗが狭くなっても、リソグラフィー技術も同時に進み、合わせズレＤも小さくできれば、問題はない。リソグラフィー技術の進歩が遅れた場合に問題を生ずる。図７（ａ）で説明したボーダー配線構造を維持できず、図７（ｂ）で説明したボーダーレス配線構造となるからである。ボーダーレス配線構造では、タングステンプラグ１１の形成のために形成されるホール８の開口端がＭＳＱ膜５の形成領域にまではみ出してしまう。従って、ＷＦ６ガスによりＭＳＱ材料が変質したり、侵食したりするという問題を生じる。
【００２７】
本発明では、この問題をライナー膜である第１のシリコン酸化膜４の厚さを調整することにより解決した。ライナー膜厚Ｔに対し、
Ｗ／２＋　Ｔ　≧　Ｘ　＋　Ｄ
を満たすようにしたとき、ボーダー配線構造を維持できる。すなわち、
Ｔ　≧　Ｘ　＋　Ｄ　−　Ｗ／２
となるように、ライナー膜厚Ｔを調整すればよい。
【００２８】
次に、図５（ｃ）に示すように、第２のシリコン酸化膜６をドライエッチングしてホール８を形成する。その結果が図示の過程である。このエッチングは、通常のシリコン酸化膜に対するものであり、Ｃ４Ｆ８／Ｏ２／Ａｒガス系でのプラズマエッチングにより行う。
【００２９】
次に、図５（ｄ）に示すように、レジスト７をアッシングにより除去し、第２のシリコン酸化膜６のホール８内および平坦部の洗浄を行い、ＣＶＤによりタングステン層１０を形成する。
そして、図５（ｅ）に示すように、タングステン層１０をエッチングしてタングステンプラグ１１を形成する。
続いて、図５（ｆ）に示すように、上層の配線１２を形成する。
以上の工程により、２層の配線構造が形成される。
また、以上の工程を繰り返すことにより、３層さらに４層の配線構造が形成される。
【００３０】
〈実施例２の効果〉
以上のように実施例２によれば、ライナー膜厚を、配線幅、コンタクト径、合わせズレに応じて調整するようにしたので、タングステンプラグを形成する工程において、ＷＦ６ガスによって低比誘電率材料が変質して誘電率が増加したり、侵食して欠損部分が生じることを防止できる。また、大規模な空洞が生じ、そこにタングステンが入り込んで配線間がショートすることを防止できる。
【００３１】
〈他の実施例〉
以上、実施例１，２として、低比誘電率材料としてはＭＳＱ膜５を、配線材料としてはアルミ合金を用いる場合について説明したが、本発明は、これらに限定されない。低比誘電率材料としては、Ｓｉ−Ｏを主骨格として含有する、ＨＳＱ膜、ＳｉＯＣ膜、ＳｉＯ−ＣＨ膜等でも良い。また、有機ポリマー系の膜でも良い。一方、配線材料としては、銅を用いて、Ｃｕダマシン配線としても良い。
【図面の簡単な説明】
【図１】実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
【図２】スピンコート法の原理の説明図である。
【図３】半導体素子における完成された配線の全体構造の説明図である。
【図４】本発明の実施例１における方法による改良点の説明図である。
【図５】実施例２の層間構造の製造方法における製造過程の代表例の説明図である。
【図６】実施例２の方法における原理の説明図である。
【図７】実施例２で取り扱う配線構造の説明図である。
【符号の説明】
１　下地層
２、１２　配線
４　第１のシリコン酸化膜
５　ＭＳＱ膜
６　第２のシリコン酸化膜

Claims (3)

  1. 半導体基板上に配線を形成する工程と、
    当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、
    当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
    当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、
    当該第２のシリコン酸化膜を平坦化する工程と、
    前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
    前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、
    前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
    前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
    を順に施して多層配線を形成する場合において、
    前記半導体基板上に形成された配線を覆う第１のシリコン酸化膜の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
  2. 半導体基板上に配線を形成する工程と、
    当該配線を有する半導体基板上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
    当該層間絶縁膜上にシリコン酸化膜を形成する工程と、
    当該シリコン酸化膜を平坦化する工程と、
    前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
    前記レジストをマスクとして前記シリコン酸化膜をエッチングする工程と、
    前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
    前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
    を順に施して多層配線を形成する場合において、
    前記半導体基板上に形成された配線の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
  3. 半導体基板上に配線を形成する工程と、
    当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、
    当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
    当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、
    当該第２のシリコン酸化膜を平坦化する工程と、
    前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
    前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、
    前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
    前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
    を順に施して多層配線を形成する場合において、
    前記半導体基板上に形成された配線に連通するホールの位置にずれが生じた場合にも当該ホールが前記低比誘電率を呈する材料に接触しないように前記第１のシリコン酸化膜を当該ずれに対応した厚い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
JP2002291031A 2002-10-03 2002-10-03 多層構造半導体素子の製造方法 Pending JP2004128256A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002291031A JP2004128256A (ja) 2002-10-03 2002-10-03 多層構造半導体素子の製造方法
US10/364,341 US6812128B2 (en) 2002-10-03 2003-02-12 Method of manufacturing multilayer structured semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002291031A JP2004128256A (ja) 2002-10-03 2002-10-03 多層構造半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JP2004128256A true JP2004128256A (ja) 2004-04-22

Family

ID=32040671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002291031A Pending JP2004128256A (ja) 2002-10-03 2002-10-03 多層構造半導体素子の製造方法

Country Status (2)

Country Link
US (1) US6812128B2 (ja)
JP (1) JP2004128256A (ja)

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286674A (en) 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
US5321211A (en) 1992-04-30 1994-06-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit via structure
JPH07273190A (ja) 1994-03-29 1995-10-20 Sony Corp 半導体装置の配線構造及びその形成方法
JPH08162528A (ja) 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造
JPH097971A (ja) 1995-06-21 1997-01-10 Sanyo Electric Co Ltd 半導体装置の製造方法
US6268657B1 (en) * 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US6326318B1 (en) * 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
JP3402022B2 (ja) * 1995-11-07 2003-04-28 三菱電機株式会社 半導体装置の製造方法
US5935868A (en) * 1997-03-31 1999-08-10 Intel Corporation Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
JPH10303294A (ja) 1997-04-22 1998-11-13 Sanyo Electric Co Ltd 半導体装置の製造方法
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6350672B1 (en) 1997-07-28 2002-02-26 United Microelectronics Corp. Interconnect structure with gas dielectric compatible with unlanded vias
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
JPH11195762A (ja) 1997-12-26 1999-07-21 Nippon Steel Corp 半導体記憶装置及びその製造方法
JP3362662B2 (ja) 1998-03-11 2003-01-07 日本電気株式会社 半導体装置の製造方法
JPH11354499A (ja) 1998-04-07 1999-12-24 Oki Electric Ind Co Ltd コンタクトホール等の形成方法
JP3250518B2 (ja) 1998-04-15 2002-01-28 日本電気株式会社 半導体装置及びその製造方法
JP2000164699A (ja) 1998-11-24 2000-06-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4207285B2 (ja) 1999-02-10 2009-01-14 ソニー株式会社 半導体装置の製造方法
JP2000357734A (ja) 1999-06-14 2000-12-26 Seiko Epson Corp 半導体装置の製造方法
US6153512A (en) * 1999-10-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Process to improve adhesion of HSQ to underlying materials
JP2001118925A (ja) 1999-10-20 2001-04-27 Sony Corp 半導体装置およびその製造方法
JP3365554B2 (ja) 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
JP2001351918A (ja) 2000-06-05 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4425432B2 (ja) 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3483541B2 (ja) 2000-12-08 2004-01-06 沖電気工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20040067636A1 (en) 2004-04-08
US6812128B2 (en) 2004-11-02

Similar Documents

Publication Publication Date Title
US6627557B2 (en) Semiconductor device and method for manufacturing the same
US20050214694A1 (en) Pattern formation method
KR19990007413A (ko) 다중층 배선을 갖는 반도체 장치의 제조 방법
US20060194426A1 (en) Method for manufacturing dual damascene structure with a trench formed first
US6232237B1 (en) Method for fabricating semiconductor device
JP2003045964A (ja) 半導体装置及びその製造方法
JP2009135518A (ja) 相互接続の製造方法
JP2009111429A (ja) 相互接続を作製するための方法
US7217663B2 (en) Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
US6767825B1 (en) Etching process for forming damascene structure of the semiconductor
WO2003073498A1 (fr) Procede de production d'un dispositif semiconducteur
US6893954B2 (en) Method for patterning a semiconductor wafer
JP4108228B2 (ja) 半導体装置の製造方法
US6821896B1 (en) Method to eliminate via poison effect
TWI690003B (zh) 用於形成雙鑲嵌互連結構的方法
US20130161798A1 (en) Graded density layer for formation of interconnect structures
JP2004260001A (ja) 半導体装置の製造方法
CN102034733A (zh) 互连结构及其形成方法
US7300879B2 (en) Methods of fabricating metal wiring in semiconductor devices
US20030186536A1 (en) Via formation in integrated circuits by use of sacrificial structures
JP2004128256A (ja) 多層構造半導体素子の製造方法
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
US5854130A (en) Method of forming multilevel interconnects in semiconductor devices
JPH11186274A (ja) デュアル・ダマスク技術
JP2001148423A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040628

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040824

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20041015