JPH10303294A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10303294A JPH10303294A JP10468697A JP10468697A JPH10303294A JP H10303294 A JPH10303294 A JP H10303294A JP 10468697 A JP10468697 A JP 10468697A JP 10468697 A JP10468697 A JP 10468697A JP H10303294 A JPH10303294 A JP H10303294A
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- forming
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- insulating film
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Abstract
(57)【要約】
【課題】 配線膜上にビアコンタクト孔を形成する際
に、ミスアライメントが発生したとしても下地の膜への
コンタクト孔の突き抜けを防止する。 【解決手段】 層間絶縁膜１上に下層の配線膜２を形成
した後に、該配線膜２の側壁部にプラズマＴＥＯＳ膜か
ら成るサイドウォールスペーサ膜５を形成する。次に、
前記基板全面にフッ素添加ＴＥＯＳ膜６及びプラズマＴ
ＥＯＳ膜７から成る層間絶縁膜を形成した後に、前記配
線膜２上の層間絶縁膜を選択的にエッチングしてビアコ
ンタクト孔を形成する。そして、前記コンタクト孔内を
含む基板全面にバリアメタル膜９を介してタングステン
膜を形成した後に、該タングステン膜をエッチバックし
て前記コンタクト孔内にタングステンプラグ１０を埋設
し、該タングステンプラグ１０上に上層の配線膜を形成
するものである。
に、ミスアライメントが発生したとしても下地の膜への
コンタクト孔の突き抜けを防止する。 【解決手段】 層間絶縁膜１上に下層の配線膜２を形成
した後に、該配線膜２の側壁部にプラズマＴＥＯＳ膜か
ら成るサイドウォールスペーサ膜５を形成する。次に、
前記基板全面にフッ素添加ＴＥＯＳ膜６及びプラズマＴ
ＥＯＳ膜７から成る層間絶縁膜を形成した後に、前記配
線膜２上の層間絶縁膜を選択的にエッチングしてビアコ
ンタクト孔を形成する。そして、前記コンタクト孔内を
含む基板全面にバリアメタル膜９を介してタングステン
膜を形成した後に、該タングステン膜をエッチバックし
て前記コンタクト孔内にタングステンプラグ１０を埋設
し、該タングステンプラグ１０上に上層の配線膜を形成
するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、更に詳しく言えば、エクステンシ
ョンを持たない配線膜上にビアコンタクト孔を開口し、
該コンタクト孔内にタングステンプラグを埋設する、い
わゆるボトムボーダーレスコンタクトにおけるマスク合
わせ技術に関する。
方法に関するもので、更に詳しく言えば、エクステンシ
ョンを持たない配線膜上にビアコンタクト孔を開口し、
該コンタクト孔内にタングステンプラグを埋設する、い
わゆるボトムボーダーレスコンタクトにおけるマスク合
わせ技術に関する。
【０００２】
【従来の技術】先ず、従来の配線膜上にビアコンタクト
孔を開口し、該コンタクト孔内にタングステンプラグを
埋め込んだ前記配線膜とタングステンプラグとのコンタ
クト状態について図９を基に説明する。従来のタングス
テンプラグと配線膜とのコンタクト状態は、図９に示す
ように例えば、半導体基板上に形成した絶縁膜２１上に
アルミニウム膜から成る下層の配線膜２２が形成されて
おり、該配線膜２２を被覆するように基板全面にプラズ
マＣＶＤ法によりシリコン酸化膜（Ｐ−ＴＥＯＳ（テト
ラエキシシラン）膜またはプラズマＴＥＯＳ膜と称され
る。）から成る層間絶縁膜２３が形成されている。ま
た、前記配線膜２２上に前記層間絶縁膜２３を介してビ
アコンタクト孔２４が形成されており、該コンタクト孔
２４内にチタン膜及びチタンナイトライド膜（ＴｉＮ
膜）から成る密着膜としてのバリアメタル膜２５を介し
てタングステンプラグ２６が埋設されている。そして、
前記タングステンプラグ２６上にアルミニウム膜から成
る上層の配線膜２７が形成されている。
孔を開口し、該コンタクト孔内にタングステンプラグを
埋め込んだ前記配線膜とタングステンプラグとのコンタ
クト状態について図９を基に説明する。従来のタングス
テンプラグと配線膜とのコンタクト状態は、図９に示す
ように例えば、半導体基板上に形成した絶縁膜２１上に
アルミニウム膜から成る下層の配線膜２２が形成されて
おり、該配線膜２２を被覆するように基板全面にプラズ
マＣＶＤ法によりシリコン酸化膜（Ｐ−ＴＥＯＳ（テト
ラエキシシラン）膜またはプラズマＴＥＯＳ膜と称され
る。）から成る層間絶縁膜２３が形成されている。ま
た、前記配線膜２２上に前記層間絶縁膜２３を介してビ
アコンタクト孔２４が形成されており、該コンタクト孔
２４内にチタン膜及びチタンナイトライド膜（ＴｉＮ
膜）から成る密着膜としてのバリアメタル膜２５を介し
てタングステンプラグ２６が埋設されている。そして、
前記タングステンプラグ２６上にアルミニウム膜から成
る上層の配線膜２７が形成されている。
【０００３】このように下層の配線膜２２とコンタクト
孔２４の関係は、図９に示すように配線膜２２の四隅に
は、前述したビアコンタクト孔２４形成時のミスアライ
メントが発生した場合に下地の膜が削られ、デバイス特
性が変わることを防止するため、前記配線膜２３の四隅
に重ね合わせのためのスペースとしてのエクステンショ
ンＥを設けておき、ミスアライメントが発生したとして
も下層の配線膜２２の表面からコンタクト孔２４が外れ
ないようにしていた。
孔２４の関係は、図９に示すように配線膜２２の四隅に
は、前述したビアコンタクト孔２４形成時のミスアライ
メントが発生した場合に下地の膜が削られ、デバイス特
性が変わることを防止するため、前記配線膜２３の四隅
に重ね合わせのためのスペースとしてのエクステンショ
ンＥを設けておき、ミスアライメントが発生したとして
も下層の配線膜２２の表面からコンタクト孔２４が外れ
ないようにしていた。
【０００４】そのため、配線間のピッチを小さくするこ
とができないという問題があった。そこで、近年、半導
体装置の高集積化、微細化に伴って、配線ピッチの縮小
が必要不可欠となり、前述したようなエクステンション
を持たない配線膜上にビアコンタクト孔を開口し、該コ
ンタクト孔内にタングステンプラグを埋設するボトムボ
ーダーレスコンタクト構造の半導体製造方法が注目され
てきている。
とができないという問題があった。そこで、近年、半導
体装置の高集積化、微細化に伴って、配線ピッチの縮小
が必要不可欠となり、前述したようなエクステンション
を持たない配線膜上にビアコンタクト孔を開口し、該コ
ンタクト孔内にタングステンプラグを埋設するボトムボ
ーダーレスコンタクト構造の半導体製造方法が注目され
てきている。
【０００５】以下、例えばタングステンプラグを用いた
ボトムボーダーレスコンタクト構造について図１０及び
図１１を基に説明する。従来のボトムボーダーレスコン
タクト構造は、図１０に示すように例えば、半導体基板
上に形成した絶縁膜２１上にエクステンションを持たな
い下層の配線膜２２Ａが形成され、該配線膜２２Ａを被
覆するように基板全面にプラズマＣＶＤ法によりシリコ
ン酸化膜（プラズマＴＥＯＳ膜）から成る層間絶縁膜２
３が形成されている。そして、前記配線膜２２Ａ上に該
層間絶縁膜２３を介してビアコンタクト孔２４が形成さ
れ、該コンタクト孔２４内にチタン膜及びチタンナイト
ライド膜（ＴｉＮ膜）から成るバリアメタル膜２５を介
してタングステンプラグ２６が埋設され、更に該タング
ステンプラグ２６上に上層の配線膜が形成された構造を
している。
ボトムボーダーレスコンタクト構造について図１０及び
図１１を基に説明する。従来のボトムボーダーレスコン
タクト構造は、図１０に示すように例えば、半導体基板
上に形成した絶縁膜２１上にエクステンションを持たな
い下層の配線膜２２Ａが形成され、該配線膜２２Ａを被
覆するように基板全面にプラズマＣＶＤ法によりシリコ
ン酸化膜（プラズマＴＥＯＳ膜）から成る層間絶縁膜２
３が形成されている。そして、前記配線膜２２Ａ上に該
層間絶縁膜２３を介してビアコンタクト孔２４が形成さ
れ、該コンタクト孔２４内にチタン膜及びチタンナイト
ライド膜（ＴｉＮ膜）から成るバリアメタル膜２５を介
してタングステンプラグ２６が埋設され、更に該タング
ステンプラグ２６上に上層の配線膜が形成された構造を
している。
【０００６】また、本ボーダーレスコンタクト構造の他
の実施構造としては図１１に示すように例えば、半導体
基板３０上にＬＯＣＯＳ法(local oxidation of silico
n)により形成したＬＯＣＯＳ酸化膜３１上にポリシリコ
ン膜３２が形成され、全面を被覆するようにＢＰＳＧ膜
等の第１の層間絶縁膜３３が形成されている。また、前
記層間絶縁膜３３上にアルミニウム膜等の配線膜３４
Ａ、３４Ｂが形成され、全面にプラズマＣＶＤ法により
シリコン酸化膜（プラズマＴＥＯＳ膜）の第２の層間絶
縁膜３６が形成された後に、前記配線膜３４Ａ、３４Ｂ
上に前記層間絶縁膜３６を介してビアコンタクト孔３７
Ａ、３７Ｂが開口され、該コンタクト孔３７Ａ、３７Ｂ
内にチタン膜及びチタンナイトライド膜（ＴｉＮ膜）か
ら成るバリアメタル膜３８を介してタングステンプラグ
３９Ａ、３９Ｂを埋設している。３５は前記配線膜３４
Ａ、３４Ｂ形成時のリソ工程におけるハレーションを防
止するための反射防止膜である。
の実施構造としては図１１に示すように例えば、半導体
基板３０上にＬＯＣＯＳ法(local oxidation of silico
n)により形成したＬＯＣＯＳ酸化膜３１上にポリシリコ
ン膜３２が形成され、全面を被覆するようにＢＰＳＧ膜
等の第１の層間絶縁膜３３が形成されている。また、前
記層間絶縁膜３３上にアルミニウム膜等の配線膜３４
Ａ、３４Ｂが形成され、全面にプラズマＣＶＤ法により
シリコン酸化膜（プラズマＴＥＯＳ膜）の第２の層間絶
縁膜３６が形成された後に、前記配線膜３４Ａ、３４Ｂ
上に前記層間絶縁膜３６を介してビアコンタクト孔３７
Ａ、３７Ｂが開口され、該コンタクト孔３７Ａ、３７Ｂ
内にチタン膜及びチタンナイトライド膜（ＴｉＮ膜）か
ら成るバリアメタル膜３８を介してタングステンプラグ
３９Ａ、３９Ｂを埋設している。３５は前記配線膜３４
Ａ、３４Ｂ形成時のリソ工程におけるハレーションを防
止するための反射防止膜である。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たような配線膜３４Ａ、３４Ｂにエクステンションを持
たないボトムボーダーレス構造をとることで、自ずとミ
スアライメントによるマスク合わせずれ対策が必要であ
り、例えばミスアライメントが発生した場合には、下地
の膜が削られて絶縁不良が発生することがあった。
たような配線膜３４Ａ、３４Ｂにエクステンションを持
たないボトムボーダーレス構造をとることで、自ずとミ
スアライメントによるマスク合わせずれ対策が必要であ
り、例えばミスアライメントが発生した場合には、下地
の膜が削られて絶縁不良が発生することがあった。
【０００８】即ち、配線膜３４Ａ、３４Ｂ上に形成する
ビアコンタクト孔形成時には、前記ＬＯＣＯＳ酸化膜３
１上での段差に応じて層間絶縁膜３６の膜厚が異なり、
異なる膜厚部分に形成するコンタクト孔３７Ａ、３７Ｂ
の開口深さにも自ずと差ができるため、コンタクトエッ
チングする際に深い方のコンタクト孔３７Ｂに合わせて
エッチング時間を設定する必要があり、浅い方のコンタ
クト孔３７Ａではオーバーエッチングがかかることにな
る。
ビアコンタクト孔形成時には、前記ＬＯＣＯＳ酸化膜３
１上での段差に応じて層間絶縁膜３６の膜厚が異なり、
異なる膜厚部分に形成するコンタクト孔３７Ａ、３７Ｂ
の開口深さにも自ずと差ができるため、コンタクトエッ
チングする際に深い方のコンタクト孔３７Ｂに合わせて
エッチング時間を設定する必要があり、浅い方のコンタ
クト孔３７Ａではオーバーエッチングがかかることにな
る。
【０００９】従って、特に、図１１に示すように浅いコ
ンタクト孔３７Ａ側でリソ工程におけるミスアライメン
トが発生し下地の層間絶縁膜３３が削れると、ＬＯＣＯ
Ｓ酸化膜３１上に形成されたポリシリコン膜３２とタン
グステンプラグ３９Ａとの間でショートが発生すること
があった（図１１に示す点線円参照）。また、タングス
テンプラグ３９Ａ、３９Ｂを形成する際に、前述した下
地の膜３３まで到達するコンタクト孔３７Ａの下面の幅
寸法の比較的狭い開口部Ｈの存在により、タングステン
膜が均一に形成されないことがある。即ち、前記開口部
Ｈのような狭い領域に形成されるバリアメタル膜は、他
の領域に形成されるバリアメタル膜に比べて薄くなる等
の形成状態が悪くなり、タングステン膜のスパッタ処理
時にバリアメタル膜がその薄い部分から切れてはがれた
りすると、その部分にタングステン膜が異常堆積（いわ
ゆるボルケーノ）するという現象が発生することがあ
る。
ンタクト孔３７Ａ側でリソ工程におけるミスアライメン
トが発生し下地の層間絶縁膜３３が削れると、ＬＯＣＯ
Ｓ酸化膜３１上に形成されたポリシリコン膜３２とタン
グステンプラグ３９Ａとの間でショートが発生すること
があった（図１１に示す点線円参照）。また、タングス
テンプラグ３９Ａ、３９Ｂを形成する際に、前述した下
地の膜３３まで到達するコンタクト孔３７Ａの下面の幅
寸法の比較的狭い開口部Ｈの存在により、タングステン
膜が均一に形成されないことがある。即ち、前記開口部
Ｈのような狭い領域に形成されるバリアメタル膜は、他
の領域に形成されるバリアメタル膜に比べて薄くなる等
の形成状態が悪くなり、タングステン膜のスパッタ処理
時にバリアメタル膜がその薄い部分から切れてはがれた
りすると、その部分にタングステン膜が異常堆積（いわ
ゆるボルケーノ）するという現象が発生することがあ
る。
【００１０】従って、本発明では配線膜上にビアコンタ
クト孔を形成する際に、ミスアライメントが発生したと
しても下地の膜へのコンタクト孔の突き抜けを防止する
コンタクト孔のマスク合わせ技術を改善する半導体装置
の製造方法を提供することを目的とする。
クト孔を形成する際に、ミスアライメントが発生したと
しても下地の膜へのコンタクト孔の突き抜けを防止する
コンタクト孔のマスク合わせ技術を改善する半導体装置
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板上に形成した絶縁膜上に
下層の配線膜を形成し、該配線膜を被覆するように全面
にプラズマＣＶＤ法によりシリコン酸化膜あるいはシリ
コン窒化膜から成る絶縁膜を形成した後に、該絶縁膜を
異方性エッチングして該配線膜の側壁部にサイドウォー
ルスペーサ膜を形成する。次に、前記基板全面にプラズ
マＣＶＤ法により不純物を含有したシリコン酸化膜から
成る層間絶縁膜を形成した後に、前記配線膜上の層間絶
縁膜を選択的にエッチングしてコンタクト孔を形成す
る。そして、前記コンタクト孔内を含む基板全面にチタ
ン膜及びチタンナイトライド膜（ＴｉＮ膜）から成るバ
リアメタル膜を介してタングステン膜を形成した後に、
該タングステン膜をエッチバックして前記コンタクト孔
内にタングステンプラグを埋設し、該タングステンプラ
グ上に上層の配線膜を形成するものである。
装置の製造方法は、半導体基板上に形成した絶縁膜上に
下層の配線膜を形成し、該配線膜を被覆するように全面
にプラズマＣＶＤ法によりシリコン酸化膜あるいはシリ
コン窒化膜から成る絶縁膜を形成した後に、該絶縁膜を
異方性エッチングして該配線膜の側壁部にサイドウォー
ルスペーサ膜を形成する。次に、前記基板全面にプラズ
マＣＶＤ法により不純物を含有したシリコン酸化膜から
成る層間絶縁膜を形成した後に、前記配線膜上の層間絶
縁膜を選択的にエッチングしてコンタクト孔を形成す
る。そして、前記コンタクト孔内を含む基板全面にチタ
ン膜及びチタンナイトライド膜（ＴｉＮ膜）から成るバ
リアメタル膜を介してタングステン膜を形成した後に、
該タングステン膜をエッチバックして前記コンタクト孔
内にタングステンプラグを埋設し、該タングステンプラ
グ上に上層の配線膜を形成するものである。
【００１２】また、比較的吸湿性の高い、前記不純物を
含有したシリコン酸化膜上に耐湿性の高い、不純物を含
有しないシリコン酸化膜を積層して成るものである。更
に、半導体基板上に形成した絶縁膜上に下層の配線膜を
形成し、該配線膜を被覆するように全面にプラズマＣＶ
Ｄ法によりシリコン酸化膜あるいはシリコン窒化膜から
成る絶縁膜を形成した後に、該絶縁膜を異方性エッチン
グして該配線膜の側壁部にサイドウォールスペーサ膜を
形成する。次に、前記基板全面に無機ＳＯＧ膜から成る
層間絶縁膜を形成した後に、前記配線膜上の層間絶縁膜
を選択的にエッチングしてコンタクト孔を形成する。そ
して、前記コンタクト孔内を含む基板全面にチタン膜及
びチタンナイトライド膜（ＴｉＮ膜）から成るバリアメ
タル膜を介してタングステン膜を形成した後に、該タン
グステン膜をエッチバックして前記コンタクト孔内にタ
ングステンプラグを埋設し、該タングステンプラグ上に
上層の配線膜を形成するものである。
含有したシリコン酸化膜上に耐湿性の高い、不純物を含
有しないシリコン酸化膜を積層して成るものである。更
に、半導体基板上に形成した絶縁膜上に下層の配線膜を
形成し、該配線膜を被覆するように全面にプラズマＣＶ
Ｄ法によりシリコン酸化膜あるいはシリコン窒化膜から
成る絶縁膜を形成した後に、該絶縁膜を異方性エッチン
グして該配線膜の側壁部にサイドウォールスペーサ膜を
形成する。次に、前記基板全面に無機ＳＯＧ膜から成る
層間絶縁膜を形成した後に、前記配線膜上の層間絶縁膜
を選択的にエッチングしてコンタクト孔を形成する。そ
して、前記コンタクト孔内を含む基板全面にチタン膜及
びチタンナイトライド膜（ＴｉＮ膜）から成るバリアメ
タル膜を介してタングステン膜を形成した後に、該タン
グステン膜をエッチバックして前記コンタクト孔内にタ
ングステンプラグを埋設し、該タングステンプラグ上に
上層の配線膜を形成するものである。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施の形態について図１乃至図５を基に説明す
る。先ず、図１に示すように図示しない半導体基板上の
例えば、ＢＰＳＧ膜から成る層間絶縁膜１上におよそ５
０００Åの膜厚のアルミニウム膜等の配線膜２が形成さ
れ、該配線膜２上には配線膜２形成時のリソ工程におけ
るハレーションを防止するためのチタンナイトライド膜
（ＴｉＮ膜）等の反射防止膜３が形成されている。そし
て、前記配線膜２を被覆するように全面にプラズマＣＶ
Ｄ法によりおよそ２０００Å乃至３０００Åの膜厚のシ
リコン酸化膜であるプラズマＴＥＯＳ（テトラエキシシ
ラン）膜４を形成する。当該プラズマＴＥＯＳ膜４は、
周知のＴＥＯＳ／Ｏ2 等の原料ガスを用いたプラズマＣ
ＶＤ装置にて形成される。尚、プラズマＴＥＯＳ膜４の
代わりに、例えばシリコン窒化膜（ＳｉＮ）をプラズマ
ＣＶＤ法により形成しても良く、この場合にはＳｉＨ4
／ＮＨ3 ／Ｎ2 Ｏを原料ガスとして形成される。
方法の一実施の形態について図１乃至図５を基に説明す
る。先ず、図１に示すように図示しない半導体基板上の
例えば、ＢＰＳＧ膜から成る層間絶縁膜１上におよそ５
０００Åの膜厚のアルミニウム膜等の配線膜２が形成さ
れ、該配線膜２上には配線膜２形成時のリソ工程におけ
るハレーションを防止するためのチタンナイトライド膜
（ＴｉＮ膜）等の反射防止膜３が形成されている。そし
て、前記配線膜２を被覆するように全面にプラズマＣＶ
Ｄ法によりおよそ２０００Å乃至３０００Åの膜厚のシ
リコン酸化膜であるプラズマＴＥＯＳ（テトラエキシシ
ラン）膜４を形成する。当該プラズマＴＥＯＳ膜４は、
周知のＴＥＯＳ／Ｏ2 等の原料ガスを用いたプラズマＣ
ＶＤ装置にて形成される。尚、プラズマＴＥＯＳ膜４の
代わりに、例えばシリコン窒化膜（ＳｉＮ）をプラズマ
ＣＶＤ法により形成しても良く、この場合にはＳｉＨ4
／ＮＨ3 ／Ｎ2 Ｏを原料ガスとして形成される。
【００１４】次に、図２に示すように前記プラズマＴＥ
ＯＳ膜４を異方性エッチングして前記配線膜２の側壁部
にのみプラズマＴＥＯＳ膜４を残膜させてサイドウォー
ルスペーサ膜５を形成する。続いて、図３に示すように
全面にプラズマＣＶＤ法によりおよそ５０００Å乃至１
００００Åの膜厚の不純物を含有するシリコン酸化膜で
ある、例えばフッ素（Ｆ）添加ＴＥＯＳ膜６（Ｆ−ＴＥ
ＯＳ膜あるいはＳｉＯＦ膜と称される。）を形成する。
当該フッ素添加プラズマＴＥＯＳ膜６は、周知のＴＥＯ
Ｓ／Ｏ2 ／Ｃ2Ｆ6等の原料ガスを用いたプラズマＣＶＤ
装置にて形成される。そして、当該フッ素添加ＴＥＯＳ
膜６上に該フッ素添加ＴＥＯＳ膜６と比べて耐湿性の高
い、不純物を含有しないおよそ５００Å乃至３０００Å
の膜厚のプラズマＴＥＯＳ膜７を更に積層することで、
フッ素添加ＴＥＯＳ膜６の吸湿し易いという特質を当該
ＴＥＯＳ膜７により防御する。
ＯＳ膜４を異方性エッチングして前記配線膜２の側壁部
にのみプラズマＴＥＯＳ膜４を残膜させてサイドウォー
ルスペーサ膜５を形成する。続いて、図３に示すように
全面にプラズマＣＶＤ法によりおよそ５０００Å乃至１
００００Åの膜厚の不純物を含有するシリコン酸化膜で
ある、例えばフッ素（Ｆ）添加ＴＥＯＳ膜６（Ｆ−ＴＥ
ＯＳ膜あるいはＳｉＯＦ膜と称される。）を形成する。
当該フッ素添加プラズマＴＥＯＳ膜６は、周知のＴＥＯ
Ｓ／Ｏ2 ／Ｃ2Ｆ6等の原料ガスを用いたプラズマＣＶＤ
装置にて形成される。そして、当該フッ素添加ＴＥＯＳ
膜６上に該フッ素添加ＴＥＯＳ膜６と比べて耐湿性の高
い、不純物を含有しないおよそ５００Å乃至３０００Å
の膜厚のプラズマＴＥＯＳ膜７を更に積層することで、
フッ素添加ＴＥＯＳ膜６の吸湿し易いという特質を当該
ＴＥＯＳ膜７により防御する。
【００１５】次に、リソ工程でレジスト膜を加工後に前
記配線膜２上にビアコンタクト孔を形成する際に、例え
ばＣＨＦ3 、ＣＦ4 等のエッチングガスを用いたドライ
エッチング法により、前記フッ素添加ＴＥＯＳ膜６／Ｔ
ＥＯＳ膜４のエッチングレート比が１．３乃至１．８程
度となる条件でエッチングを行うことで、フッ素添加Ｔ
ＥＯＳ膜６に対してプラズマＴＥＯＳ膜４のエッチング
レートが低いため、ミスアライメントが発生した場合に
前記サイドウォールスペーサ膜５がエッチングストッパ
となり、図４に示すようにビアコンタクト孔８による突
き抜けが防止される。
記配線膜２上にビアコンタクト孔を形成する際に、例え
ばＣＨＦ3 、ＣＦ4 等のエッチングガスを用いたドライ
エッチング法により、前記フッ素添加ＴＥＯＳ膜６／Ｔ
ＥＯＳ膜４のエッチングレート比が１．３乃至１．８程
度となる条件でエッチングを行うことで、フッ素添加Ｔ
ＥＯＳ膜６に対してプラズマＴＥＯＳ膜４のエッチング
レートが低いため、ミスアライメントが発生した場合に
前記サイドウォールスペーサ膜５がエッチングストッパ
となり、図４に示すようにビアコンタクト孔８による突
き抜けが防止される。
【００１６】続いて、ビアコンタクト孔８を含む全面に
チタン膜及びチタンナイトライド膜（ＴｉＮ膜）から成
る密着膜から成るバリアメタル膜９を介してタングステ
ン膜を形成した後に、エッチバックして当該タングステ
ン膜を前記コンタクト孔８内に埋設して、図５に示すよ
うにタングステンプラグ１０を形成する。そして、前記
タングステンプラグ１０上にアルミニウム等の上層の配
線膜を形成する。
チタン膜及びチタンナイトライド膜（ＴｉＮ膜）から成
る密着膜から成るバリアメタル膜９を介してタングステ
ン膜を形成した後に、エッチバックして当該タングステ
ン膜を前記コンタクト孔８内に埋設して、図５に示すよ
うにタングステンプラグ１０を形成する。そして、前記
タングステンプラグ１０上にアルミニウム等の上層の配
線膜を形成する。
【００１７】以上説明したように本発明では、配線膜２
の側壁部にプラズマＴＥＯＳ膜から成るサイドウォール
スペーサ膜５を形成することで、当該サイドウォールス
ペーサ膜５と配線膜２を被覆するフッ素添加ＴＥＯＳ膜
６から成る層間絶縁膜とのエッチングレート差を利用し
て、該サイドウォールスペーサ膜５上で確実にビアコン
タクト孔８形成時のエッチングを停止させることができ
る。
の側壁部にプラズマＴＥＯＳ膜から成るサイドウォール
スペーサ膜５を形成することで、当該サイドウォールス
ペーサ膜５と配線膜２を被覆するフッ素添加ＴＥＯＳ膜
６から成る層間絶縁膜とのエッチングレート差を利用し
て、該サイドウォールスペーサ膜５上で確実にビアコン
タクト孔８形成時のエッチングを停止させることができ
る。
【００１８】本発明は、特に従来技術の項目で説明した
ような段差のある膜上に形成した配線膜上にビアコンタ
クトを形成するものに適用すると、更に効果が顕著であ
る。即ち、図６に示すように例えば、半導体基板１１上
にＬＯＣＯＳ法(local oxidation of silicon)により形
成したＬＯＣＯＳ酸化膜１２上にポリシリコン膜１３が
形成され、全面を被覆するようにＢＰＳＧ膜から成る層
間絶縁膜１４が形成されている。また、前記層間絶縁膜
１４上にアルミニウム膜等の配線膜１５Ａ、１５Ｂが形
成されているような、段差のある膜上にそれぞれ配線膜
１５Ａ、１５Ｂが形成されている場合である。尚、１６
は配線膜１５Ａ、１５Ｂ形成時のリソ工程におけるハレ
ーションを防止するためのチタンナイトライド膜（Ｔｉ
Ｎ膜）から成る反射防止膜である。
ような段差のある膜上に形成した配線膜上にビアコンタ
クトを形成するものに適用すると、更に効果が顕著であ
る。即ち、図６に示すように例えば、半導体基板１１上
にＬＯＣＯＳ法(local oxidation of silicon)により形
成したＬＯＣＯＳ酸化膜１２上にポリシリコン膜１３が
形成され、全面を被覆するようにＢＰＳＧ膜から成る層
間絶縁膜１４が形成されている。また、前記層間絶縁膜
１４上にアルミニウム膜等の配線膜１５Ａ、１５Ｂが形
成されているような、段差のある膜上にそれぞれ配線膜
１５Ａ、１５Ｂが形成されている場合である。尚、１６
は配線膜１５Ａ、１５Ｂ形成時のリソ工程におけるハレ
ーションを防止するためのチタンナイトライド膜（Ｔｉ
Ｎ膜）から成る反射防止膜である。
【００１９】このような状態の配線膜１５Ａ、１５Ｂ上
に前述したボトムボーダーレスコンタクト技術によりビ
アコンタクト孔を形成する。この場合、先ず、前述した
ようにそれらの配線膜１５Ａ、１５Ｂを被覆するように
基板全面にプラズマＣＶＤ法によりおよそ２０００Å乃
至３０００Åの膜厚のシリコン酸化膜であるプラズマＴ
ＥＯＳ膜を形成した後に、該プラズマＴＥＯＳ膜を異方
性エッチングして前記配線膜１５Ａ、１５Ｂの側壁部に
のみＴＥＯＳ膜を残膜させてサイドウォールスペーサ膜
１７を形成する。尚、前記プラズマＴＥＯＳ膜に代え
て、例えばシリコン窒化膜をプラズマＣＶＤ法により形
成して、該シリコン窒化膜から成るサイドウォールスペ
ーサ膜を形成しても良い。
に前述したボトムボーダーレスコンタクト技術によりビ
アコンタクト孔を形成する。この場合、先ず、前述した
ようにそれらの配線膜１５Ａ、１５Ｂを被覆するように
基板全面にプラズマＣＶＤ法によりおよそ２０００Å乃
至３０００Åの膜厚のシリコン酸化膜であるプラズマＴ
ＥＯＳ膜を形成した後に、該プラズマＴＥＯＳ膜を異方
性エッチングして前記配線膜１５Ａ、１５Ｂの側壁部に
のみＴＥＯＳ膜を残膜させてサイドウォールスペーサ膜
１７を形成する。尚、前記プラズマＴＥＯＳ膜に代え
て、例えばシリコン窒化膜をプラズマＣＶＤ法により形
成して、該シリコン窒化膜から成るサイドウォールスペ
ーサ膜を形成しても良い。
【００２０】続いて、全面におよそ５０００Å乃至１０
０００Åの膜厚の不純物を含有するシリコン酸化膜とし
て、例えばフッ素添加ＴＥＯＳ膜及び該フッ素添加ＴＥ
ＯＳ膜上に不純物を含有しないプラズマＴＥＯＳ膜を積
層して成る層間絶縁膜１８をプラズマＣＶＤ法にて形成
する。次に、リソ工程でレジスト膜を加工後に前記配線
膜上にビアコンタクト孔１９Ａ、１９Ｂを形成する際
に、前記層間絶縁膜１８（フッ素添加ＴＥＯＳ膜）／サ
イドウォールスペーサ膜１７（ＴＥＯＳ膜）のエッチン
グレート差を利用することで、従来技術の項目で説明し
た開口深さの異なるコンタクト孔１９Ａ、１９Ｂを形成
するため、浅いコンタクト孔１９Ａ側にオーバーエッチ
ングをかける場合に、ミスアライメントが発生したとし
ても前記サイドウォールスペーサ膜１７がエッチングス
トッパとなり、図６に示すように下地の膜１３へのビア
コンタクト孔１９Ａによる突き抜けが防止される。
０００Åの膜厚の不純物を含有するシリコン酸化膜とし
て、例えばフッ素添加ＴＥＯＳ膜及び該フッ素添加ＴＥ
ＯＳ膜上に不純物を含有しないプラズマＴＥＯＳ膜を積
層して成る層間絶縁膜１８をプラズマＣＶＤ法にて形成
する。次に、リソ工程でレジスト膜を加工後に前記配線
膜上にビアコンタクト孔１９Ａ、１９Ｂを形成する際
に、前記層間絶縁膜１８（フッ素添加ＴＥＯＳ膜）／サ
イドウォールスペーサ膜１７（ＴＥＯＳ膜）のエッチン
グレート差を利用することで、従来技術の項目で説明し
た開口深さの異なるコンタクト孔１９Ａ、１９Ｂを形成
するため、浅いコンタクト孔１９Ａ側にオーバーエッチ
ングをかける場合に、ミスアライメントが発生したとし
ても前記サイドウォールスペーサ膜１７がエッチングス
トッパとなり、図６に示すように下地の膜１３へのビア
コンタクト孔１９Ａによる突き抜けが防止される。
【００２１】続いて、前記ビアコンタクト孔１９Ａ、１
９Ｂを含む全面にチタン膜及びチタンナイトライド膜
（ＴｉＮ膜）から成る密着膜としてのバリアメタル膜２
０を介してタングステン膜を形成した後に、エッチバッ
クして当該タングステン膜を前記コンタクト孔１９Ａ、
１９Ｂ内に埋設して、タングステンプラグ２１Ａ、２１
Ｂを形成した後に、該タングステンプラグ２１Ａ、２１
Ｂ上にアルミニウム等の上層の配線膜を形成する。
９Ｂを含む全面にチタン膜及びチタンナイトライド膜
（ＴｉＮ膜）から成る密着膜としてのバリアメタル膜２
０を介してタングステン膜を形成した後に、エッチバッ
クして当該タングステン膜を前記コンタクト孔１９Ａ、
１９Ｂ内に埋設して、タングステンプラグ２１Ａ、２１
Ｂを形成した後に、該タングステンプラグ２１Ａ、２１
Ｂ上にアルミニウム等の上層の配線膜を形成する。
【００２２】このように段差のある下地の膜上に形成し
たエクステンションを持たない配線膜１５Ａ、１５Ｂ上
にビアコンタクト孔を形成するボトムボーダーレスコン
タクト構造において、前記ＬＯＣＯＳ酸化膜１２上での
段差に応じてコンタクトエッチングする際にオーバーエ
ッチングをかける場合でも、リソ工程でミスアライメン
トが発生したとしても、下地の膜１３が削られてＬＯＣ
ＯＳ酸化膜１２上に形成したポリシリコン膜１３とタン
グステンプラグ２１Ａとがショートする等の絶縁不良が
発生するという問題を抑止できる。
たエクステンションを持たない配線膜１５Ａ、１５Ｂ上
にビアコンタクト孔を形成するボトムボーダーレスコン
タクト構造において、前記ＬＯＣＯＳ酸化膜１２上での
段差に応じてコンタクトエッチングする際にオーバーエ
ッチングをかける場合でも、リソ工程でミスアライメン
トが発生したとしても、下地の膜１３が削られてＬＯＣ
ＯＳ酸化膜１２上に形成したポリシリコン膜１３とタン
グステンプラグ２１Ａとがショートする等の絶縁不良が
発生するという問題を抑止できる。
【００２３】また、前述したように下地の膜１３が削ら
れることがなくなるため、従来のような狭い開口部の存
在によりタングステン膜を形成するための密着膜として
働くバリアメタル膜の形成状態が悪化し、該バリアメタ
ル膜が途中から切れてはがれることで発生する、タング
ステン膜の異常堆積（ボルケーノ）の発生を抑止でき
る。
れることがなくなるため、従来のような狭い開口部の存
在によりタングステン膜を形成するための密着膜として
働くバリアメタル膜の形成状態が悪化し、該バリアメタ
ル膜が途中から切れてはがれることで発生する、タング
ステン膜の異常堆積（ボルケーノ）の発生を抑止でき
る。
【００２４】更に、本発明では図７に示すように配線膜
２Ａ、２Ｂの側壁部にサイドウォールスペーサ膜５を形
成したことにより、このサイドウォールスペーサ膜５を
利用して、配線膜２Ａ、２Ｂに順テーパがかかるので層
間絶縁膜の埋め込み特性が向上でき、例えば従来、図８
に示すようにボイドＶが発生していたような膜形成条件
においても膜形成状態が良好になるため、ボイドＶの発
生が抑止できる。更に言えば、本発明のようにサイドウ
ォールスペーサ膜を形成することで、多層配線構造プロ
セスにおける段差低減技術として公知なＳＯＧ膜（スピ
ンオングラス）を形成し、該ＳＯＧ膜をエッチバックし
て段差を低減する技術を用いることなく、多層配線プロ
セスが構築可能となる。
２Ａ、２Ｂの側壁部にサイドウォールスペーサ膜５を形
成したことにより、このサイドウォールスペーサ膜５を
利用して、配線膜２Ａ、２Ｂに順テーパがかかるので層
間絶縁膜の埋め込み特性が向上でき、例えば従来、図８
に示すようにボイドＶが発生していたような膜形成条件
においても膜形成状態が良好になるため、ボイドＶの発
生が抑止できる。更に言えば、本発明のようにサイドウ
ォールスペーサ膜を形成することで、多層配線構造プロ
セスにおける段差低減技術として公知なＳＯＧ膜（スピ
ンオングラス）を形成し、該ＳＯＧ膜をエッチバックし
て段差を低減する技術を用いることなく、多層配線プロ
セスが構築可能となる。
【００２５】また、本発明では前述したように配線膜
２、２Ａ、２Ｂ、１５Ａ、１５Ｂの側壁部に不純物を含
有しないプラズマＴＥＯＳ膜から成るサイドウォールス
ペーサ膜を形成しているため、配線膜を被覆する比較的
吸湿性の高いフッ素添加ＴＥＯＳ膜から当該配線膜を防
御することができ、装置の信頼性が向上する。更に、層
間絶縁膜として従来使用していた誘電率がおよそ４．１
乃至４．５の前記プラズマＴＥＯＳ膜に代えて誘電率が
およそ３．１乃至３．５のフッ素添加ＴＥＯＳ膜を適用
することで、誘電率の低減が図れ、配線膜間の浮遊容量
の低減が図れ、動作スピードの向上が図れる。尚、層間
絶縁膜を構成するフッ素添加ＴＥＯＳ膜に代えて、誘電
率が３．４程度の無機ＳＯＧ膜を用いることも可能であ
り、この場合にも当該無機ＳＯＧ膜／プラズマＴＥＯＳ
膜のエッチングレート比が１．３乃至１．５程度となる
条件でエッチングを行うことができ、前述した一実施の
形態と同様に無機ＳＯＧ膜に対してプラズマＴＥＯＳ膜
のエッチングレートが低くなり、ミスアライメントが発
生した場合に前記サイドウォールスペーサ膜５がエッチ
ングストッパとなり、下地の膜へのビアコンタクト孔の
突き抜けが防止できる。
２、２Ａ、２Ｂ、１５Ａ、１５Ｂの側壁部に不純物を含
有しないプラズマＴＥＯＳ膜から成るサイドウォールス
ペーサ膜を形成しているため、配線膜を被覆する比較的
吸湿性の高いフッ素添加ＴＥＯＳ膜から当該配線膜を防
御することができ、装置の信頼性が向上する。更に、層
間絶縁膜として従来使用していた誘電率がおよそ４．１
乃至４．５の前記プラズマＴＥＯＳ膜に代えて誘電率が
およそ３．１乃至３．５のフッ素添加ＴＥＯＳ膜を適用
することで、誘電率の低減が図れ、配線膜間の浮遊容量
の低減が図れ、動作スピードの向上が図れる。尚、層間
絶縁膜を構成するフッ素添加ＴＥＯＳ膜に代えて、誘電
率が３．４程度の無機ＳＯＧ膜を用いることも可能であ
り、この場合にも当該無機ＳＯＧ膜／プラズマＴＥＯＳ
膜のエッチングレート比が１．３乃至１．５程度となる
条件でエッチングを行うことができ、前述した一実施の
形態と同様に無機ＳＯＧ膜に対してプラズマＴＥＯＳ膜
のエッチングレートが低くなり、ミスアライメントが発
生した場合に前記サイドウォールスペーサ膜５がエッチ
ングストッパとなり、下地の膜へのビアコンタクト孔の
突き抜けが防止できる。
【００２６】また、サイドウォールスペーサ膜の材質と
してプラズマＣＶＤ法によるシリコン窒化膜を適用した
場合には、層間絶縁膜として不純物の含有しないプラズ
マＴＥＯＳ膜を使用しても良い。この場合、誘電率がお
よそ６．０乃至７．０のシリコン窒化膜を使用すること
で、配線膜間の浮遊容量が増大するという問題がある
が、層間絶縁膜として前述したように比較的耐湿性の高
い、不純物を含有しないＴＥＯＳ膜を使用しているの
で、前述した実施の形態のように耐湿性を向上させるた
めにフッ素添加ＴＥＯＳ膜上に更にＴＥＯＳ膜を形成す
る必要がなく、製造工程の簡略化が図れる。
してプラズマＣＶＤ法によるシリコン窒化膜を適用した
場合には、層間絶縁膜として不純物の含有しないプラズ
マＴＥＯＳ膜を使用しても良い。この場合、誘電率がお
よそ６．０乃至７．０のシリコン窒化膜を使用すること
で、配線膜間の浮遊容量が増大するという問題がある
が、層間絶縁膜として前述したように比較的耐湿性の高
い、不純物を含有しないＴＥＯＳ膜を使用しているの
で、前述した実施の形態のように耐湿性を向上させるた
めにフッ素添加ＴＥＯＳ膜上に更にＴＥＯＳ膜を形成す
る必要がなく、製造工程の簡略化が図れる。
【００２７】
【発明の効果】以上、本発明によれば配線膜にエクステ
ンションを持たないボトムボーダーレスコンタクト構造
に対しても、配線膜上にビアコンタクト孔を形成する場
合に、配線膜の側壁にサイドウォールスペーサ膜を形成
することで、コンタクト孔がミスアライメントによって
配線膜から一部分が外れたとしても、下地の膜がエッチ
ングされるのを防止でき、ボーダーレスコンタクト構造
の信頼性が向上する。
ンションを持たないボトムボーダーレスコンタクト構造
に対しても、配線膜上にビアコンタクト孔を形成する場
合に、配線膜の側壁にサイドウォールスペーサ膜を形成
することで、コンタクト孔がミスアライメントによって
配線膜から一部分が外れたとしても、下地の膜がエッチ
ングされるのを防止でき、ボーダーレスコンタクト構造
の信頼性が向上する。
【００２８】特に、本発明は、ＬＯＣＯＳ酸化膜上での
段差に応じて下地の膜上に形成した配線膜上に開口深さ
の異なるビアコンタクト孔を形成するため、浅いコンタ
クト孔側にオーバーエッチングをかける際に、リソ工程
でミスアライメントが発生したとしても、下地の膜が削
られてＬＯＣＯＳ酸化膜上のポリシリコン膜と配線膜と
の間で絶縁不良が発生することを防止できる。
段差に応じて下地の膜上に形成した配線膜上に開口深さ
の異なるビアコンタクト孔を形成するため、浅いコンタ
クト孔側にオーバーエッチングをかける際に、リソ工程
でミスアライメントが発生したとしても、下地の膜が削
られてＬＯＣＯＳ酸化膜上のポリシリコン膜と配線膜と
の間で絶縁不良が発生することを防止できる。
【００２９】また、下地の膜が削られることがなくなる
ため、従来のような狭い開口部の存在によりタングステ
ン膜を形成するための密着膜として働くバリアメタル膜
の膜形成状態が悪化し、該バリアメタル膜が途中から切
れてはがれることで発生する、タングステン膜の異常堆
積（ボルケーノ）の発生を抑止でき、タングステン膜を
均一にスパッタ形成することができる。
ため、従来のような狭い開口部の存在によりタングステ
ン膜を形成するための密着膜として働くバリアメタル膜
の膜形成状態が悪化し、該バリアメタル膜が途中から切
れてはがれることで発生する、タングステン膜の異常堆
積（ボルケーノ）の発生を抑止でき、タングステン膜を
均一にスパッタ形成することができる。
【００３０】更に、本発明では配線膜の側壁部にサイド
ウォールスペーサ膜を形成することで、前記配線膜に順
テーパがかかるので層間絶縁膜での埋め込み特性が向上
し、従って、膜の形成状態が良好となるため、ボイドの
発生が抑制できる。更に言えば、多層構造プロセスにお
ける段差低減技術として公知なＳＯＧ膜を形成し、該Ｓ
ＯＧ膜をエッチバックして段差を低減する技術を用いる
ことなく、従来より平坦な多層プロセスが構築可能とな
る。
ウォールスペーサ膜を形成することで、前記配線膜に順
テーパがかかるので層間絶縁膜での埋め込み特性が向上
し、従って、膜の形成状態が良好となるため、ボイドの
発生が抑制できる。更に言えば、多層構造プロセスにお
ける段差低減技術として公知なＳＯＧ膜を形成し、該Ｓ
ＯＧ膜をエッチバックして段差を低減する技術を用いる
ことなく、従来より平坦な多層プロセスが構築可能とな
る。
【００３１】また、配線膜の側壁部にプラズマＴＥＯＳ
膜から成るサイドウォールスペーサ膜を形成しているた
め、配線膜を被覆する吸湿性の高いフッ素添加ＴＥＯＳ
膜から当該配線膜をカバーすることができ、半導体装置
の信頼性が向上する。更に、フッ素添加ＴＥＯＳ膜から
成る層間絶縁膜の上に比較的耐湿性の高いプラズマＴＥ
ＯＳ膜を積層形成することで、更に耐湿性が向上し、装
置の信頼性が向上する。
膜から成るサイドウォールスペーサ膜を形成しているた
め、配線膜を被覆する吸湿性の高いフッ素添加ＴＥＯＳ
膜から当該配線膜をカバーすることができ、半導体装置
の信頼性が向上する。更に、フッ素添加ＴＥＯＳ膜から
成る層間絶縁膜の上に比較的耐湿性の高いプラズマＴＥ
ＯＳ膜を積層形成することで、更に耐湿性が向上し、装
置の信頼性が向上する。
【００３２】また、層間絶縁膜として従来使用していた
プラズマＴＥＯＳ膜に代えてフッ素添加ＴＥＯＳ膜を適
用することで、誘電率の低減が図れ、配線膜間の浮遊容
量の低減が図れ、動作スピードの向上が図れる。
プラズマＴＥＯＳ膜に代えてフッ素添加ＴＥＯＳ膜を適
用することで、誘電率の低減が図れ、配線膜間の浮遊容
量の低減が図れ、動作スピードの向上が図れる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施の形態の半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施の形態の半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の他の実施の形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図７】本発明の半導体装置の製造方法による層間絶縁
膜の形成状態を説明するための図である。
膜の形成状態を説明するための図である。
【図８】本発明の半導体装置の製造方法による層間絶縁
膜の形成状態を説明するための図である。
膜の形成状態を説明するための図である。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
Claims (4)
- 【請求項１】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記半導体基板上に形成した絶縁膜上に下層の配線膜を
形成する工程と、 前記配線膜を被覆するように全面にプラズマＣＶＤ法に
よりシリコン酸化膜あるいはシリコン窒化膜から成る絶
縁膜を形成した後に該絶縁膜を異方性エッチングして該
配線膜の側壁部にサイドウォールスペーサ膜を形成する
工程と、 前記基板全面にプラズマＣＶＤ法により不純物を含有し
たシリコン酸化膜から成る層間絶縁膜を形成する工程
と、 前記配線膜上の層間絶縁膜を選択的にエッチングしてコ
ンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面にタングステン膜を
形成した後に該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設する工程
と、 前記タングステンプラグ上に上層の配線膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記半導体基板上に形成した絶縁膜上に下層の配線膜を
形成する工程と、 前記配線膜を被覆するように全面にプラズマＣＶＤ法に
よりシリコン酸化膜あるいはシリコン窒化膜から成る絶
縁膜を形成した後に該酸化膜を異方性エッチングして該
配線膜の側壁部にサイドウォールスペーサ膜を形成する
工程と、 前記基板全面にプラズマＣＶＤ法により不純物を含有し
たシリコン酸化膜を形成した後に該不純物を含有したシ
リコン酸化膜上にプラズマＣＶＤ法により吸湿防止用の
シリコン酸化膜を積層して成る層間絶縁膜を形成する工
程と、 前記配線膜上の層間絶縁膜を選択的にエッチングしてコ
ンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面にタングステン膜を
形成した後に該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設する工程
と、 前記タングステンプラグ上に上層の配線膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記不純物を含有したシリコン酸化膜に
含まれる不純物は、フッ素系であることを特徴とする請
求項１あるいは請求項２に記載の半導体装置の製造方
法。 - 【請求項４】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記半導体基板上に形成した絶縁膜上に下層の配線膜を
形成する工程と、 前記配線膜を被覆するように全面にプラズマＣＶＤ法に
よりシリコン酸化膜あるいはシリコン窒化膜から成る絶
縁膜を形成した後に該絶縁膜を異方性エッチングして該
配線膜の側壁部にサイドウォールスペーサ膜を形成する
工程と、 前記基板全面に無機ＳＯＧ膜から成る層間絶縁膜を形成
する工程と、 前記配線膜上の層間絶縁膜を選択的にエッチングしてコ
ンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面にタングステン膜を
形成した後に該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設する工程
と、 前記タングステンプラグ上に上層の配線膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10468697A JPH10303294A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10468697A JPH10303294A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303294A true JPH10303294A (ja) | 1998-11-13 |
Family
ID=14387361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10468697A Pending JPH10303294A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303294A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372649B1 (en) | 1999-06-24 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method for forming multi-level metal interconnection |
| US6812128B2 (en) | 2002-10-03 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Method of manufacturing multilayer structured semiconductor device |
| JP2005191077A (ja) * | 2003-12-24 | 2005-07-14 | Sony Corp | 電界効果型トランジスタ及びその製造方法 |
-
1997
- 1997-04-22 JP JP10468697A patent/JPH10303294A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372649B1 (en) | 1999-06-24 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method for forming multi-level metal interconnection |
| US6812128B2 (en) | 2002-10-03 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Method of manufacturing multilayer structured semiconductor device |
| JP2005191077A (ja) * | 2003-12-24 | 2005-07-14 | Sony Corp | 電界効果型トランジスタ及びその製造方法 |
| JP4710224B2 (ja) * | 2003-12-24 | 2011-06-29 | ソニー株式会社 | 電界効果型トランジスタ及びその製造方法 |
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