JPH118299A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH118299A JPH118299A JP26216597A JP26216597A JPH118299A JP H118299 A JPH118299 A JP H118299A JP 26216597 A JP26216597 A JP 26216597A JP 26216597 A JP26216597 A JP 26216597A JP H118299 A JPH118299 A JP H118299A
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact hole
- forming
- wiring
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 配線膜上にビアコンタクト孔を形成する際
に、ミスアライメントが発生したとしても下地の膜への
コンタクト孔の突き抜けを防止する。 【解決手段】 層間絶縁膜１上に下層の配線膜２を形成
した後に、該配線膜２の側壁部にシリコン窒化膜から成
るサイドウォールスペーサ膜５を形成する。次に、前記
基板全面にプラズマＴＥＯＳ膜６を形成した後に、前記
配線膜２上のプラズマＴＥＯＳ膜６を選択的にエッチン
グしてビアコンタクト孔７を形成する。そして、前記コ
ンタクト孔７内を含む基板全面にバリアメタル膜８を介
してタングステン膜を形成した後に、該タングステン膜
をエッチバックして前記コンタクト孔７内にタングステ
ンプラグ９を埋設し、該タングステンプラグ９上に上層
の配線膜を形成するものである。
に、ミスアライメントが発生したとしても下地の膜への
コンタクト孔の突き抜けを防止する。 【解決手段】 層間絶縁膜１上に下層の配線膜２を形成
した後に、該配線膜２の側壁部にシリコン窒化膜から成
るサイドウォールスペーサ膜５を形成する。次に、前記
基板全面にプラズマＴＥＯＳ膜６を形成した後に、前記
配線膜２上のプラズマＴＥＯＳ膜６を選択的にエッチン
グしてビアコンタクト孔７を形成する。そして、前記コ
ンタクト孔７内を含む基板全面にバリアメタル膜８を介
してタングステン膜を形成した後に、該タングステン膜
をエッチバックして前記コンタクト孔７内にタングステ
ンプラグ９を埋設し、該タングステンプラグ９上に上層
の配線膜を形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、更に詳しく言えば、エクステンシ
ョンを持たない配線膜上にビアコンタクト孔を開口し、
該コンタクト孔内にタングステンプラグを埋設する、い
わゆるボトムボーダーレスコンタクトにおけるマスク合
わせ技術に関する。
方法に関するもので、更に詳しく言えば、エクステンシ
ョンを持たない配線膜上にビアコンタクト孔を開口し、
該コンタクト孔内にタングステンプラグを埋設する、い
わゆるボトムボーダーレスコンタクトにおけるマスク合
わせ技術に関する。
【０００２】
【従来の技術】先ず、従来の配線膜上にビアコンタクト
孔を開口し、該コンタクト孔内にタングステンプラグを
埋め込んだ前記配線膜とタングステンプラグとのコンタ
クト状態について図１１を基に説明する。従来のタング
ステンプラグと配線膜とのコンタクト状態は、図１１に
示すように例えば、半導体基板上に形成した絶縁膜２１
上にアルミニウム膜から成る下層の配線膜２２が形成さ
れており、該配線膜２２を被覆するように基板全面にプ
ラズマＣＶＤ法によりシリコン酸化膜であるＴＥＯＳ膜
（テトラエキシシラン）から成る層間絶縁膜２３が形成
されている。また、前記配線膜２２上に前記層間絶縁膜
２３を介してビアコンタクト孔２４が形成されており、
該コンタクト孔２４内にチタン膜及びチタンナイトライ
ド膜（ＴｉＮ膜）から成る密着膜としてのバリアメタル
膜２５を介してタングステンプラグ２６が埋設されてい
る。そして、前記タングステンプラグ２６上にアルミニ
ウム膜から成る上層の配線膜２７が形成されている。
孔を開口し、該コンタクト孔内にタングステンプラグを
埋め込んだ前記配線膜とタングステンプラグとのコンタ
クト状態について図１１を基に説明する。従来のタング
ステンプラグと配線膜とのコンタクト状態は、図１１に
示すように例えば、半導体基板上に形成した絶縁膜２１
上にアルミニウム膜から成る下層の配線膜２２が形成さ
れており、該配線膜２２を被覆するように基板全面にプ
ラズマＣＶＤ法によりシリコン酸化膜であるＴＥＯＳ膜
（テトラエキシシラン）から成る層間絶縁膜２３が形成
されている。また、前記配線膜２２上に前記層間絶縁膜
２３を介してビアコンタクト孔２４が形成されており、
該コンタクト孔２４内にチタン膜及びチタンナイトライ
ド膜（ＴｉＮ膜）から成る密着膜としてのバリアメタル
膜２５を介してタングステンプラグ２６が埋設されてい
る。そして、前記タングステンプラグ２６上にアルミニ
ウム膜から成る上層の配線膜２７が形成されている。
【０００３】このように下層の配線膜２２とコンタクト
孔２４の関係は、図１１に示すように配線膜２２の四隅
には、前述したビアコンタクト孔２４形成時のミスアラ
イメントが発生した場合に下地の膜が削られ、デバイス
特性が変わることを防止するため、前記配線膜２３の四
隅に重ね合わせのためのスペースとしてのエクステンシ
ョンＥを設けておき、ミスアライメントが発生したとし
ても下層の配線膜２２の表面からコンタクト孔２４が外
れないようにしていた。
孔２４の関係は、図１１に示すように配線膜２２の四隅
には、前述したビアコンタクト孔２４形成時のミスアラ
イメントが発生した場合に下地の膜が削られ、デバイス
特性が変わることを防止するため、前記配線膜２３の四
隅に重ね合わせのためのスペースとしてのエクステンシ
ョンＥを設けておき、ミスアライメントが発生したとし
ても下層の配線膜２２の表面からコンタクト孔２４が外
れないようにしていた。
【０００４】そのため、配線間のピッチを小さくするこ
とができないという問題があった。そこで、近年、半導
体装置の高集積化、微細化に伴って、配線ピッチの縮小
が必要不可欠となり、前述したようなエクステンション
を持たない配線膜上にビアコンタクト孔を開口し、該コ
ンタクト孔内にタングステンプラグを埋設するボトムボ
ーダーレスコンタクト構造の半導体製造方法が注目され
てきている。
とができないという問題があった。そこで、近年、半導
体装置の高集積化、微細化に伴って、配線ピッチの縮小
が必要不可欠となり、前述したようなエクステンション
を持たない配線膜上にビアコンタクト孔を開口し、該コ
ンタクト孔内にタングステンプラグを埋設するボトムボ
ーダーレスコンタクト構造の半導体製造方法が注目され
てきている。
【０００５】以下、例えばタングステンプラグを用いた
ボトムボーダーレスコンタクト構造について図１２及び
図１３を基に説明する。従来のボトムボーダーレスコン
タクト構造は、図１２に示すように例えば、半導体基板
上に形成した絶縁膜２１上にエクステンションを持たな
い下層の配線膜２２Ａが形成され、該配線膜２２Ａを被
覆するように基板全面にプラズマＣＶＤ法によりシリコ
ン酸化膜であるＴＥＯＳ膜から成る層間絶縁膜２３が形
成されている。そして、前記配線膜２２Ａ上に該層間絶
縁膜２３を介してビアコンタクト孔２４が形成され、該
コンタクト孔２４内にチタン膜及びチタンナイトライド
膜（ＴｉＮ膜）から成るバリアメタル膜２５を介してタ
ングステンプラグ２６が埋設され、更に該タングステン
プラグ２６上に上層の配線膜が形成された構造をしてい
る。
ボトムボーダーレスコンタクト構造について図１２及び
図１３を基に説明する。従来のボトムボーダーレスコン
タクト構造は、図１２に示すように例えば、半導体基板
上に形成した絶縁膜２１上にエクステンションを持たな
い下層の配線膜２２Ａが形成され、該配線膜２２Ａを被
覆するように基板全面にプラズマＣＶＤ法によりシリコ
ン酸化膜であるＴＥＯＳ膜から成る層間絶縁膜２３が形
成されている。そして、前記配線膜２２Ａ上に該層間絶
縁膜２３を介してビアコンタクト孔２４が形成され、該
コンタクト孔２４内にチタン膜及びチタンナイトライド
膜（ＴｉＮ膜）から成るバリアメタル膜２５を介してタ
ングステンプラグ２６が埋設され、更に該タングステン
プラグ２６上に上層の配線膜が形成された構造をしてい
る。
【０００６】また、本ボーダーレスコンタクト構造の他
の実施構造としては図１３に示すように例えば、半導体
基板３０上にＬＯＣＯＳ法(local oxidation of silico
n)により形成したＬＯＣＯＳ酸化膜３１上にポリシリコ
ン膜３２が形成され、全面を被覆するようにＢＰＳＧ膜
等の第１の層間絶縁膜３３が形成されている。また、前
記層間絶縁膜３３上にアルミニウム膜等の配線膜３４
Ａ、３４Ｂが形成され、全面にプラズマＣＶＤ法により
シリコン酸化膜であるＴＥＯＳ膜の第２の層間絶縁膜３
６が形成された後に、前記配線膜３４Ａ、３４Ｂ上に前
記層間絶縁膜３６を介してビアコンタクト孔３７Ａ、３
７Ｂが開口され、該コンタクト孔３７Ａ、３７Ｂ内にチ
タン膜及びチタンナイトライド膜（ＴｉＮ膜）から成る
密着膜としてのバリアメタル膜３８を介してタングステ
ンプラグ３９Ａ、３９Ｂを埋設している。３５は前記配
線膜３４Ａ、３４Ｂ形成時のリソ工程におけるハレーシ
ョンを防止するための反射防止膜である。
の実施構造としては図１３に示すように例えば、半導体
基板３０上にＬＯＣＯＳ法(local oxidation of silico
n)により形成したＬＯＣＯＳ酸化膜３１上にポリシリコ
ン膜３２が形成され、全面を被覆するようにＢＰＳＧ膜
等の第１の層間絶縁膜３３が形成されている。また、前
記層間絶縁膜３３上にアルミニウム膜等の配線膜３４
Ａ、３４Ｂが形成され、全面にプラズマＣＶＤ法により
シリコン酸化膜であるＴＥＯＳ膜の第２の層間絶縁膜３
６が形成された後に、前記配線膜３４Ａ、３４Ｂ上に前
記層間絶縁膜３６を介してビアコンタクト孔３７Ａ、３
７Ｂが開口され、該コンタクト孔３７Ａ、３７Ｂ内にチ
タン膜及びチタンナイトライド膜（ＴｉＮ膜）から成る
密着膜としてのバリアメタル膜３８を介してタングステ
ンプラグ３９Ａ、３９Ｂを埋設している。３５は前記配
線膜３４Ａ、３４Ｂ形成時のリソ工程におけるハレーシ
ョンを防止するための反射防止膜である。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たような配線膜３４Ａ、３４Ｂにエクステンションを持
たないボトムボーダーレス構造をとることで、自ずとミ
スアライメントによるマスク合わせずれ対策が必要であ
り、例えばミスアライメントが発生した場合には、下地
の膜が削られて絶縁不良が発生することがあった。
たような配線膜３４Ａ、３４Ｂにエクステンションを持
たないボトムボーダーレス構造をとることで、自ずとミ
スアライメントによるマスク合わせずれ対策が必要であ
り、例えばミスアライメントが発生した場合には、下地
の膜が削られて絶縁不良が発生することがあった。
【０００８】即ち、配線膜３４Ａ、３４Ｂ上に形成する
ビアコンタクト孔形成時には、前記ＬＯＣＯＳ酸化膜３
１上での段差に応じて層間絶縁膜３６の膜厚が異なり、
異なる膜厚部分に形成するコンタクト孔３７Ａ、３７Ｂ
の開口深さにも自ずと差ができるため、コンタクトエッ
チングする際に深い方のコンタクト孔３７Ｂに合わせて
エッチング時間を設定する必要があり、浅い方のコンタ
クト孔３７Ａではオーバーエッチングがかかることにな
る。
ビアコンタクト孔形成時には、前記ＬＯＣＯＳ酸化膜３
１上での段差に応じて層間絶縁膜３６の膜厚が異なり、
異なる膜厚部分に形成するコンタクト孔３７Ａ、３７Ｂ
の開口深さにも自ずと差ができるため、コンタクトエッ
チングする際に深い方のコンタクト孔３７Ｂに合わせて
エッチング時間を設定する必要があり、浅い方のコンタ
クト孔３７Ａではオーバーエッチングがかかることにな
る。
【０００９】従って、特に、図１３に示すように浅いコ
ンタクト孔３７Ａ側でリソ工程におけるミスアライメン
トが発生し下地の層間絶縁膜３３が削れると、ＬＯＣＯ
Ｓ酸化膜３１上に形成されたポリシリコン膜３２とタン
グステンプラグ３９Ａとの間でショートが発生すること
があった（図１３に示す点線円参照）。また、タングス
テンプラグ３９Ａ、３９Ｂを形成する際に、前述した下
地の膜３３まで到達するコンタクト孔３７Ａの下面の幅
寸法の比較的狭い開口部Ｈの存在により、タングステン
膜が均一に形成されないことがある。即ち、前記開口部
Ｈのような狭い領域に形成されるバリアメタル膜は、他
の領域に形成されるバリアメタル膜に比べて薄くなる等
の形成状態が悪くなり、タングステン膜のスパッタ処理
時にバリアメタル膜がその薄い部分から切れてはがれた
りすると、その部分にタングステン膜が異常堆積（いわ
ゆるボルケーノ）するという現象が発生することがあ
る。
ンタクト孔３７Ａ側でリソ工程におけるミスアライメン
トが発生し下地の層間絶縁膜３３が削れると、ＬＯＣＯ
Ｓ酸化膜３１上に形成されたポリシリコン膜３２とタン
グステンプラグ３９Ａとの間でショートが発生すること
があった（図１３に示す点線円参照）。また、タングス
テンプラグ３９Ａ、３９Ｂを形成する際に、前述した下
地の膜３３まで到達するコンタクト孔３７Ａの下面の幅
寸法の比較的狭い開口部Ｈの存在により、タングステン
膜が均一に形成されないことがある。即ち、前記開口部
Ｈのような狭い領域に形成されるバリアメタル膜は、他
の領域に形成されるバリアメタル膜に比べて薄くなる等
の形成状態が悪くなり、タングステン膜のスパッタ処理
時にバリアメタル膜がその薄い部分から切れてはがれた
りすると、その部分にタングステン膜が異常堆積（いわ
ゆるボルケーノ）するという現象が発生することがあ
る。
【００１０】従って、本発明では配線膜上にビアコンタ
クト孔を形成する際に、ミスアライメントが発生したと
しても下地の膜へのコンタクト孔の突き抜けを防止する
コンタクト孔のマスク合わせ技術を改善する半導体装置
の製造方法を提供することを目的とする。
クト孔を形成する際に、ミスアライメントが発生したと
しても下地の膜へのコンタクト孔の突き抜けを防止する
コンタクト孔のマスク合わせ技術を改善する半導体装置
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、本発明の請求項
１に記載の半導体装置の製造方法は、半導体基板上に形
成した下層の配線膜上に層間絶縁膜を介してコンタクト
孔を形成し、該コンタクト孔内にタングステンプラグを
埋設した後に、該タングステンプラグ上に上層の配線膜
を形成するボーダーレスコンタクト構造を構成するもの
において、前記下層の配線膜の側壁部にサイドウォール
スペーサ膜を形成した後に、該サイドウォールスペーサ
膜をエッチングストッパとして前記配線膜上の層間絶縁
膜を選択的にエッチングしてコンタクト孔を形成するこ
とを特徴とするものである。
１に記載の半導体装置の製造方法は、半導体基板上に形
成した下層の配線膜上に層間絶縁膜を介してコンタクト
孔を形成し、該コンタクト孔内にタングステンプラグを
埋設した後に、該タングステンプラグ上に上層の配線膜
を形成するボーダーレスコンタクト構造を構成するもの
において、前記下層の配線膜の側壁部にサイドウォール
スペーサ膜を形成した後に、該サイドウォールスペーサ
膜をエッチングストッパとして前記配線膜上の層間絶縁
膜を選択的にエッチングしてコンタクト孔を形成するこ
とを特徴とするものである。
【００１２】また、請求項２に記載の半導体装置の製造
方法は、半導体基板上に形成した絶縁膜上に下層の配線
膜を形成し、該配線膜を被覆するように全面にプラズマ
ＣＶＤ法によりシリコン窒化膜を形成した後に、該窒化
膜を異方性エッチングして該配線膜の側壁部にサイドウ
ォールスペーサ膜を形成する。次に、前記基板全面にプ
ラズマＣＶＤ法によりシリコン酸化膜から成る層間絶縁
膜を形成した後に、前記配線膜上の層間絶縁膜を選択的
にエッチングしてコンタクト孔を形成する。そして、前
記コンタクト孔内を含む基板全面にタングステン膜を形
成した後に、該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設し、該タン
グステンプラグ上に上層の配線膜を形成する工程を有す
ることを特徴とするものである。
方法は、半導体基板上に形成した絶縁膜上に下層の配線
膜を形成し、該配線膜を被覆するように全面にプラズマ
ＣＶＤ法によりシリコン窒化膜を形成した後に、該窒化
膜を異方性エッチングして該配線膜の側壁部にサイドウ
ォールスペーサ膜を形成する。次に、前記基板全面にプ
ラズマＣＶＤ法によりシリコン酸化膜から成る層間絶縁
膜を形成した後に、前記配線膜上の層間絶縁膜を選択的
にエッチングしてコンタクト孔を形成する。そして、前
記コンタクト孔内を含む基板全面にタングステン膜を形
成した後に、該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設し、該タン
グステンプラグ上に上層の配線膜を形成する工程を有す
ることを特徴とするものである。
【００１３】更に、請求項３に記載の半導体装置の製造
方法は、半導体基板上に形成した絶縁膜上に下層の配線
膜を形成し、該配線膜を被覆するように全面にプラズマ
ＣＶＤ法によりシリコンを豊富に含有するシリコン酸化
膜を形成した後に、該酸化膜を異方性エッチングして該
配線膜の側壁部にサイドウォールスペーサ膜を形成す
る。次に、前記基板全面にプラズマＣＶＤ法によりシリ
コン酸化膜から成る層間絶縁膜を形成した後に、前記配
線膜上の層間絶縁膜を選択的にエッチングしてコンタク
ト孔を形成する。そして、前記コンタクト孔内を含む基
板全面にタングステン膜を形成した後に、該タングステ
ン膜をエッチバックして前記コンタクト孔内にタングス
テンプラグを埋設し、該タングステンプラグ上に上層の
配線膜を形成する工程を有することを特徴とするもので
ある。
方法は、半導体基板上に形成した絶縁膜上に下層の配線
膜を形成し、該配線膜を被覆するように全面にプラズマ
ＣＶＤ法によりシリコンを豊富に含有するシリコン酸化
膜を形成した後に、該酸化膜を異方性エッチングして該
配線膜の側壁部にサイドウォールスペーサ膜を形成す
る。次に、前記基板全面にプラズマＣＶＤ法によりシリ
コン酸化膜から成る層間絶縁膜を形成した後に、前記配
線膜上の層間絶縁膜を選択的にエッチングしてコンタク
ト孔を形成する。そして、前記コンタクト孔内を含む基
板全面にタングステン膜を形成した後に、該タングステ
ン膜をエッチバックして前記コンタクト孔内にタングス
テンプラグを埋設し、該タングステンプラグ上に上層の
配線膜を形成する工程を有することを特徴とするもので
ある。
【００１４】また、請求項４に記載の半導体装置の製造
方法は、前記請求項３に記載の半導体装置の製造方法に
おいて、前記サイドウォールスペーサ膜を形成するシリ
コンを豊富に含有したシリコン酸化膜の酸素濃度がおよ
そ５０％乃至６０％であることを特徴とするものであ
る。
方法は、前記請求項３に記載の半導体装置の製造方法に
おいて、前記サイドウォールスペーサ膜を形成するシリ
コンを豊富に含有したシリコン酸化膜の酸素濃度がおよ
そ５０％乃至６０％であることを特徴とするものであ
る。
【００１５】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図１乃至図５を基に説明す
る。先ず、図１に示すように図示しない半導体基板上の
例えば、ＢＰＳＧ膜から成る層間絶縁膜１上におよそ５
０００Åの膜厚のアルミニウム膜等の配線膜２が形成さ
れ、該配線膜２上には配線膜２形成時のリソ工程におけ
るハレーションを防止するためのチタンナイトライド膜
（ＴｉＮ膜）等の反射防止膜３が形成されている。そし
て、前記配線膜２を被覆するように全面におよそ２００
０Å乃至３０００Åの膜厚のシリコン窒化膜（ＳｉＮ
膜）４をＮＨ3とモノシラン（ＳｉＨ4）を原料ガスとす
るプラズマＣＶＤ法により形成する。
方法の一実施形態について図１乃至図５を基に説明す
る。先ず、図１に示すように図示しない半導体基板上の
例えば、ＢＰＳＧ膜から成る層間絶縁膜１上におよそ５
０００Åの膜厚のアルミニウム膜等の配線膜２が形成さ
れ、該配線膜２上には配線膜２形成時のリソ工程におけ
るハレーションを防止するためのチタンナイトライド膜
（ＴｉＮ膜）等の反射防止膜３が形成されている。そし
て、前記配線膜２を被覆するように全面におよそ２００
０Å乃至３０００Åの膜厚のシリコン窒化膜（ＳｉＮ
膜）４をＮＨ3とモノシラン（ＳｉＨ4）を原料ガスとす
るプラズマＣＶＤ法により形成する。
【００１６】次に、前記シリコン窒化膜４を異方性エッ
チングして前記配線膜２の側壁部にのみシリコン窒化膜
４を残膜させて図２に示すようにサイドウォールスペー
サ膜５を形成する。続いて、図３に示すように全面にお
よそ５０００Å乃至１００００Åの膜厚のシリコン酸化
膜であるＴＥＯＳ膜６をＴＥＯＳとＯ2を原料ガスとす
るプラズマＣＶＤ法にて形成する。
チングして前記配線膜２の側壁部にのみシリコン窒化膜
４を残膜させて図２に示すようにサイドウォールスペー
サ膜５を形成する。続いて、図３に示すように全面にお
よそ５０００Å乃至１００００Åの膜厚のシリコン酸化
膜であるＴＥＯＳ膜６をＴＥＯＳとＯ2を原料ガスとす
るプラズマＣＶＤ法にて形成する。
【００１７】次に、リソ工程でレジスト膜を加工後に前
記配線膜２上にビアコンタクト孔を形成する際に、例え
ばＣＨＦ3 、ＣＦ4 等のエッチングガスを用いたドライ
エッチング法により、前記ＴＥＯＳ膜６をエッチングす
る。このとき、ミスアライメントが発生した場合に前記
サイドウォールスペーサ膜５がエッチングストッパとな
り、図４に示すようにビアコンタクト孔７による下地の
膜１への突き抜けが防止される。
記配線膜２上にビアコンタクト孔を形成する際に、例え
ばＣＨＦ3 、ＣＦ4 等のエッチングガスを用いたドライ
エッチング法により、前記ＴＥＯＳ膜６をエッチングす
る。このとき、ミスアライメントが発生した場合に前記
サイドウォールスペーサ膜５がエッチングストッパとな
り、図４に示すようにビアコンタクト孔７による下地の
膜１への突き抜けが防止される。
【００１８】続いて、前記ビアコンタクト孔７を含む全
面にチタン膜及びチタンナイトライド膜（ＴｉＮ膜）か
ら成る密着膜としてのバリアメタル膜８を介してタング
ステン膜を形成した後に、エッチバックして当該タング
ステン膜を前記コンタクト孔７内に埋設して、図５に示
すようにタングステンプラグ９を形成する。そして、前
記タングステンプラグ９上にアルミニウム等の上層の配
線膜を形成する。
面にチタン膜及びチタンナイトライド膜（ＴｉＮ膜）か
ら成る密着膜としてのバリアメタル膜８を介してタング
ステン膜を形成した後に、エッチバックして当該タング
ステン膜を前記コンタクト孔７内に埋設して、図５に示
すようにタングステンプラグ９を形成する。そして、前
記タングステンプラグ９上にアルミニウム等の上層の配
線膜を形成する。
【００１９】以上説明したように本発明では、下層の配
線膜２の側壁部にプラズマＣＶＤ法によるシリコン窒化
膜から成るサイドウォールスペーサ膜５を形成すること
で、本発明が適用されるボーダーレスコンタクト構造の
半導体装置の製造方法においてミスアライメントが発生
したとしても、当該サイドウォールスペーサ膜５がエッ
チングストッパとなり、ビアコンタクト孔７形成時のエ
ッチングにより下地の膜１への突き抜けを防止できる。
線膜２の側壁部にプラズマＣＶＤ法によるシリコン窒化
膜から成るサイドウォールスペーサ膜５を形成すること
で、本発明が適用されるボーダーレスコンタクト構造の
半導体装置の製造方法においてミスアライメントが発生
したとしても、当該サイドウォールスペーサ膜５がエッ
チングストッパとなり、ビアコンタクト孔７形成時のエ
ッチングにより下地の膜１への突き抜けを防止できる。
【００２０】本発明は、特に従来技術の項目で説明した
ような段差のある膜上に形成した配線膜上にビアコンタ
クトを形成するものに適用すると、更に効果が顕著であ
る。即ち、図６に示すように例えば、半導体基板１０上
にＬＯＣＯＳ法(local oxidation of silicon)により形
成したＬＯＣＯＳ酸化膜１１上にポリシリコン膜１２が
形成され、全面を被覆するようにＢＰＳＧ膜から成る層
間絶縁膜１３が形成されている。また、前記層間絶縁膜
１３上にアルミニウム膜等の配線膜１４Ａ、１４Ｂが形
成されているような、段差のある膜上にそれぞれ配線膜
１４Ａ、１４Ｂが形成されている場合である。尚、１５
は配線膜１４Ａ、１４Ｂ形成時のリソ工程におけるハレ
ーションを防止するためのチタンナイトライド膜（Ｔｉ
Ｎ膜）から成る反射防止膜である。
ような段差のある膜上に形成した配線膜上にビアコンタ
クトを形成するものに適用すると、更に効果が顕著であ
る。即ち、図６に示すように例えば、半導体基板１０上
にＬＯＣＯＳ法(local oxidation of silicon)により形
成したＬＯＣＯＳ酸化膜１１上にポリシリコン膜１２が
形成され、全面を被覆するようにＢＰＳＧ膜から成る層
間絶縁膜１３が形成されている。また、前記層間絶縁膜
１３上にアルミニウム膜等の配線膜１４Ａ、１４Ｂが形
成されているような、段差のある膜上にそれぞれ配線膜
１４Ａ、１４Ｂが形成されている場合である。尚、１５
は配線膜１４Ａ、１４Ｂ形成時のリソ工程におけるハレ
ーションを防止するためのチタンナイトライド膜（Ｔｉ
Ｎ膜）から成る反射防止膜である。
【００２１】このような状態の配線膜１４Ａ、１４Ｂ上
に前述したボトムボーダーレスコンタクト技術によりビ
アコンタクト孔を形成する。この場合、先ず、前述した
ようにそれらの配線膜１４Ａ、１４Ｂを被覆するように
基板全面におよそ２０００Å乃至３０００Åの膜厚のシ
リコン窒化膜をプラズマＣＶＤ法にて形成した後に、該
窒化膜を異方性エッチングして前記配線膜１４Ａ、１４
Ｂの側壁部にのみシリコン窒化膜を残膜させてサイドウ
ォールスペーサ膜１６を形成する。
に前述したボトムボーダーレスコンタクト技術によりビ
アコンタクト孔を形成する。この場合、先ず、前述した
ようにそれらの配線膜１４Ａ、１４Ｂを被覆するように
基板全面におよそ２０００Å乃至３０００Åの膜厚のシ
リコン窒化膜をプラズマＣＶＤ法にて形成した後に、該
窒化膜を異方性エッチングして前記配線膜１４Ａ、１４
Ｂの側壁部にのみシリコン窒化膜を残膜させてサイドウ
ォールスペーサ膜１６を形成する。
【００２２】続いて、全面におよそ５０００Å乃至１０
０００Åの膜厚のシリコン酸化膜であるプラズマＴＥＯ
Ｓ膜から成る層間絶縁膜１７をプラズマＣＶＤ法にて形
成する。次に、リソ工程でレジスト膜を加工後に前記配
線膜上にビアコンタクト孔１８Ａ、１８Ｂを形成する際
に、前記層間絶縁膜１７（ＴＥＯＳ膜）／サイドウォー
ルスペーサ膜１６（シリコン窒化膜）のエッチングレー
ト比を利用することで、従来技術の項目で説明した開口
深さの異なるコンタクト孔１８Ａ、１８Ｂを形成するた
め、浅いコンタクト孔１８Ａ側にオーバーエッチングを
かける場合に、ミスアライメントが発生したとしても前
記サイドウォールスペーサ膜１６がエッチングストッパ
となり、図６に示すように下地の膜１３へのビアコンタ
クト孔１８Ａによる突き抜けを防止できる。
０００Åの膜厚のシリコン酸化膜であるプラズマＴＥＯ
Ｓ膜から成る層間絶縁膜１７をプラズマＣＶＤ法にて形
成する。次に、リソ工程でレジスト膜を加工後に前記配
線膜上にビアコンタクト孔１８Ａ、１８Ｂを形成する際
に、前記層間絶縁膜１７（ＴＥＯＳ膜）／サイドウォー
ルスペーサ膜１６（シリコン窒化膜）のエッチングレー
ト比を利用することで、従来技術の項目で説明した開口
深さの異なるコンタクト孔１８Ａ、１８Ｂを形成するた
め、浅いコンタクト孔１８Ａ側にオーバーエッチングを
かける場合に、ミスアライメントが発生したとしても前
記サイドウォールスペーサ膜１６がエッチングストッパ
となり、図６に示すように下地の膜１３へのビアコンタ
クト孔１８Ａによる突き抜けを防止できる。
【００２３】続いて、前記ビアコンタクト孔１８Ａ、１
８Ｂを含む全面にチタン膜及びチタンナイトライド膜
（ＴｉＮ膜）から成る密着膜としてのバリアメタル膜１
９を介してタングステン膜を形成した後に、エッチバッ
クして当該タングステン膜を前記コンタクト孔１８Ａ、
１８Ｂ内に埋設して、タングステンプラグ２０Ａ、２０
Ｂを形成した後に、該タングステンプラグ２０Ａ、２０
Ｂ上にアルミニウム等の上層の配線膜を形成する。
８Ｂを含む全面にチタン膜及びチタンナイトライド膜
（ＴｉＮ膜）から成る密着膜としてのバリアメタル膜１
９を介してタングステン膜を形成した後に、エッチバッ
クして当該タングステン膜を前記コンタクト孔１８Ａ、
１８Ｂ内に埋設して、タングステンプラグ２０Ａ、２０
Ｂを形成した後に、該タングステンプラグ２０Ａ、２０
Ｂ上にアルミニウム等の上層の配線膜を形成する。
【００２４】このように段差のある下地の膜１３上に形
成したエクステンションを持たない配線膜１４Ａ、１４
Ｂ上にビアコンタクト孔を形成するボトムボーダーレス
コンタクト構造において、前記ＬＯＣＯＳ酸化膜１１上
での段差に応じてコンタクトエッチングする際にオーバ
ーエッチングをかける場合でも、リソ工程でミスアライ
メントが発生したとしても、下地の膜１３が削られてＬ
ＯＣＯＳ酸化膜１１上に形成したポリシリコン膜１２と
タングステンプラグ２０Ａとがショートする等の絶縁不
良が発生するという問題を抑止できる。
成したエクステンションを持たない配線膜１４Ａ、１４
Ｂ上にビアコンタクト孔を形成するボトムボーダーレス
コンタクト構造において、前記ＬＯＣＯＳ酸化膜１１上
での段差に応じてコンタクトエッチングする際にオーバ
ーエッチングをかける場合でも、リソ工程でミスアライ
メントが発生したとしても、下地の膜１３が削られてＬ
ＯＣＯＳ酸化膜１１上に形成したポリシリコン膜１２と
タングステンプラグ２０Ａとがショートする等の絶縁不
良が発生するという問題を抑止できる。
【００２５】また、前述したように下地の膜１３が削ら
れることがなくなるため、従来のような狭い開口部の存
在によりタングステン膜を形成するための密着膜として
働くバリアメタル膜の形成状態が悪化し、該バリアメタ
ル膜が途中から切れてはがれることで発生する、タング
ステン膜の異常堆積（ボルケーノ）の発生を抑止でき
る。
れることがなくなるため、従来のような狭い開口部の存
在によりタングステン膜を形成するための密着膜として
働くバリアメタル膜の形成状態が悪化し、該バリアメタ
ル膜が途中から切れてはがれることで発生する、タング
ステン膜の異常堆積（ボルケーノ）の発生を抑止でき
る。
【００２６】以下、本発明の他の実施形態について図７
及び図８を基に説明する。尚、一実施形態と同等の構成
については、同符号を付して説明を省略している。本発
明の他の実施形態の特徴は、サイドウォールスペーサ膜
としてシリコンを豊富に含有したシリコン酸化膜（ＳＲ
Ｏ膜）を用いたことである。即ち、図７に示すように図
示しない半導体基板上の例えば、ＢＰＳＧ膜から成る層
間絶縁膜１上におよそ５０００Åの膜厚のアルミニウム
膜等の配線膜２を形成し、該配線膜２上には配線膜２形
成時のリソ工程におけるハレーションを防止するための
チタンナイトライド膜（ＴｉＮ膜）等の反射防止膜３が
形成されている。そして、前記配線膜２を被覆するよう
に全面におよそ２０００Å乃至３０００Åの膜厚のシリ
コンを豊富に含有したシリコン酸化膜（ＳＲＯ膜、以下
シリコンリッチ酸化膜と称す。）をプラズマＣＶＤ法に
より形成し、該シリコンリッチ酸化膜を異方性エッチン
グして前記配線膜２の側壁部にのみシリコンリッチ酸化
膜を残膜させて図７に示すようにサイドウォールスペー
サ膜５Ａを形成している。尚、前記シリコンリッチ酸化
膜は、Ｎ2Ｏとモノシラン（ＳｉＨ4）を原料ガスとする
プラズマＣＶＤ法により形成しているが、ＬＰＣＶＤ法
にて形成しても良い。
及び図８を基に説明する。尚、一実施形態と同等の構成
については、同符号を付して説明を省略している。本発
明の他の実施形態の特徴は、サイドウォールスペーサ膜
としてシリコンを豊富に含有したシリコン酸化膜（ＳＲ
Ｏ膜）を用いたことである。即ち、図７に示すように図
示しない半導体基板上の例えば、ＢＰＳＧ膜から成る層
間絶縁膜１上におよそ５０００Åの膜厚のアルミニウム
膜等の配線膜２を形成し、該配線膜２上には配線膜２形
成時のリソ工程におけるハレーションを防止するための
チタンナイトライド膜（ＴｉＮ膜）等の反射防止膜３が
形成されている。そして、前記配線膜２を被覆するよう
に全面におよそ２０００Å乃至３０００Åの膜厚のシリ
コンを豊富に含有したシリコン酸化膜（ＳＲＯ膜、以下
シリコンリッチ酸化膜と称す。）をプラズマＣＶＤ法に
より形成し、該シリコンリッチ酸化膜を異方性エッチン
グして前記配線膜２の側壁部にのみシリコンリッチ酸化
膜を残膜させて図７に示すようにサイドウォールスペー
サ膜５Ａを形成している。尚、前記シリコンリッチ酸化
膜は、Ｎ2Ｏとモノシラン（ＳｉＨ4）を原料ガスとする
プラズマＣＶＤ法により形成しているが、ＬＰＣＶＤ法
にて形成しても良い。
【００２７】以下、前述した一実施形態と同様にして、
全面におよそ５０００Å乃至１００００Åの膜厚のシリ
コン酸化膜であるＴＥＯＳ膜６をプラズマＣＶＤ法にて
形成し、ＴＥＯＳ膜６にビアコンタクト孔７を形成した
後に、該ビアコンタクト孔７を含む全面にチタン膜及び
チタンナイトライド膜（ＴｉＮ膜）から成る密着膜とし
てのバリアメタル膜８を介してタングステンプラグ９を
形成し、更に該タングステンプラグ９上にアルミニウム
等の上層の配線膜を形成する。
全面におよそ５０００Å乃至１００００Åの膜厚のシリ
コン酸化膜であるＴＥＯＳ膜６をプラズマＣＶＤ法にて
形成し、ＴＥＯＳ膜６にビアコンタクト孔７を形成した
後に、該ビアコンタクト孔７を含む全面にチタン膜及び
チタンナイトライド膜（ＴｉＮ膜）から成る密着膜とし
てのバリアメタル膜８を介してタングステンプラグ９を
形成し、更に該タングステンプラグ９上にアルミニウム
等の上層の配線膜を形成する。
【００２８】本発明の他の実施形態においても、一実施
形態と同様に前記配線膜２上にビアコンタクト孔７を形
成する際に、ＴＥＯＳ膜６とサイドウォールスペーサ膜
５Ａを形成するシリコンリッチ酸化膜とのエッチングレ
ート比を利用して、例えばＣＨＦ3 、ＣＦ4 等のエッチ
ングガスを用いたドライエッチング法により、前記ＴＥ
ＯＳ膜６をエッチングする際に、ミスアライメントが発
生した場合でも前記サイドウォールスペーサ膜５Ａがエ
ッチングストッパとなり、図７に示すようにビアコンタ
クト孔７による下地の膜１への突き抜けが防止される。
形態と同様に前記配線膜２上にビアコンタクト孔７を形
成する際に、ＴＥＯＳ膜６とサイドウォールスペーサ膜
５Ａを形成するシリコンリッチ酸化膜とのエッチングレ
ート比を利用して、例えばＣＨＦ3 、ＣＦ4 等のエッチ
ングガスを用いたドライエッチング法により、前記ＴＥ
ＯＳ膜６をエッチングする際に、ミスアライメントが発
生した場合でも前記サイドウォールスペーサ膜５Ａがエ
ッチングストッパとなり、図７に示すようにビアコンタ
クト孔７による下地の膜１への突き抜けが防止される。
【００２９】尚、図８にはシリコン酸化膜に対するシリ
コンリッチ酸化膜のエッチング選択比（酸化膜エッチレ
ート／シリコンリッチ酸化膜エッチレート）の膜中酸素
濃度依存性を示してあり、図８に示された通り、酸素濃
度が減少し、シリコンリッチになるに従って選択比が向
上していることがわかる。このことから、本発明のよう
にエッチングストッパ層として使用するシリコンリッチ
酸化膜は、選択エッチングに必要な２〜３程度の選択比
を得るためには、酸素組成がおよそ５０％乃至６０％の
膜が良い。
コンリッチ酸化膜のエッチング選択比（酸化膜エッチレ
ート／シリコンリッチ酸化膜エッチレート）の膜中酸素
濃度依存性を示してあり、図８に示された通り、酸素濃
度が減少し、シリコンリッチになるに従って選択比が向
上していることがわかる。このことから、本発明のよう
にエッチングストッパ層として使用するシリコンリッチ
酸化膜は、選択エッチングに必要な２〜３程度の選択比
を得るためには、酸素組成がおよそ５０％乃至６０％の
膜が良い。
【００３０】更に、本発明では図９に示すように配線膜
２Ａ、２Ｂの側壁部にサイドウォールスペーサ膜５を形
成したことにより、このサイドウォールスペーサ膜５を
利用して、配線膜２Ａ、２Ｂに順テーパがかかるので層
間絶縁膜の埋め込み特性が向上でき、例えば従来、図１
０に示すようにボイドＶが発生していたような膜形成条
件においても膜形成状態が良好になるため、ボイドＶの
発生が抑止できる。
２Ａ、２Ｂの側壁部にサイドウォールスペーサ膜５を形
成したことにより、このサイドウォールスペーサ膜５を
利用して、配線膜２Ａ、２Ｂに順テーパがかかるので層
間絶縁膜の埋め込み特性が向上でき、例えば従来、図１
０に示すようにボイドＶが発生していたような膜形成条
件においても膜形成状態が良好になるため、ボイドＶの
発生が抑止できる。
【００３１】また、サイドウォールスペーサ膜５，５Ａ
の材質としてシリコン窒化膜やシリコンを豊富に含有す
るシリコン酸化膜を用いているが、シリコンを豊富に含
有するシリコン酸化膜を用いた場合には、シリコン窒化
膜より誘電率が低いため、回路遅延という問題に関して
有利となる。更に言えば、本発明のようにサイドウォー
ルスペーサ膜を形成することで、多層配線構造プロセス
における段差低減技術として周知なＳＯＧ膜（スピンオ
ングラス）を形成し、該ＳＯＧ膜をエッチバックして段
差を低減する技術を用いることなく、多層配線プロセス
が構築可能となる。
の材質としてシリコン窒化膜やシリコンを豊富に含有す
るシリコン酸化膜を用いているが、シリコンを豊富に含
有するシリコン酸化膜を用いた場合には、シリコン窒化
膜より誘電率が低いため、回路遅延という問題に関して
有利となる。更に言えば、本発明のようにサイドウォー
ルスペーサ膜を形成することで、多層配線構造プロセス
における段差低減技術として周知なＳＯＧ膜（スピンオ
ングラス）を形成し、該ＳＯＧ膜をエッチバックして段
差を低減する技術を用いることなく、多層配線プロセス
が構築可能となる。
【００３２】
【発明の効果】以上、本発明によれば配線膜にエクステ
ンションを持たないボトムボーダーレスコンタクト構造
に対しても、配線膜上にビアコンタクト孔を形成する場
合に、配線膜の側壁にサイドウォールスペーサ膜を形成
することで、コンタクト孔がミスアライメントによって
配線膜から一部分が外れたとしても、下地の膜がエッチ
ングされるのを防止でき、ボーダーレスコンタクト構造
の信頼性が向上する。
ンションを持たないボトムボーダーレスコンタクト構造
に対しても、配線膜上にビアコンタクト孔を形成する場
合に、配線膜の側壁にサイドウォールスペーサ膜を形成
することで、コンタクト孔がミスアライメントによって
配線膜から一部分が外れたとしても、下地の膜がエッチ
ングされるのを防止でき、ボーダーレスコンタクト構造
の信頼性が向上する。
【００３３】特に、本発明は、ＬＯＣＯＳ酸化膜上での
段差に応じて下地の膜上に形成した配線膜上に開口深さ
の異なるビアコンタクト孔を形成するため、浅いコンタ
クト孔側にオーバーエッチングをかける際に、リソ工程
でミスアライメントが発生したとしても、下地の膜が削
られてＬＯＣＯＳ酸化膜上のポリシリコン膜と配線膜と
の間で絶縁不良が発生することを防止できる。
段差に応じて下地の膜上に形成した配線膜上に開口深さ
の異なるビアコンタクト孔を形成するため、浅いコンタ
クト孔側にオーバーエッチングをかける際に、リソ工程
でミスアライメントが発生したとしても、下地の膜が削
られてＬＯＣＯＳ酸化膜上のポリシリコン膜と配線膜と
の間で絶縁不良が発生することを防止できる。
【００３４】また、下地の膜が削られることがなくなる
ため、従来のような狭い開口部の存在によりタングステ
ン膜を形成するための密着膜として働くバリアメタル膜
の膜形成状態が悪化し、該バリアメタル膜が途中から切
れてはがれることで発生する、タングステン膜の異常堆
積（ボルケーノ）の発生を抑止でき、タングステン膜を
均一にスパッタ形成することができる。
ため、従来のような狭い開口部の存在によりタングステ
ン膜を形成するための密着膜として働くバリアメタル膜
の膜形成状態が悪化し、該バリアメタル膜が途中から切
れてはがれることで発生する、タングステン膜の異常堆
積（ボルケーノ）の発生を抑止でき、タングステン膜を
均一にスパッタ形成することができる。
【００３５】更に、本発明では配線膜の側壁部にサイド
ウォールスペーサ膜を形成することで、前記配線膜に順
テーパがかかるので層間絶縁膜での埋め込み特性が向上
し、従って、膜の形成状態が良好となるため、ボイドの
発生が抑制できる。また、サイドウォールスペーサ膜の
材質としてシリコン窒化膜やシリコンを豊富に含有する
シリコン酸化膜を用いているが、シリコンを豊富に含有
するシリコン酸化膜を用いた場合には、シリコン窒化膜
より誘電率が低いため、回路遅延という問題に関して有
利となる。
ウォールスペーサ膜を形成することで、前記配線膜に順
テーパがかかるので層間絶縁膜での埋め込み特性が向上
し、従って、膜の形成状態が良好となるため、ボイドの
発生が抑制できる。また、サイドウォールスペーサ膜の
材質としてシリコン窒化膜やシリコンを豊富に含有する
シリコン酸化膜を用いているが、シリコンを豊富に含有
するシリコン酸化膜を用いた場合には、シリコン窒化膜
より誘電率が低いため、回路遅延という問題に関して有
利となる。
【００３６】更に言えば、多層構造プロセスにおける段
差低減技術として公知なＳＯＧ膜を形成し、該ＳＯＧ膜
をエッチバックして段差を低減する技術を用いることな
く、従来より平坦な多層プロセスが構築可能となる。
差低減技術として公知なＳＯＧ膜を形成し、該ＳＯＧ膜
をエッチバックして段差を低減する技術を用いることな
く、従来より平坦な多層プロセスが構築可能となる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す第５の断面図である。
示す第５の断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す第６の断面図である。
示す第６の断面図である。
【図７】本発明の他の実施形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図８】シリコン酸化膜に対するシリコンリッチ酸化膜
のエッチング選択比（酸化膜エッチレート／シリコンリ
ッチ酸化膜エッチレート）の膜中酸素濃度依存性を説明
するための図である。
のエッチング選択比（酸化膜エッチレート／シリコンリ
ッチ酸化膜エッチレート）の膜中酸素濃度依存性を説明
するための図である。
【図９】本発明の半導体装置の製造方法による層間絶縁
膜の形成状態を説明するための図である。
膜の形成状態を説明するための図である。
【図１０】本発明の半導体装置の製造方法による層間絶
縁膜の形成状態を説明するための図である。
縁膜の形成状態を説明するための図である。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１２】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１３】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
Claims (4)
- 【請求項１】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記下層の配線膜の側壁部にサイドウォールスペーサ膜
を形成した後に該サイドウォールスペーサ膜をエッチン
グストッパとして前記配線膜上の層間絶縁膜を選択的に
エッチングしてコンタクト孔を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記半導体基板上に形成した絶縁膜上に下層の配線膜を
形成する工程と、 前記配線膜を被覆するように全面にプラズマＣＶＤ法に
よりシリコン窒化膜を形成した後に該窒化膜を異方性エ
ッチングして該配線膜の側壁部にサイドウォールスペー
サ膜を形成する工程と、 前記基板全面にプラズマＣＶＤ法によりシリコン酸化膜
から成る層間絶縁膜を形成する工程と、 前記配線膜上の層間絶縁膜を選択的にエッチングしてコ
ンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面にタングステン膜を
形成した後に該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設する工程
と、 前記タングステンプラグ上に上層の配線膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に形成した下層の配線膜上
に層間絶縁膜を介してコンタクト孔を形成し、該コンタ
クト孔内にタングステンプラグを埋設した後に、該タン
グステンプラグ上に上層の配線膜を形成するボーダーレ
スコンタクト構造から成る半導体装置の製造方法におい
て、 前記半導体基板上に形成した絶縁膜上に下層の配線膜を
形成する工程と、 前記配線膜を被覆するように全面にプラズマＣＶＤ法に
よりシリコンを豊富に含有するシリコン酸化膜を形成し
た後に該酸化膜を異方性エッチングして該配線膜の側壁
部にサイドウォールスペーサ膜を形成する工程と、 前記基板全面にプラズマＣＶＤ法によりシリコン酸化膜
から成る層間絶縁膜を形成する工程と、 前記配線膜上の層間絶縁膜を選択的にエッチングしてコ
ンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面にタングステン膜を
形成した後に該タングステン膜をエッチバックして前記
コンタクト孔内にタングステンプラグを埋設する工程
と、 前記タングステンプラグ上に上層の配線膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記サイドウォールスペーサ膜を形成す
るシリコンを豊富に含有したシリコン酸化膜の酸素濃度
がおよそ５０％乃至６０％であることを特徴とする請求
項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26216597A JPH118299A (ja) | 1997-04-22 | 1997-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10468797 | 1997-04-22 | ||
| JP9-104687 | 1997-04-22 | ||
| JP26216597A JPH118299A (ja) | 1997-04-22 | 1997-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118299A true JPH118299A (ja) | 1999-01-12 |
Family
ID=26445101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26216597A Pending JPH118299A (ja) | 1997-04-22 | 1997-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372649B1 (en) | 1999-06-24 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method for forming multi-level metal interconnection |
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-09-26 JP JP26216597A patent/JPH118299A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372649B1 (en) | 1999-06-24 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method for forming multi-level metal interconnection |
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3309783B2 (ja) | 半導体装置の製造方法 | |
| JP2739853B2 (ja) | 半導体装置の製造方法及びエッチング方法 | |
| US5459354A (en) | Semiconductor device with improved insulation of wiring structure from a gate electrode | |
| JPH10135331A (ja) | 半導体装置のコンタクトホール形成方法 | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| JPH08321545A (ja) | 配線形成法 | |
| JP2002217128A (ja) | 半導体素子の製造方法 | |
| JP4437298B2 (ja) | 半導体装置の製造方法 | |
| JPH118299A (ja) | 半導体装置の製造方法 | |
| JP3278933B2 (ja) | 半導体装置の製造方法 | |
| JPH10303294A (ja) | 半導体装置の製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JPH1140514A (ja) | 半導体装置の製造方法 | |
| JP2888213B2 (ja) | 半導体装置の製造方法 | |
| KR100244426B1 (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| JP3520697B2 (ja) | 半導体装置及びその製造方法 | |
| JP2007081347A (ja) | 半導体装置の製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JPH1012868A (ja) | 半導体装置及びその製造方法 | |
| JPH10154752A (ja) | 半導体装置の製造方法 | |
| JP2000182989A (ja) | 半導体装置 | |
| JP2914416B2 (ja) | 半導体装置の製造方法 | |
| JP3413697B2 (ja) | 配線形成方法 | |
| JPH11214514A (ja) | 半導体装置の製造方法 | |
| JP2001007046A (ja) | 半導体装置の製造方法 |