DE10104082C2

DE10104082C2 - Halbleiterspeichervorrichtung mit einer auf einer Oberfläche von Dotierstoffdiffusionszonen gebildeten Silizidschicht und deren Herstellungsverfahren

Info

Publication number: DE10104082C2
Application number: DE10104082A
Authority: DE
Inventors: Hiroshi Hashimoto; Koji Takahashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2000-08-01
Filing date: 2001-01-29
Publication date: 2003-10-30
Anticipated expiration: 2021-01-30
Also published as: US20020017659A1; US6583005B2; DE10104082A1; US20020127794A1; US6452227B2; KR100723993B1; JP2002050705A; KR20020011317A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspei chervorrichtung, deren Bitleitung aus einer vergrabenen Dotier stoffschicht, im folgenden auch Verunreinigungsschicht genannt, gebildet ist, und ein Herstellungsverfahren von ihr, im besonde ren einen silizidierten Halbleiterspeicher des Mischpackungstyps, der einen peripheren Schaltungsbereich und einen Logikschaltungs bereich eines Speicherzellenbereiches umfaßt.

Nichtflüchtige Halbleiterspeicher, die konstruiert sind, um ihre gespeicherten Informationen auch dann zu halten, wenn sie von ihren Energiequellen getrennt sind, enthalten einen EPROM, einen Flash-EPROM und dergleichen, während Logikhalbleitervorrichtungen eine MPU, MCU und dergleichen umfassen, und es ist üblich gewesen, sie separat herzustellen.

Was den nichtflüchtigen Speicher anbelangt, schreitet die Erforschung und Entwicklung von silizidierten Strukturen zur weiteren Verfeinerung und weiteren Beschleunigung der Operation rapide voran. Andererseits ist aus dem ähnlichen Grund bei den Transistoren für eine Logikschaltung die silizidierte Struktur für Source/Drain oder die silizidierte Struktur für Source/Drain und Gateelektrode eingesetzt worden (Silizidstruktur).

In letzter Zeit macht die Erforschung und Entwicklung des Mischpackungshalbleiters, der dadurch gekennzeichnet ist, daß der nichtflüchtige Speicher und die Logikhalblei tervorrichtung auf einem gemeinsamen Substrat angeordnet sind, schnelle Fortschritte. Demzufolge hat es sich erfor derlich gemacht, daß auch das herkömmliche Mischpackungs halbleitersystem silizidiert ist.

Der nichtflüchtige Speicher, der elektrisch beschrieben und gelöscht werden kann, umfaßt einen Speicherzellenarray bereich, einen peripheren Schaltungsbereich und einen Ver bindungsbereich und ist auf einem Substrat für einen Halb leiter gebildet; das Mischpackungshalbleitersystem umfaßt jedoch ferner einen Logikbereich, der einen SRAM oder der gleichen enthält, zusätzlich zu den oben erwähnten Bauele menten.

Hinsichtlich des Speicherzellenarrays des nichtflüchti gen Speichers ist es notwendig geworden, die Anzahl von Schritten von dessen Herstellungsprozeß zu reduzieren, und als geeignetes Mittel, um solch einem Erfordernis gerecht zu werden, ist die vergrabene Bitleitungsstruktur vorgeschlagen worden, die durch das Bilden der diffundierten Verunreini gungsschicht auf der Oberfläche des Substrates gekennzeich net ist.

Hier ist ein Beispiel für einen herkömmlichen nicht flüchtigen Speicher, bei dem der Speicherzellenarraybereich eine vergrabene Bitleitungsstruktur hat.

Fig. 1 ist eine schematische Schnittansicht, die eine Speicherzelle des Speicherzellenarraybereiches und den Selektionstransistor des peripheren Schaltungsbereiches zeigt, die den nichtflüchtigen Speicher mit der vergrabenen Bitleitungsstruktur bilden.

Die Speicherzelle und der Selektionstransistor sind durch einen Feldoxidationsfilm 108 getrennt; in der Spei cherzelle sind zum Beispiel, wie in Fig. 2 gezeigt, ein erster Oxidfilm 120, ein Ladungsspeichersiliziumnitridfilm 121, ein zweiter Oxidfilm 122 und eine Wortleitung (WL) 102 auf einem Halbleitersubstrat 101 sequentiell angeordnet, um eine Gateelektrodenstruktur zu bilden; in dem Selektions transistor sind ein Gateisolierfilm 111 und eine Gateelektrode 112 auf dem Halbleitersubstrat 101 sequentiell ange ordnet, um eine Gateelektrodenstruktur zu bilden.

In der Speicherzelle ist eine Bitleitung (BL) 103 durch Io nenimplantation von Dotierungen, im folgenden auch Verunreinigun gen genannt auf einem Siliziumsubstrat 101 gebildet; ist eine Isolierschicht 104 auf der Bitleitung 103 durch thermische Oxida tion gebildet; sind die Bitleitung 103 und eine Wortleitung 102 durch die Isolierschicht 104 getrennt; sind die Bitleitung 103 und Source/Drain 113 des Selektionstransistors durch eine Me tallverdrahtung 107 durch ein Kontaktloch 105, das auf der Ober fläche der Bitleitung 103 geöffnet ist, und ein Kontaktloch 106, das auf der Oberfläche von Source/Drain 113 geöffnet ist, mitein ander verbunden, die jeweilig vorgesehen sind, um durch die Isolierschicht 104 zu verlaufen.

Als nächstes sind im Falle eines nichtflüchtigen Spei chers, der ein potentialfreies Gate und ein Steuergate hat und in der japanischen offengelegten Patentanmeldung Nr. 10- 98170 offenbart ist, die periphere Schaltung und die Bitlei tung durch Vorsehen eines Verunreinigungsbereiches verbun den.

Falls bei dem oben erwähnten herkömmlichen nichtflüch tigen Speicher der Speicherzellenarraybereich silizidiert ist, wird dies einen Kurzschluß der benachbarten Bitleitung 103 auf Grund des Vorhandenseins des Silizids bewirken, und so ist nur der periphere Schaltungsbereich silizidiert, der die Bitleitung 103 nicht enthält. Deshalb wird in diesem Fall nur der Speicherzellenarraybereich maskiert, aber durch diesen Prozeß ergibt sich das Problem, daß zum Beispiel der Herstellungsprozeß kompliziert wird.

Ferner wird in dem obigen Fall beim Bilden der Metall verdrahtung 107 in dem Kontaktloch 105 der Speicherzelle die Oberfläche der nichtsilizidierten Bitleitung 103 exponiert, während in dem Kontaktloch 106 die Oberfläche von Sour ce/Drain 113, die silizidiert ist, exponiert wird. Somit wird beim Bilden der Metallverdrahtung 107 bei einem der Kontaktlöcher dessen silizidierte Oberfläche exponiert, während bei dem anderen Kontaktloch sein Siliziumsubstrat exponiert wird. Deshalb existieren ein Kontaktloch mit dem exponierten Silizid und das andere Kontaktloch mit dem exponierten Substrat gleichzeitig, und daher bewirkt die Behandlung des Kontaktlochs 106 auf der silizidierten Seite vor dem Vergraben nicht nur die Beschädigung des exponierten Abschnittes des Kontaktlochs 105 auf der nichtsilizidierten Seite, sondern auch den resultierenden schlechten Kontakt und unzulänglichen Widerstand.

Aus der US 5 879 990 A ist einer Halbleitervorrichtung mit einem vergrabenen nicht flüchtigen Speicher und mit einer ersten Dotierstoffdiffusionszone bekannt. Aus der US 5 966 603 A ist ein Herstellungsverfahren einer Halbleiterspeichervorrichtung bekannt. Aus den US 5 117 269 A, US 5 168 334 A und US 4 713 142 A sind Halbleiterspeichervorrichtun gen mit vergrabene Bitleitungen bekannt.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung, die angesichts des obigen Problems der verwandten Technik gemacht wurde, ist es, nicht nur Silizid in einer vergrabenen Bitleitungsstruktur nur für den peripheren Schaltungsbereich (und Logikschaltungsbereich) mit Leichtigkeit und einer verringerten Anzahl von Schritten bilden zu können, sondern auch das Problem zu lösen, das aus der positionellen Differenz des exponierten Abschnittes der Öffnung zwischen den zwei Kontaktlöchern resultiert, indem der Speicher zellenarraybereich und der periphere Schaltungsbereich (und der Logikschaltungsbereich) mit der zweiten diffundierten Verunreini gungsschicht verbunden werden. Da ferner der Überlappungs abschnitt der ersten diffundierten Verunreinigungsschicht und der zweiten diffundierten Verunreinigungsschicht einen hohen Wider stand ergibt, wird das Silizid gebildet, um den Anstieg des Widerstandes zu unterdrücken. Solch ein hoher Widerstand resul tiert daraus, daß Ionen, die zum Bilden der zweiten diffundierten Verunreinigungsschicht injiziert werden, das Ende der ersten diffundierten Verunreinigungsschicht auf Grund des Vorhandenseins der Isolierschicht, die oben auf der ersten diffundierten Verun reinigungsschicht gebildet ist, nicht zur Genüge erreichen, wodurch die Bildung eines schmalen Überlappungsabschnittes und der resul tierende hohe Widerstand bewirkt werden.

Es ist eine Aufgabe der vorliegenden Erfindung, wie oben erwähnt, einen äußerst zuverlässigen Halbleiterspeicher und ein Herstellungsverfahren von ihm vorzusehen, die darauf gerichtet sind, verschiedene Probleme zu lösen, die sich aus der vergrabenen Bitleitungsstruktur ergeben, und einen niedrigeren Widerstand, eine größere Feinheit und eine Operation bei höherer Geschwindigkeit zu realisieren.

Die Aufgabe ist durch die unabhängigen Ansprüche 1 und 9 gelöst.

Der jetzige Erfinder ist auf die folgenden Ausführungs formen der vorliegenden Erfindung durch überlegtes Analysie ren der vorliegenden Erfindung gekommen.

Die vorliegende Erfindung betrifft eine Halbleiterspei chervorrichtung und ein Herstellungsverfahren von ihr, welche Halbleiterspeichervorrichtung eine sogenannte vergra bene Bitleitungsstruktur hat, wobei sich die Wortleitung und die Bitleitung mittels der Isolierschicht kreuzen, um den Speicherzellenarraybereich und den peripheren Schaltungs bereich zu bilden (ein Logikschaltungsbereich mit einem erforderlichen Transistor kann zusätzlich enthalten sein), und die erste diffundierte Verunreinigungsschicht, die unter der Isolierschicht gebildet ist.

Der Halbleiterspeicher gemäß der vorliegenden Erfindung umfasst eine zweite diffundierte Verunreinigungsschicht gebildet ist, die mit einem Ende der ersten diffundierten Verunreinigungsschicht teilweise über lappt ist, und daß ein Silizid auf der Oberfläche einer dritten diffundierten Verunreinigungsschicht gebildet ist, das die Oberflächenschicht der zweiten diffundierten Verun reinigungsschicht, einschließlich des Überlappungsabschnit tes, und von Source/Drain des Selektionstransistors bildet.

In diesem Fall kann ein Teil der zweiten diffundierten Verunreinigungsschicht entweder gemeinsam mit einer der dritten diffundierten Verunreinigungsschichten gebildet werden, die Source/Drain bilden, oder unabhängig von ihr.

Bei der Speicherzelle und dem Selektionstransistor sind die zweite diffundierte Verunreinigungsschicht und die dritte diffundierte Verunreinigungsschicht durch eine Ver drahtung durch das Silizid verbunden.

Ferner ist bei der Speicherzelle und dem Selektions transistor das Silizid jeweilig auf deren Oberflächen gebil det, und sie sind durch eine Metallverdrahtung miteinander verbunden.

Weiterhin ist der periphere Schaltungsbereich mit dem Silizid gebildet, und die Oberfläche der diffundierten Verunreinigungsschicht des Speicherzellenarraybereiches ist nicht silizidiert.

Das Herstellungsverfahren der Halbleiterspeichervor richtung gemäß der vorliegenden Erfindung umfaßt die folgen den Schritte.

Das heißt, das Herstellungsverfahren umfaßt einen Schritt zum Abgrenzen eines ersten Elementbildungsbereiches des peripheren Schaltungsbereiches und/oder des Logikschal tungsbereiches und eines zweiten Elementbildungsbereiches der Speicherzelle auf dem Halbleitersubstrat, einen Schritt zum Mustern, zu vorbestimmten Formen, eines ersten Silizium dioxidfilms, eines Speichersiliziumnitridfilms und eines zweiten Siliziumdioxidfilms ausschließlich für den zweiten Elementbildungsbereich nach dem Anordnen des ersten Silizi umdioxidfilms, des Speichersiliziumnitridfilms und des zweiten Siliziumdioxidfilms auf den ersten und den zweiten Elementbildungsbereichen, einen Schritt zum Bilden einer Isolierschicht über der ersten diffundierten Verunreini gungsschicht nach dem Bilden der ersten diffundierten Verun reinigungsschicht, um als Bitleitung zu dienen, indem Verun reinigungen in den zweiten Elementbildungsbereich selektiv eingeführt werden, einen Schritt zum Entfernen des ersten Siliziumdioxidfilms, des Speichersiliziumnitridfilms und des zweiten Siliziumdioxidfilms nur von dem ersten Elementbil dungsbereich und dem Verbindungsabschnitt zwischen dem ersten Elementbildungsbereich und dem zweiten Elementbil dungsbereich, einen Schritt zum Bilden eines Gateisolier films in dem ersten Elementbildungsbereich, einen Schritt zum Bilden einer Gateelektrode auf dem Gateisolierfilm des ersten Elementbildungsbereiches und der Wortleitung auf dem ersten Siliziumdioxidfilm, dem Speichersiliziumnitridfilm und dem zweiten Siliziumdioxidfilm in dem zweiten Element bildungsbereich durch Mustern des Siliziumfilms nach dem Bilden eines Siliziumfilms auf dem ersten Elementbildungs bereich und dem zweiten Elementbildungsbereich, einen Schritt zum Bilden der zweiten diffundierten Verunreini gungsschicht, wobei ein Ende von ihr ein Ende der ersten diffundierten Verunreinigungsschicht überlappt, um auf dem Verbindungsabschnitt verbunden zu sein, und zum Bilden der dritten diffundierten Verunreinigungsschicht, um als Source/Drain in dem ersten Elementbildungsbereich zu dienen, durch Einführen von Verunreinigungen in den Verbindungsab schnitt und den ersten Elementbildungsbereich, und einen Schritt zum Bilden eines Silizids auf der Oberfläche der zweiten diffundierten Verunreinigungsschicht, die den Über lappungsabschnitt enthält, und auf der Oberfläche der drit ten diffundierten Verunreinigungsschicht, die Source/Drain des Selektionstransistors bildet.

In dem obigen Fall kann ein Teil der zweiten diffun dierten Verunreinigungsschicht entweder integral mit einem Ende der dritten diffundierten Verunreinigungsschicht oder unabhängig davon gebildet werden.

Gemäß der vorliegenden Erfindung ermöglicht die vergra bene Bitleitungsstruktur nicht nur die Bildung des Silizids ausschließlich für den peripheren Schaltungsbereich (und den Logikschaltungsbereich) mit Leichtigkeit und einer geringe ren Anzahl von Schritten, sondern auch das Lösen des Pro blems, das aus der positionellen Differenz des exponierten Abschnittes der Öffnung zwischen dem Kontaktloch des Spei cherzellenarraybereiches und dem Kontaktloch des peripheren Schaltungsbereiches resultiert, indem beide durch die zweite diffundierte Verunreinigungsschicht verbunden werden. Ferner kann das Silizid auch auf dem Überlappungsabschnitt gebildet werden, der die Bitleitung zwischen der ersten diffundierten Verunreinigungsschicht und der zweiten diffundierten Verun reinigungsschicht bildet, um den Anstieg des Widerstandes zu unterdrücken. Auf diese Weise kann durch die vorliegende Erfindung ein äußerst zuverlässiger Halbleiterspeicher realisiert werden, indem verschiedene Probleme gelöst wer den, die sich aus der vergrabenen Bitleitungsstruktur erge ben, indem die Bildung des Silizids garantiert wird, was zu einer höheren Feinheit, einer höheren Operationsgeschwindig keit und einem kleineren Widerstand führt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine schematische Schnittansicht, die einen herkömmlichen nichtflüchtigen Speicher zeigt;

Fig. 2 ist eine schematische Schnittansicht längs einer Wortleitung einer Speicherzelle des herkömmlichen nicht flüchtigen Speichers;

Fig. 3 ist eine schematische Draufsicht auf einen nichtflüchtigen Speicher gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 4A ist eine schematische Schnittansicht längs der Linie I-I' des nichtflüchtigen Speichers gemäß der ersten Ausführungsform, die in Fig. 3 gezeigt ist;

Fig. 4B ist eine schematische Schnittansicht längs der Linie II-II' des nichtflüchtigen Speichers gemäß der ersten Ausführungsform, die in Fig. 3 gezeigt ist;

Fig. 4C ist eine schematische Schnittansicht längs der Linie III-III' des nichtflüchtigen Speichers gemäß der ersten Ausführungsform, die in Fig. 3 gezeigt ist;

Fig. 5A ist eine schematische Schnittansicht, die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform zeigt;

Fig. 5B ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 5A zeigt;

Fig. 5C ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 5A zeigt;

Fig. 6A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 5B (Fig. 5C) zeigt;

Fig. 6B ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 6A zeigt;

Fig. 6C ist eine schematische Schnittansicht längs der Linie IV-IV', die einen Herstellungsprozeß des nichtflüchti gen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 6A zeigt;

Fig. 7A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 6B (Fig. 6C) zeigt;

Fig. 7B ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 6B (Fig. 6C) zeigt;

Fig. 7C ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 7A (Fig. 7B) zeigt;

Fig. 8A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 7C zeigt;

Fig. 8B ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der ersten Ausführungsform im Anschluß an jenen von Fig. 7C zeigt;

Fig. 9 ist eine schematische Draufsicht, die einen nichtflüchtigen Speicher gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 ist eine schematische Schnittansicht längs der Linie I-I' des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform;

Fig. 11A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform zeigt;

Fig. 11B ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 11A zeigt;

Fig. 12A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 11B zeigt;

Fig. 12B ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der zweiten Ausführungsform im An schluß an jenen von Fig. 11B zeigt;

Fig. 12C ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 12A (Fig. 12B) zeigt;

Fig. 13A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 12C zeigt;

Fig. 13B ist eine schematische Schnittansicht längs der Linie IV-IV', die einen Herstellungsprozeß des nichtflüchti gen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 12C zeigt;

Fig. 13C ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 13A (Fig. 13B) zeigt;

Fig. 13D ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der zweiten Ausführungsform im An schluß an jenen von Fig. 13A (Fig. 13B) zeigt;

Fig. 14A ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 13C (Fig. 13D) zeigt;

Fig. 14B ist eine schematische Schnittansicht längs der Linie I-I', die einen Herstellungsprozeß des nichtflüchtigen Speichers gemäß der zweiten Ausführungsform im Anschluß an jenen von Fig. 14A zeigt; und

Fig. 14C ist eine schematische Schnittansicht längs der Linie III-III', die einen Herstellungsprozeß des nichtflüch tigen Speichers gemäß der zweiten Ausführungsform im An schluß an jenen von Fig. 14A zeigt.

EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im folgenden werden unter Bezugnahme auf Zeichnungen bevorzugte Ausführungsformen der vorliegenden Erfindung eingehend beschrieben.

Erste Ausführungsform

Zuerst folgt die Erläuterung bezüglich der ersten Aus führungsform der vorliegenden Erfindung. Ein nichtflüchtiger Halbleiterspeicher (nichtflüchtiger Speicher) hat eine vergrabene Bitleitungsstruktur mit Silizid, das nur bei einem peripheren Schaltungsbereich und einem Logikschaltungsbereich in einem Speicherzellenarraybereich gebildet ist.

Fig. 3 ist eine schematische Draufsicht auf den nicht flüchtigen Speicher gemäß der ersten Ausführungsform der vorliegenden Erfindung, die die Grenze und deren Umgebung zwischen dem Speicherzellenarraybereich und dem peripheren Schaltungsbereich zeigt. Fig. 4A ist eine schematische Schnittansicht längs der Linie I-I' in Fig. 3; Fig. 4B ist eine schematische Schnittansicht längs der Linie II-II' in Fig. 3; Fig. 4C ist eine schematische Schnittansicht längs der Linie III-III' in Fig. 3.

Dieser nichtflüchtige Speicher umfaßt ein p-Typ-Silizi umsubstrat 1, auf dem ein Speicherzellenarraybereich 2 und ein peripherer Schaltungsbereich 3 (und ein Logikschaltungs bereich: nicht gezeigt) gebildet sind, die beide durch einen Feldsiliziumdioxidfilm 4 getrennt sind. Im Falle dieses Speichers kann ein sogenanntes SOI-(Silicon On Insulator)- Substrat für das Siliziumsubstrat 1 eingesetzt werden, um die parasitäre Kapazität bei der Operation mit höherer Geschwindigkeit zu reduzieren.

In dem Speicherzellenarraybereich 2 überkreuzen sich eine Bitleitung 11 und eine Wortleitung 12 (orthogonal) mittels einer Isolierschicht 13, und jede Speicherzelle ist an jedem Kreuzungsabschnitt gebildet. Die Bitleitung 11 ist auf der Oberfläche des Siliziumsubstrates 1 als diffundierte Verunreinigungsschicht gebildet, die Verunreinigungen ent hält, wie z. B. Arsen (As) in diesem Fall, die durch ein Ionenimplantationsverfahren eingeführt wurden, und ist ferner mit einer Isolierschicht 13 versehen, die durch ein thermisches Oxidationsverfahren auf ihr gebildet wurde, um die Isolierung zwischen der Bitleitung 11 und der Wortlei tung 12 zu gewährleisten. Ein erster Siliziumdioxidfilm 20, ein Speichersiliziumnitridfilm 21 und ein zweiter Silizium dioxidfilm 22 sind zwischen benachbarten Bitleitungen 11 angeordnet, um die erforderliche Isolierung zu gewährleisten. Es reicht aus, wenn die benachbarten Bitleitungen 11 durch irgendeinen der Filme 20-22 isoliert sind, aber in dieser Ausführungsform sind alle Filme zwischen den Bitlei tungen 11 angeordnet.

Die Gateelektrodenstruktur der Speicherzelle umfaßt den ersten Siliziumdioxidfilm 20, den Speichersiliziumnitridfilm 21 und den Verbindungsabschnitt, wo sich der zweite Silizi umdioxidfilm 22 und die Wortleitung 12 kreuzen. In dieser Speicherzelle dient die Bitleitung 11 auch als Source/Drain, während der Speichersiliziumnitridfilm 21 elektrische Ladun gen speichert und entlädt, so daß die Speicherzelle als Speicher fungiert.

Um ferner den Schwellenwert der Oberflächenschicht des Siliziumsubstrates 1 unmittelbar unter dem ersten Silizium dioxidfilm 20 zu steuern, kann eine Kanalstopperschicht 23, wie in Fig. 4C gezeigt, unter Einsatz eines Ionenimplantati onsverfahrens mit p-Typ-Verunreinigungen gebildet werden.

Andererseits umfaßt der periphere Schaltungsbereich 3 Selektionstransistoren, die mit einer Gateelektrode 16 gebildet sind, die auf einem Gateisolierfilm 15 gemustert ist, während n-Typ-Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, in die Oberflächenschicht des Siliziumsubstra tes 1 auf beiden Seiten der Gateelektrode 16 durch ein Ionenimplantationsverfahren eingeführt wurden, um Source/Drain 17 zu bilden.

In dieser Ausführungsform sind der erste Silizium dioxidfilm 20, der Speichersiliziumnitridfilm 21 und der zweite Siliziumdioxidfilm 22 nur auf dem Speicherzellenarray 2 (die untere Seite in Fig. 3) gebildet, das durch ein Segment M-M' von Fig. 3 begrenzt wird, während die diffun dierte Verunreinigungsschicht 14, die n-Typ-Verunreinigungen enthält, wie z. B. Arsen (As) in diesem Fall, die durch ein Ionenimplantationsverfahren in die Oberflächenschicht des Siliziumsubstrates 1 eingeführt wurden, auf dem Verbindungs abschnitt des Speicherzellenarraybereiches 2 und des peripheren Schaltungsbereiches 3 gebildet ist, der durch das Segment M-M' begrenzt wird und der oberen Seite in Fig. 3 entspricht. Diese diffundierte Verunreinigungsschicht 14 dient teilweise als Source/Drain 17 des Selektionstransi stors.

In dieser Ausführungsform sind die Bitleitung 11 und die diffundierte Verunreinigungsschicht 14, wie in Fig. 4A gezeigt, durch ihre jeweiligen Enden verbunden, die einander überlappen, und das Silizid von Metallen, die hohe Schmelz punkte haben, d. h., in diesem Fall eine Titansilizidschicht 18, die aus Ti und Si gebildet ist, ist auf der Oberflächen schicht von Source/Drain 17 des Selektionstransistors in dem peripheren Schaltungsbereich 3 gebildet, der durch das Segment M-M' begrenzt wird, das heißt, der obere Bereich in dem in Fig. 3 gezeigten Fall.

Dann werden, wie in Fig. 3 und Fig. 4A gezeigt, ein Kontaktloch 31 zum teilweisen Exponieren der Titansilizid schicht 18 auf der diffundierten Verunreinigungsschicht 14 zu einer Isolierzwischenschicht 19, die die gesamte Oberfläche und einen BPSG-Film 35 abdeckt, und das Kontakt loch 32 zum teilweisen Exponieren der Oberfläche der Titan silizidschicht 18 auf Source/Drain 17 gebildet, während dem Bilden eines Wolfram-(W)-Steckers 34 zum Füllen dieser (Löcher) das Bilden der Metallverdrahtung 33 durch Mustern folgt, um die Bitleitung 11 und den Selektionstransistor durch die diffundierte Verunreinigungsschicht 14 und Source/Drain 17 miteinander zu verbinden.

Diese Ausführungsform betrifft den Fall, wenn die dif fundierte Verunreinigungsschicht 14 und Source/Drain 17 des Selektionstransistors silizidiert werden, ist aber auch zur Silizidierung der diffundierten Verunreinigungsschicht in dem Logikschaltungsbereich und zur Polysilizidierung von verschiedenen Gattern geeignet.

Im folgenden wird ein Herstellungsprozeß des nicht flüchtigen Speichers gemäß dieser Ausführungsform beschrieben. Fig. 5A bis 8B sind die schematischen Schnittansichten, die Schritte des Herstellungsprozesses des nichtflüchtigen Speichers gemäß dieser Ausführungsform sequentiell zeigen. Hier zeigt jedes der Paare Fig. 5B und Fig. 5C, Fig. 6B und Fig. 6C, Fig. 7A und 7B und Fig. 8A und Fig. 8B jeweilig verschiedene Schnitte bezüglich desselben Prozeßschrittes.

Zuerst wird ein Feldoxidationsfilm 4 mit einer Dicke von 200 nm-500 nm (siehe Fig. 4A) zum Trennen des Spei cherzellenarraybereiches 2 von dem peripheren Schaltungs bereich 3 auf der Oberfläche des p-Typ-Siliziumsubstrates 1 (wofür ein SOI-Substrat eingesetzt werden kann) durch ein selektives Oxidationsverfahren und LOCOS-Verfahren gebildet. Bei diesem Prozeß kann ein sogenanntes STI-(Shallow Trench Isolation)-Elementisolierverfahren eingesetzt werden, bei dem eine Nut in dem Elementisolierbereich gebildet wird, um einen Isolator in der Nut einzubetten.

Als nächstes werden, wie in Fig. 5A gezeigt, ein erster Siliziumdioxidfilm 20, der die gesamte Oberfläche bedeckt, mit einer Dicke von 5 nm-10 nm bei 900°C durch ein ther misches Oxidationsverfahren, ein Speichersiliziumnitridfilm mit einer Dicke von 6 nm-12 nm durch ein CVD-Verfahren und ein zweiter Siliziumdioxidfilm mit einer Dicke von 4 nm-10 nm durch ein thermisches Oxidationsverfahren bei 1000°C in der gegebenen Reihenfolge gebildet, während ein Resistmuster 44 auf dem Speicherzellenarraybereich 2 gebildet wird, wobei eine partielle Öffnung verbleibt (in diesem Fall kann die schräge Ionenimplantation auf die Oberfläche des Substrates 1 unter Verwendung von Bor (B) mit einer Beschleunigungs energie von 60 keV und einer Dosis von 2 × 10¹³-5 × 10¹³/cm² angewendet werden), und der erste Siliziumdioxidfilm 20, der Speichersiliziumnitridfilm 21 und der zweite Siliziumdioxidfilm 22 werden durch Trockenätzen gebildet.

Um eine Bitleitung 11 zu bilden, die auch als Source/Drain dient, wobei das Resistmuster 44 als Maske verwendet wird, wie in Fig. 5B und Fig. 5C gezeigt, werden anschließend n-Typ-Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, durch ein Ionenimplantationsverfahren mit einer Beschleunigungsenergie von 50 keV und einer Dosis von 2 × 10¹⁵-5 × 10¹⁵/cm² injiziert. Dann wird das Resistmuster 44 entfernt, und die Isolierschicht 13 wird auf der Bitleitung 11 mit einer Dicke von etwa 50 nm-200 nm bei 800°C gebil det.

Dann wird ein Trockenätzen nur auf die Bereiche des er sten Siliziumdioxidfilms 20, des Speichersiliziumnitridfilms 21 und des zweiten Siliziumdioxidfilms 22 angewendet, die auf dem peripheren Schaltungsbereich 3 enthalten sind (oberer Bereich in Fig. 3), einschließlich des Verbindungs abschnittes zwischen dem Speicherzellenarraybereich 2 und dem peripheren Schaltungsbereich 3, der durch das Segment M- M' in Fig. 3 begrenzt ist. Somit verbleiben diese Teile 20- 22 auf dem Speicherzellenarray 2, worin der oben erwähnte Teil von ihnen nicht enthalten ist.

Dann werden, wie in Fig. 6A gezeigt, nach dem Bilden eines Gateisolierfilms 15 auf dem peripheren Schaltungsbe reich 3 mit einer Dicke von 5 nm-150 nm bei 900°C durch ein thermisches Oxidationsverfahren polykristalline Silizi umfilme zum Bilden der Wortleitung 12 und der Gateelektrode 16 auf der gesamten Oberfläche mit einer Dicke von etwa 70 nm-150 nm angeordnet und mit n-Typ-Verunreinigungen wie z. B. Phosphor (P) in diesem Fall dotiert, so daß ein Wider standswert von etwa 1000 Ω.cm erhalten werden kann. In diesem Fall kann ein amorpher Siliziumfilm, der mit Phosphor dotiert ist, für den polykristallinen Siliziumfilm einge setzt werden. Dann wird darauf ein Wolframsilizidfilm 41 mit einer Dicke von etwa 100 nm-180 nm gebildet, und ferner wird darauf ein (plasma-nitrifizierter) Siliziumdioxidfilm 42 zum Verhindern der Reflexion von dem Resist mit einer Dicke von etwa 30 nm-150 nm gebildet, dem ein Resistmu stern folgt. Dann wird ein Trockenätzen auf den polykristallinen Siliziumfilm, den Wolframsilizidfilm 41 und den (plasma-nitrifizierten) Siliziumdioxidfilm 42 angewendet.

Um anschließend eine diffundierte Verunreinigungs schicht 14 und Source/Drain 17 des Selektionstransistors auf dem Verbindungsabschnitt zwischen dem Speicherzellenarray bereich 2 und dem peripheren Schaltungsbereich 3 zu bilden, erfolgt eine Ionenimplantation unter Verwendung von n-Typ- Verunreinigungen, wie z. B. Phosphor (P) in diesem Fall, bei einer Beschleunigungsenergie von 40 keV und einer Dosis von 2 × 10¹³-4 × 10¹³/cm².

Nach der Anordnung eines Siliziumdioxidfilms, der die gesamte Oberfläche mit einer Dicke von etwa 70 nm-150 nm bedeckt, durch ein CVD-Verfahren wird anschließend, wie in Fig. 6B gezeigt, ein Seitenwandabstandshalter 43 gebildet, indem ein anisotropes Ätzen (Rückätzen) auf die gesamte Oberfläche angewendet wird. In diesem Fall werden, wie in Fig. 6C gezeigt, auf der Linie IV-IV' der Speicherzelle mehr als einer der Isolierfilme aus dem ersten Siliziumdioxidfilm 20, dem Speichersiliziumnitridfilm 21 und dem zweiten Sili ziumdioxidfilm 22 beibehalten.

Im Anschluß daran werden die diffundierte Verunreini gungsschicht 14 und der Selektionstransistor auf dem Verbin dungsabschnitt des Speicherzellenarraybereiches 2 und des peripheren Schaltungsbereiches 3 durch Anwenden einer Hoch konzentrationsionenimplantation unter Verwendung von n-Typ- Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, mit einer Beschleunigungsenergie von 60 keV und einer Dosis von 2 × 10¹⁵-4 × 10¹⁵/cm² gebildet. In diesem Fall sind ein Ende der diffundierten Verunreinigungsschicht, die die Bitleitung 11 bildet, und ein Ende von Source/Drain 17 (Source/Drain 17 dienen in diesem Fall auch als diffundierte Verunreinigungsschicht 14) überlappt, wenn sie miteinander verbunden sind.

Anschließend wird, wie in Fig. 7A gezeigt, ein Metall mit einem hohen Schmelzpunkt, wie z. B. Titan (Ti) in diesem Fall, zu einem Film mit einer Dicke von etwa 20 nm-30 nm durch ein Sputterverfahren gebildet. Nachdem dann bewirkt wird, daß Si und Ti zum Beispiel bei 700°C miteinander reagieren, wird der Abschnitt, der ohne Reaktion verblieben ist, einem Rückätzprozeß unterzogen und einer Wärmebehand lung bei 800°C ausgesetzt, um eine Titansilizidschicht 18 auf der Oberfläche der diffundierten Verunreinigungsschicht 14 und der Oberfläche von Source/Drain 17 zu bilden. In diesem Fall kann anstelle der Titansilizidschicht 18 eine Cobaltsilizidschicht eingesetzt werden.

Da in dieser Ausführungsform, wie in Fig. 7B gezeigt, einer der Isolierfilme von dem ersten Siliziumdioxidfilm 20, dem Speichersiliziumnitridfilm 21 und dem zweiten Silizium dioxidfilm 22 in dem Speicherzellenarray 2 auf der Linie III-III' (zwischen den benachbarten Bitleitungen) verbleibt, wird das Silizid nicht auf dem Speicherzellenarraybereich 2 gebildet.

Dann werden, wie in Fig. 7C gezeigt, eine Isolierzwi schenschicht 19 mit einer Dicke von etwa 50 nm-150 nm und ein BPSG-Film 35 mit einer Dicke von etwa 400 nm-1000 nm jeweilig auf der gesamten Oberfläche durch ein CVD-Verfahren gebildet.

Anschließend werden nach der Anwendung einer Resistmu sterung, wie in Fig. 8A und Fig. 8B gezeigt, Kontaktlöcher 31 und 32 durch einen Trockenätzprozeß gebildet, woran sich die Bildung eines Wolframsteckers 34 zum Einbetten und die Bildung einer Metallverdrahtung 33 unter Verwendung einer Aluminiumlegierung anschließen.

Dann wird ähnlich wie bei einer gewöhnlichen integrier ten MOS-Schaltung eine mehrschichtige Metallverdrahtung hergestellt, und danach wird der Oberflächenpassivierungs film gebildet, um einen nichtflüchtigen Speicher zu vollen den.

Die vergrabene Bitleitungsstruktur gemäß der vorliegen den Erfindung ermöglicht es nicht nur, wie oben beschrieben, die Silizidbildung ausschließlich für den peripheren Schal tungsbereich 3 (und den Logikschaltungsbereich) mit Leich tigkeit und einer geringeren Anzahl von Schritten vorzuneh men, sondern es wird auch das Problem bezüglich der Kontakt löcher 31 und 32 verhindert, das auftreten kann, wenn der Speicherzellenarraybereich 2 und der periphere Schaltungs bereich 3 durch die diffundierte Verunreinigungsschicht 14 verbunden werden, da die exponierten Abschnitte der Öffnun gen von beiden Kontaktlöchern 31 und 32 jeweilig mit der Silizidschicht bedeckt sind. Da das Silizid ferner auf dem Überlappungsabschnitt der diffundierten Verunreinigungs schicht gebildet ist, der die Bitleitung 11 und die diffun dierte Verunreinigungsschicht 14 darstellt, kann die Erhö hung des Widerstandes unterdrückt werden. Durch diese Aus führungsform können, wie oben beschrieben, auf Grund der sicheren Bildung des Silizids nicht nur verschiedene Pro bleme gelöst werden, die sich aus der vergrabenen Bitlei tungsstruktur ergeben, sondern es kann auch ein nichtflüch tiger Speicher realisiert werden, der eine hohe Zuverlässig keit, einen niedrigen Widerstand, eine höhere Feinheit und eine höhere Operationsgeschwindigkeit garantiert.

Zweite Ausführungsform

Im folgenden wird die zweite Ausführungsform der vor liegenden Erfindung erläutert. Ähnlich wie bei der ersten Ausführungsform betrifft die zweite Ausführungsform auch einen nichtflüchtigen Speicher mit einer vergrabenen Bitlei tungsstruktur, aber der letztere unterscheidet sich von dem ersteren bezüglich der Art und Weise, in der die Verbindung zwischen dem Speicherzellenarraybereich und dem peripheren Schaltungsbereich gebildet wird.

Fig. 9 ist eine schematische Draufsicht, die einen nichtflüchtigen Speicher gemäß dieser Ausführungsform zeigt, im besonderen den Abschnitt in der Nähe der Grenze des Speicherzellenarraybereiches und des peripheren Schaltungs bereiches. Fig. 10 ist eine schematische Schnittansicht längs der Linie I-I' in Fig. 9. Ferner sind in dieser Aus führungsform Teile, die jenen entsprechen, die in der ersten Ausführungsform beschrieben wurden, mit denselben Zahlen und Zeichen versehen.

Ähnlich wie bei der ersten Ausführungsform umfaßt der nichtflüchtige Speicher gemäß dieser Ausführungsform einen Speicherzellenarraybereich 2 und einen peripheren Schal tungsbereich 3 (und einen Logikschaltungsbereich: nicht gezeigt), die durch einen Feldsiliziumdioxidfilm 4 getrennt sind. Die zweite Ausführungsform unterscheidet sich jedoch von der ersten Ausführungsform darin, daß die beiden durch den Feldsiliziumdioxidfilm 4 vollständig getrennt sind.

Ferner kreuzen sich auch bei dieser Ausführungsform in dem Speicherzellenarraybereich 2 eine Bitleitung 11 und eine Wortleitung 12 (orthogonal) mittels einer Isolierschicht 13, und jeder Speicher ist an jedem Kreuzungsabschnitt gebildet. Die Bitleitung 11 ist auf dem Siliziumsubstrat 1 als diffun dierte Verunreinigungsschicht gebildet, die durch Ionen implantation mit n-Typ-Verunreinigungen erzeugt wird, und die Isolierschicht 13 ist auf der Bitleitung durch einen thermischen Oxidationsprozeß gebildet, um die Isolierung zwischen der Bitleitung 11 und der Wortleitung 12 zu gewähr leisten. Ein erster Siliziumdioxidfilm 20, ein Speichersili ziumnitridfilm 21 und ein zweiter Siliziumdioxidfilm 22 sind zwischen benachbarten Bitleitungen angeordnet, um die Iso lierung zu gewährleisten.

Die Gateelektrode der Speicherzelle umfaßt den ersten Siliziumdioxidfilm 20, den Speichersiliziumnitridfilm 21 und den Kreuzungsabschnitt des zweiten Siliziumdioxidfilms 22 und der Wortleitung 12. In dieser Speicherzelle dient die Bitleitung 11 auch als Source/Drain, wodurch der Speicher siliziumnitridfilm 21 elektrische Ladungen speichert und entlädt, um als Speicher zu fungieren.

Andererseits umfaßt der periphere Schaltungsbereich 3 Selektionstransistoren, wobei jeder Selektionstransistor einen Gateisolierfilm 15 und eine Elektrode 16 umfaßt, die auf ihm durch einen Musterungsprozeß gebildet wird, und Source/Drain 17, die durch Injizieren von n-Typ-Verunreini gungen in die Oberflächenschicht des Siliziumsubstrates 1 auf beiden Seiten der Gateelektrode 16 durch einen Ionen implantationsprozeß gebildet werden.

Gemäß dieser Ausführungsform sind der erste Silizium dioxidfilm 20, der Speichersiliziumnitridfilm 21 und der zweite Siliziumdioxidfilm 22 nur auf der Seite des Speicher zellenarraybereiches 2 gebildet (untere Seite in Fig. 9), der durch das Segment N-N' in Fig. 9 begrenzt wird, während die diffundierte Verunreinigungsschicht 14, die durch das Injizieren von n-Typ-Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, in die Oberflächenschicht des Silizium substrates 1 durch einen Ionenimplantationsprozeß erzeugt wird, auf dem Verbindungsabschnitt zwischen dem Speicherzel lenarraybereich 2 und dem peripheren Schaltungsbereich 3 (obere Seite in Fig. 9) gebildet ist, der durch das Segment N-N' in Fig. 9 begrenzt wird. Diese diffundierte Verunreini gungsschicht 14 fungiert teilweise als Source/Drain 17 des Selektionstransistors. In dieser Ausführungsform ist der Verbindungsabschnitt, d. h., die diffundierte Verunreini gungsschicht 14 auf der Seite des Speicherzellenarrayberei ches 2 vorgesehen, der durch den Feldsiliziumdioxidfilm 4 abgetrennt ist.

In dieser Ausführungsform sind, wie in Fig. 10 gezeigt, ein Ende der Bitleitung 11 und ein Ende der diffundierten Verunreinigungsschicht 14 miteinander verbunden, indem sie einander überlappen; die Silizidschicht 18, die durch Sili zidieren von Metallen mit hohen Schmelzpunkten, wie z. B. Ti und Si in diesem Fall, gebildet wird, ist auf der Oberfläche der diffundierten Verunreinigungsschicht 14 vorgesehen, einschließlich der Oberflächenschicht von Source/Drain 17 des Selektionstransistors und des Überlappungsabschnittes 14a in dem peripheren Schaltungsbereich 3 in dem Bereich, der dem oberen Bereich entspricht, der durch das Segment N-N' in Fig. 9 begrenzt wird.

Dann werden das Kontaktloch 31 zum teilweisen Exponie ren der Oberfläche der (Titan-)Silizidschicht 18 auf der diffundierten Verunreinigungsschicht 14 zu der Isolier zwischenschicht 19 und dem BPSG-Film 35 und das Kontaktloch 32 zum teilweisen Exponieren der Oberfläche der Titansili zidschicht 18 auf Source/Drain 17 gebildet, woran sich die Bildung des Wolfram-(W)-Steckers 34 zum Füllen dieser Kon taktlöcher und die Bildung der Metallverdrahtung 33 zum Verbinden der Bitleitung 11 mit dem Selektionstransistor durch die diffundierte Verunreinigungsschicht 14 und Source/Drain 17 anschließen.

Im folgenden wird ein Herstellungsprozeß des nicht flüchtigen Speichers gemäß dieser Ausführungsform beschrie ben. Fig. 11A-Fig. 14C sind schematische Schnittansichten, die Schritte des Herstellungsprozesses gemäß dieser Ausfüh rungsform sequentiell zeigen. Die Paare Fig. 12A und Fig. 12B, Fig. 13A und Fig. 13B, Fig. 13C und Fig. 13D, Fig. 14B und Fig. 14C zeigen jeweilig dieselben Schritte des Prozes ses, die sich durch den gewählten Schnitt unterscheiden.

Zuerst wird, wie in Fig. 11A gezeigt, ein Feldsilizium dioxidfilm 4 mit einer Dicke von etwa 200 nm-500 nm durch ein selektives Oxidationsverfahren und LOCOS-Verfahren auf der Oberfläche eines p-Typ-Siliziumsubstrates 1 gebildet (wofür ein SOI-Substrat eingesetzt werden kann), um den Speicherzellenarraybereich 2 und den peripheren Schaltungs bereich 3 voneinander zu trennen. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, daß der Speicherzellenarraybereich 2 und der periphere Schal tungsbereich 3 durch den Feldsiliziumdioxidfilm 4 vollstän dig voneinander getrennt sind. In diesem Fall kann das sogenannte STI-(Shallow Trench Isolation)-Elementisolierverfahren eingesetzt werden, das zum Einbetten eines Isolators in einem Graben bestimmt ist, der in dem Elementisolier bereich vorgesehen ist.

Als nächstes werden, wie in Fig. 11B gezeigt, der erste Siliziumdioxidfilm 20 mit einer Dicke von etwa 5 nm-10 nm bei 900°C durch ein thermisches Oxidationsverfahren, der Speichersiliziumnitridfilm mit einer Dicke von etwa 6 nm- 12 nm durch ein CVD-Verfahren und der zweite Siliziumdioxid film mit einer Dicke von etwa 4 nm-10 nm bei 1000°C durch ein thermisches Oxidationsverfahren sequentiell gebildet, woran sich die Bildung des Resistmusters 44 anschließt, das auf dem Speicherzellenarraybereich 2 nur teilweise geöffnet wird (in diesem Fall kann eine schräge Ionenimplantation auf die Oberflächenschicht des Substrates 1 unter Verwendung von Bor (B) mit einer Beschleunigungsenergie von 60 keV und einer Dosis von 2 × 10¹³-5 × 10¹³/cm² angewendet werden), und ein Trockenätzen des ersten Siliziumdioxidfilms 20, des Speichersiliziumnitridfilms 21 und des zweiten Siliziumdi oxidfilms 22.

Um die Bitleitung 11 zu bilden, die auch als Source/Drain dient, wobei das Resistmuster 44 als Maskierung verwendet wird, erfolgt anschließend, wie in Fig. 12A und Fig. 12B gezeigt, eine Ionenimplantation unter Verwendung von n-Typ-Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, mit einer Beschleunigungsenergie von 50 keV und einer Dosis von 2 × 10¹⁵-5 × 10¹⁵/cm². Dann wird das Resistmuster 44 entfernt, und die Isolierschicht 13 mit einer Dicke von etwa 50 nm-200 nm wird bei 800°C auf der Bitleitung 11 durch ein thermisches Oxidationsverfahren gebildet.

Dann wird ein Trockenätzen auf den ersten Siliziumdi oxidfilm 20, den Speichersiliziumnitridfilm 21 und den zweiten Siliziumdioxidfilm 22 nur in dem peripheren Schal tungsbereich 3 angewendet, der den Verbindungsabschnitt zwischen dem Speicherzellenarraybereich 2 und dem peripheren Schaltungsbereich 3 enthält, der durch das Segment N-N' begrenzt wird, das in Fig. 9 gezeigt ist (oberer Bereich in Fig. 9). Somit werden die Filme 20-22 auf dem Speicherzel lenarraybereich 2 belassen, der nicht den oben erwähnten Abschnitt davon enthält.

Anschließend wird, wie in Fig. 12C gezeigt, nach der Bildung eines Gateisolierfilms 15 mit einer Dicke von etwa 5 nm-18 nm auf dem peripheren Schaltungsbereich 2 durch einen thermischen Oxidationsprozeß bei 900°C ein polykri stalliner Siliziumfilm, der als Wortleitung 12 und Gateelek trode 16 dient, mit einer Dicke von etwa 70 nm-150 nm gebildet, wobei er die gesamte Oberfläche bedeckt, und eine Diffusionsdotierung unter Verwendung von n-Typ-Verunreini gungen, wie z. B. Phosphor (P) in diesem Fall, wird zum Erhalten des Widerstandes von etwa 100 Ω.cm ausgeführt. In diesem Fall kann ein amorpher Siliziumfilm, der mit Phosphor dotiert wird, anstelle des polykristallinen Siliziumfilms eingesetzt werden. Dann wird darauf der Wolframsilizidfilm 41 mit einer Dicke von etwa 100 nm-180 nm gebildet, und darauf wird ein Plasmasiliziumnitridoxidfilm 42 zum Verhin dern der Reflexion von dem Resist mit einer Dicke von etwa 30 nm-150 nm gebildet, woran sich eine Resistmusterung anschließt. Danach wird ein Trockenätzen auf den polykri stallinen Siliziumfilm, den Wolframsilizidfilm 41 und den Plasmasiliziumnitridoxidfilm 42 angewendet.

Um die diffundierte Verunreinigungsschicht 14 und Source/Drain 17 des Selektionstransistors für den Verbin dungsabschnitt zwischen dem Speicherzellenarraybereich 2 und dem peripheren Schaltungsbereich 3 zu bilden, wird anschlie ßend eine Ionenimplantation unter Verwendung von n-Typ- Verunreinigungen, wie z. B. Phosphor (P) in diesem Fall, mit einer Beschleunigungsenergie von 40 keV und einer Dosis von 2 × 10¹³-4 × 10¹³/cm² angewendet. Da in dieser Ausführungs form der Speicherzellenarraybereich 2 und der periphere Schaltungsbereich 3 durch den Feldsiliziumdioxidfilm 4 vollständig getrennt sind, ist der Verbindungsabschnitt in dem Speicherzellenarraybereich 2 vorgesehen.

Nach dem Anordnen des Siliziumdioxidfilms mit einer Dicke von etwa 70 nm-150 nm auf der gesamten Oberfläche durch ein CVD-Verfahren wird anschließend, wie in Fig. 13A gezeigt, ein anisotropes Ätzen (Rückätzen) auf die gesamte Oberfläche angewendet, um einen Seitenwandabstandshalter 43 zu bilden. In diesem Fall bleiben, wie in Fig. 13B gezeigt, einer oder mehrere Isolierfilme von dem ersten Siliziumdi oxidfilm 20, dem Speichersiliziumnitridfilm 21 und dem zweiten Siliziumdioxidfilm 22 auf dem Speicherzellenab schnitt längs der Linie IV-IV' erhalten.

Anschließend wird eine Ionenimplantation auf den Ver bindungsabschnitt zwischen dem Speicherzellenarraybereich 2 und dem peripheren Schaltungsbereich 3 unter Verwendung von n-Typ-Verunreinigungen, wie z. B. Arsen (As) in diesem Fall, mit einer Beschleunigungsenergie von 60 keV und einer Dosis von 2 × 10¹⁵-4 × 10¹⁵/cm² angewendet, um eine diffundierte Verunreinigungsschicht 14 und den Selektionstransistor zu bilden. In diesem Fall werden ein Ende der diffundierten Verunreinigungsschicht, die die Bitleitung 11 bildet, und ein Ende der diffundierten Verunreinigungsschicht 14 verbun den, indem sie einander überlappen.

Anschließend wird, wie in Fig. 13C gezeigt, der Film aus einem Metall mit einem hohen Schmelzpunkt, wie z. B. Titan (Ti) in diesem Fall, mit einer Dicke von etwa 20 nm- 30 nm durch das Sputterverfahren gebildet. Nachdem dann Si und Ti einem Wärmebehandlungsprozeß bei zum Beispiel 700°C unterzogen wurden, um sie miteinander reagieren zu lassen, wird die Schicht, die ohne Reaktion verblieben ist, dem Rückätzprozeß und dem Wärmebehandlungsprozeß bei 800°C ausgesetzt, um eine Titansilizidschicht 18 auf der Oberflä che der diffundierten Verunreinigungsschicht 14 und der Oberfläche von Source/Drain 17 zu bilden. In diesem Fall kann die Cobaltsilizidschicht anstelle des Titansilizids eingesetzt werden.

Da in dieser Ausführungsform, wie in Fig. 13D gezeigt, der Isolierfilm von einem des ersten Siliziumdioxidfilms 20, des Speichersiliziumnitridfilms 21 und des zweiten Silizium dioxidfilms 22 in dem Bereich über der Linie III-III' in der Figur (zwischen den benachbarten Bitleitungen 11) des Spei cherzellenarraybereiches 2 verbleibt, wird das Silizid nicht auf dem Speicherzellenarraybereich 2 gebildet.

Anschließend werden, wie in Fig. 14A gezeigt, eine Iso lierzwischenschicht 19 und ein BPSG-Film 35 mit einer Dicke von etwa 50 nm-150 nm bzw. einer Dicke von etwa 400 nm- 1000 nm durch ein CVD-Verfahren gebildet.

Anschließend werden nach dem Resistmustern, wie in Fig. 14B und Fig. 14C gezeigt, Kontaktlöcher 31 und 32 durch Trockenätzen gebildet, und Wolfram 34, das zu vergraben ist, wird gebildet, woran sich die Bildung einer Metallverdrah tung 33 unter Verwendung einer Aluminiumlegierung an schließt.

Dann wird ähnlich wie bei einer gewöhnlichen integrier ten MOS-Schaltung eine mehrschichtige Metallverdrahtung vorgesehen, und ein Oberflächenpassivierungsfilm wird gebil det, um einen nichtflüchtigen Speicher zu vollenden.

Der nichtflüchtige Speicher mit der vergrabenen Bitlei tungsstruktur gemäß dieser Ausführungsform ermöglicht nicht nur, wie oben beschrieben, die leichte Bildung des Silizids nur auf dem peripheren Schaltungsbereich 3 (und Logikschal tungsbereich) mit einer geringeren Anzahl von Verarbeitungs schritten, sondern es wird auch das Problem verhindert, das sich daraus ergibt, daß die Silizidschicht 18 auf den expo nierten Oberflächen der Öffnungen in den Kontaktlöchern 31 und 32 vorhanden ist, da der Speicherzellenarraybereich 2 und der periphere Schaltungsbereich 3 durch die diffundierte Verunreinigungsschicht 14 miteinander verbunden sind. Da das Silizid ferner auf dem Überlappungsabschnitt zwischen der diffundierten Verunreinigungsschicht, die die Bitleitung 11 darstellt, und der diffundierten Verunreinigungsschicht 14 gebildet ist, kann die Erhöhung des Widerstandes unterdrückt werden. Auf diese Weise können gemäß dieser Ausführungsform verschiedene Probleme, die sich aus der vergrabenen Bitlei tungsstruktur ergeben, auf Grund der sicheren Bildung des Silizids gelöst werden, wodurch die Realisierung eines äußerst zuverlässigen nichtflüchtigen Speichers herbeige führt wird, der sich durch einen niedrigen Widerstand, eine größere Feinheit und eine Hochgeschwindigkeitsoperation auszeichnet.

Ferner stehen bei den ersten und zweiten Ausführungs formen die folgenden Varianten zur Verfügung.

1. Silizidierung der diffundierten Verunreinigungs schicht des peripheren Schaltungsbereiches 3 (und des Logik schaltungsbereiches) oder der diffundierten Verunreinigungs schicht der Gateelektrode, während die Wortleitung 12 des Speicherzellenarraybereiches 2 silizidiert oder polysilizi diert (polysidized) wird.
2. Bilden des Siliziumnitridfilms oder des nitrifi zierten Oxidfilms auf jeder Gateelektrode nicht nur zum Verhindern der Reflexion zu der Zeit der Belichtung, sondern auch deshalb, um als Ätzstopper zu fungieren, um ein ge wünschtes Ätzen zu erreichen.

Claims

1. Halbleiterspeichervorrichtung mit einem Speicher zellenarraybereich (2), in dem sich eine Wortleitung (12) und eine Bitleitung (11) erstrecken, die einander kreuzen, wobei zwischen ihnen eine Isolierschicht (13) angeordnet ist, und jede Speicherzelle mit einer Bitleitung (11) und einer Wortleitung (12) verbunden ist, mit einem peripheren Schaltungsbereich (3), der einen Auswahltransistor für die Speicherzelle enthält, wobei die Halbleiterspeichervorrich tung folgendes umfaßt:
eine erste Dotierstoffdiffusionszone (11), die unter der Isolierschicht (13) gebildet ist und als Bitleitung (11) dient;
eine zweite Dotierstoffdiffusionszone (14) in einem Zwischenverbindungsabschnitt zwischen dem Speicherzellen arraybereich (2) und dem peripheren Schaltungsbereich (3), wobei die zweite Dotierstoffdiffusionszone (14) mit der ersten Dotierstoffdiffusionszone (11) derart verbunden ist, daß die zweite Dotierstoffdiffusionszone (14) an ihrem einen Endabschnitt mit der ersten Dotierstoffdiffusionszone (11) überlappt; und
eine Silizidschicht (18), die auf der Oberfläche der zweiten Dotierstoffdiffusionszone (14), die den Überlap pungsabschnitt (14a) enthält, und den Oberflächen von drit ten Dotierstoffdiffusionszonen (17), die als Source und Drain des Auswahltransistors dienen, gebildet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der ein Teil der zweiten Dotierstoffdiffusionszone (14) gemeinsam mit einer von den dritten Dotierstoffdiffusionszo nen (17) gebildet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die zweite Dotierstoffdiffusionszone (14) unabhängig von den dritten Dotierstoffdiffusionszonen (17) gebildet ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Speicherzelle und der Auswahltransistor derart miteinander verbunden sind, daß die zweite Dotierstoffdiffu sionszone (14) und eine von den dritten Dotierstoffdiffusi onszonen (17) durch die Silizidschicht (18) als Zwi schenverbindungsschicht verbunden sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, bei der eine Gateelektrodenstruktur der Speicherzelle einen ersten Isolierfilm (20), einen Speichernitridfilm (21) zum Speichern von elektrischen Ladungen, einen zweiten Isolier film (22) und die Wortleitung (12) umfaßt, die in dieser Reihenfolge gestapelt sind.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der wenigstens einer von dem ersten Isolierfilm (20), dem Speichernitridfilm (21) und dem zweiten Isolierfilm (22) zwischen benachbarten Bitleitungen (11) gebildet ist.

7. Halbleiterspeichervorrichtung nach Anspruch 1, bei der eine Silizidschicht (18) auf dem peripheren Schaltungs bereich (3) gebildet ist, aber keine Silizidschicht (18) auf irgendeiner Dotierstoffdiffusionszone in dem Speicherzel lenarraybereich (2) existiert.

8. Halbleiterspeichervorrichtung nach Anspruch 1, ferner mit einem Logikschaltungsbereich, der einen vorbe stimmten Transistor mit einer Silizidschicht (18) umfaßt.

9. Herstellungsverfahren einer Halbleiterspeichervor richtung, umfassend die folgenden Schritte:
Teilen des Bereiches eines Halbleitersubstrates (1) in einen ersten Elementbildungsbereich (3) für einen peripheren Schaltungsbereich und/oder einen Logikschaltungsbereich und einen zweiten Elementbildungsbereich (2) für Speicherzellen;
Bilden eines ersten Oxidfilms (20), eines Speicher nitridfilms (21) und eines zweiten Oxidfilms (22) in den ersten und zweiten Elementbildungsbereichen (3; 2) und dann Mustern des ersten Oxidfilms (20), des Speichernitridfilms (21) und des zweiten Oxidfilms (23) zu einer vorbestimmten Form nur in dem zweiten Elementbildungsbereich (2);
Bilden einer ersten Dotierstoffdiffusionszone (11), um als Bitleitung (11) zu dienen, durch selektives Einführen von Dotierstoffen in den zweiten Elementbildungsbereich (2) und dann Bilden einer Isolierschicht (13) auf der ersten Dotierstoffdiffusionszone (11);
Entfernen des ersten Oxidfilms (20), des Speicher nitridfilms (21) und des zweiten Oxidfilms (22) nur von dem ersten Elementbildungsbereich (3) und dem Zwischenverbin dungsabschnitt zwischen den ersten und zweiten Elementbil dungsbereichen (3; 2);
Bilden eines Gateisolierfilms (15) in dem ersten Ele mentbildungsbereich (3);
Bilden eines Siliziumfilms in den ersten und zweiten Elementbildungsbereichen (3; 2) und dann Mustern des Silizi umfilms, um eine Gateelektrode (16) auf dem Gateisolierfilm (15) in dem ersten Elementbildungsbereich (3) zu bilden, und eine Wortleitung (12) auf der gestapelten Struktur aus dem ersten Oxidfilm (20), dem Speichernitridfilm (21) und dem zweiten Oxidfilm (22) in dem zweiten Elementbildungsbereich (2);
Einführen von Dotierstoffen in den Zwischenverbin dungsabschnitt und den ersten Elementbildungsbereich (3), wodurch eine zweite Dotierstoffdiffusionszone (14) in dem Zwischenverbindungsabschnitt und dritte Dotierstoffdiffusi onszonen (17), die als Source und Drain eines Auswahltransistors dienen, in dem ersten Elementbildungsbereich (3) gebildet werden, wobei die zweite Dotierstoffdiffusionszone (14) mit der ersten Dotierstoffdiffusionszone (11) derart verbunden wird, daß die zweite Dotierstoffdiffusionszone (14) an ihrem einen Endabschnitt mit der ersten Dotierstoff diffusionszone (11) überlappt; und
Bilden einer Silizidschicht (18) auf der Oberfläche der zweiten Dotierstoffdiffusionszone (14), die den Überlap pungsabschnitt (14a) enthält, und den Oberflächen der drit ten Dotierstoffdiffusionszonen (17).

10. Herstellungsverfahren nach Anspruch 9, bei dem ein Teil der zweiten Dotierstoffdiffusionszone (14) gemeinsam mit einer von den dritten Dotierstoffdiffusionszonen (17) gebildet wird.