CN1302536C - 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法 - Google Patents
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Abstract
一种包括一嵌入式的混合信号集成电路，是利用二多晶硅制程制造完成，且混合信号集成电路具有小线宽：一覆盖着一介电层的第一多晶硅层是形成于基板的非阵列区域上，其是用以形成晶体管栅极与电容下电极；一第二多晶硅层形成于介电层上，其是用以形成基板的阵列区域的字符线与电容上电极；图案化第二多晶硅层以形成阵列区域的字符线与电容上电极；接着，保护阵列区域与电容上电极，并图案化第一多晶硅层，以形成晶体管栅极与电容下电极；自对准金属硅化物是应用于集成电路的非阵列区域。
Description
(1)技术领域
本发明有关一种用于先进混合信号应用的集成电路组件及其制造方法，且特别是有关于一种具有嵌入式内存阵列的混合信号集成电路。
(2)背景技术
集成电路技术的应用，已经发展至模拟与数字组件可以整合在单一芯片上，例如，发展出具有存储阵列(memory array)、逻辑电路与电容所组成的混合信号组件(mixed signal devices)。于美国专利第6,440,798B1号中，Lai等人揭示了一具有嵌入式光掩模只读存储器(embedded mask ROM)、氮化物只读存储器(NROM)与电容所组成的混合信号电路。
当集成电路的组件尺寸缩小，混合信号组件的集成电路的设计就变得更复杂，例如，在微小尺寸的晶体管中，需要应用自动对准金属硅化物(salicide)制程，以能够于周边电路(peripheral circuit)的源极/漏极的表面上，形成能导电的金属硅化物，以改善导电性。然而，对需要自动对准金属硅化物(salicide)制程的存储阵列与能够处理混合信号的电路而言，则产生如下的困难：由于必须保护集成电路的阵列部分，使阵列部分与自动对准金属硅化物制程形成隔离，因而金属硅化物不形成于字符线(wordline)间的空间。例如，在字符线空间中的金属硅化物会在平坦式内存(flat ROM)的虚接地阵列(ground array)中，产生一泄漏的通道，所以，具有混合信号组件的嵌入式内存对集成电路已不实用，例如对0.2Sum或更小线宽的集成电路而言。
因此，需要提供一混合信号集成电路，以及混合信号集成电路的制程，其中，混合信号集成电路包括位于单一基板上的微小线宽的存储阵列、周边电路与电容。
(3)发明内容
本发明的目的是提供一种应用于混合信号组件的高效能的制造方法，且克服现有的嵌入式只读存储器的混合信号组件，于小线宽制程时的自对准金属硅化物的困难。本发明提供极好的小线宽的混合信号组件，其是具有以自对准金属硅化物完成的晶体管。
根据本发明一方面提供一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上的一阵列区域的光掩模式只读存储器以及一位于该基板上一非阵列区域的其它电路组件，该方法包括：覆盖一第一多晶硅层于该非阵列区域上；覆盖一电容介电层至少于一第一电容板区域的第一多晶硅层上；形成多个位线与一栅极介电层于该基板上的阵列区域；覆盖一第二多晶硅层于该非阵列区域的该第一多晶硅层、该电容介电层、与该阵列区域上；形成多个字符线于该阵列区域中以及形成一上电容板于该第一电容板区域上，其是利用该第二多晶硅层完成；形成一晶体管栅极与一下电容板区域的一下电容板，其是利用该非阵列区域上的该第一多晶硅层完成；注入掺质，以形成一漏极和源极区域于该非阵列区域中；当该金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层之上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
根据本发明另一方面提供一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上的一阵列区域的光掩模式只读存储器以及包括一位于该基板上一非阵列区域的其它电路组件，该方法包括：形成一绝缘结构于该基板的阵列区域和非阵列区域上；形成一栅极氧化层于该基板的非阵列区域：覆盖一第一多晶硅层于该非阵列区域与该绝缘结构；覆盖一电容介电层于该非阵列区域的第一多晶硅层上、该绝缘结构的第一电容板区域上；对阵列区域图案化以形成多个位线图案于该阵列区域中，其是依着一位线方向进行，经图案化移除阵列区域的第一多晶硅层而留下非阵列区域与电极区域的第一多晶硅层；注入掺质于该些位线图案之间的基板中；移除该些位线图案；形成一栅极氧化层于该阵列区域中；覆盖一第二多晶硅层于留下的该第一多晶硅层与该电容介电层上、以及该阵列区域上；对阵列区域图案化以形成多个字符线于该阵列区域中以及一上电容板于该第一电容板区域上，并蚀刻该第二多晶硅层以形成多个字符线于该阵列区域中以及形成上电容板结构于该第一电容板区域上；图案化该第一多晶硅层与该电容介电层，以形成多个晶体管栅极于该非阵列区域中，并形成一下电容板于一下电容板区域中；注入掺质，以形成一漏极和源极区域于该非阵列区域中；当金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
根据本发明又一方面提供一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上一阵列区域的光掩模式只读存储器以及包括一位于该基板上一非阵列区域的其它电路组件，该方法包括：形成一浅沟槽隔离结构于该基板上；形成一栅极氧化层于该基板的非阵列区域：覆盖一第一多晶硅层于该非阵列区域与该隔离结构；覆盖一电容介电层于该非阵列区域的第一多晶硅层上、该隔离结构上的第一电容板区域上；对阵列区域图案化以形成多个位线图案于该阵列区域中，其是依着一位线方向进行，经图案化移除阵列区域的第一多晶硅层而留下非阵列区域与电极区域的第一多晶硅层；注入掺质于所述位线图案之间的基板中；移除所述位线图案；形成一栅极氧化层于该阵列区域中；覆盖一第二多晶硅层与一金属硅化物于留下的该第一多晶硅层与该第一电容板区域上、以及该阵列区域上；对阵列区域图案化以形成多个字符线于该阵列区域中以及一上电容板于该第一电容板区域上，并蚀刻该第二多晶硅层与该金属硅化物以形成多个字符线于该阵列区域中以及形成上电容板结构于该第一电容板区域上；图案化该第一多晶硅层与该电容介电层，以形成多个晶体管栅极于该非阵列区域中，并形成一下电容板于一下电容板区域中，其中至少一所述栅极结构的线宽约为0.25um或更小；形成一自对准金属硅化物于该非阵列区域的漏极和源极区域中；注入只读存储器数据码于该阵列区域中；注入掺质于该非阵列区域中，其是以该非阵列区域的所述晶体管栅极构造及多个间隙壁为屏蔽；形成多个间隙壁于所述晶体管栅极构造上与该阵列区域的字符线之间，其是利用形成一氮化硅完成；当该金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层之上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
因此，本发明克服了现有技术中，制造具有嵌入式只读存储器的混合信号组件的自对准金属硅化物的制程困难。特别是，利用简单的阵列阻隔与简单直接的制作流程，基板的阵列区域是隔离于自对准金属硅化物的制程。所以，本发明的集成电路实施例是提供具有嵌入式只读存储器的小线宽的混合信号设计。
为让本发明的上述目的、特点和优点能更明显易懂，下面特举一较佳实施例，并配合附图进行详细说明。
(4)附图说明
图1A与1B是本发明一实施例的制造方法的流程图。
图2～9是一制程实施例于各步骤中的结构图，其是用以形成一包括嵌入式光掩模只读存储器的混合信号集成电路。
(5)具体实施方式
本发明实施例的详细说明是提供附图以利参考，其中图1A～1B是本发明代表性的制造方法的基本流程，而于各个制造步骤中的相关结构则绘示于图2～9中，其是以一应用于混合信号的光掩模式只读存储器，其光掩模式只读存储器是嵌入于一内存组件中。
于制程过程中的第一步骤(区块10)是为形成一形成基板的阵列区域110与非阵列区域111的隔离结构，图2显示进行该步骤后的剖面图。于图2中所显示的实施例，阵列区域110是利用一介电绝缘结构112与非阵列区域111隔离。对一逻辑电路的典型的互补金属氧化物半导体(CMOS)实施例而言，非阵列区域111是以一介电绝缘结构113再区分为一N信道区域与一P信道区域。另外，于此实施例中，一隔离结构120是形成于一基板的非阵列区域111上的电容区域中。利用区域硅氧化法(LOCOS)或其它现有的技术，沉积一氧化层或其它介电层于一沟槽中，介电结构112、113与隔离结构120即形成。以一较佳实施例而言，浅沟槽隔离(STI)结构的形成是如第6,191,000 B1号的美国专利申请案中，Huang等人所揭示的技术，其发明名称为″应用于半导体晶片中的浅沟槽隔离技术″(SHALLOW TRENCH ISOLATION METHOD USED IN ASEMICONDUCTOR WAFER)。于说明的实施例中，隔离结构120具有一平坦的表面，其中，电容的下电极的形成如下说明，或是，隔离结构120的表面亦可具有形状，如此可以增加形成于隔离结构120上的电容电极的表面。
N信道区域是以一P型井114形成，其中，一N信道组件是形成于P型井114中，P信道区域是以一N型井115形成，其中，一P信道组件是形成于N型井115中。于此实施例中，阵列区域110包括深N型井116，其中，一P型井117形成于深N型井116中，且一N信道内存组件形成于P型井117中。于一制程的实施例中，浓度倒置型井(retrograde well)的形成是用以产生一深井结构，并于内存单元区域中，提供电压阈注入(Vt implant)的掺质。此过程包括形成两次浓度倒置型井的过程，而浓度倒置型井形成的过程是包括：利用相同罩幕所进行的一井注入→一反穿透(anti-punch through)的注入→一电压阈注入。依据上述形成浓度倒置型井形成的方式，是应用两个罩幕于此实施例中，以形成N型井116及P型井117。对于制造NMOS组件而言，其典型注入参数如下：以50K～80K KeV的电压与剂量1012dose/cm2的二氟化硼进行电压阈注入；以50K～80K KeV的电压与剂量1012dose/cm2的硼进行反穿透注入；以150K～250K KeV的电压与剂量1013dose/cm2的硼进行井注入。对于制造PMOS组件而言，其典型注入参数如下：以100K～120K KeV的电压与剂量2*1012dose/cm2的磷进行电压阈注入；以250K～300K KeV的电压与剂量2*1012dose/cm2的磷进行反穿透注入；以550K～600K KeV的电压与剂量1013dose/cm2的磷进行井注入。在某些实施例中，此阵列区域110中的井结构的组合是为隔离的目的。
在图1A之下一个步骤(区块11)中，一牺牲介电层118与一周边栅极介电层119是分别形成于阵列区域与非阵列区域中，如图2所示。阵列区域中的牺牲介电层118与非阵列区域中的周边栅极介电层119可以于同一制程步骤中形成，也可以为了于不同区域中建立不同的介电参数而于不同的制程步骤中形成。同时，周边栅极介电层119可以于不同的区域而具有不同的特性，以提供种种混合信号的集成电路的组合。
接着，沉积一第一多晶硅层125于牺牲介电层118与周边栅极介电层119之上(区块12)，对N信道MOS组件而言，注入掺质于第一多晶硅层125的区域121中，而对电容下电极而言，注入掺质于第一多晶硅层125的区域122中(区块13)，如图3所示。
于制备第一多晶硅层125之后，是利用一光掩模，对阵列区域进行曝光，并以蚀刻制程移除阵列区域的第一多晶硅层，而留下基板上的非阵列区域与电极区域的第一多晶硅层。如图4所示，基板的非阵列区域上的保护介电层126是位于留下的第一多晶硅层的表面上，以及阵列区域的周围的第一多晶硅层侧壁上(区块14)。于此实施例中，保护介电层126包含一具有厚度约为300埃热氧化层，其它材料同样可以应用于此，以作为保护层或电容介电层。留下的第一多晶硅层125与保护介电层126的组合，可以作为形成内存阵列步骤时的屏蔽用。
于下个步骤中，是利用微影制程与接续的离子注入与光阻剥除制程，形成埋藏扩散位线(buried diffusion bitlines)。于一实施例中，位线的线宽是以微影制程所形成，其大小约为0.25um或更小。产生的位线包含互相平行且延伸于纸平面的法线方向的扩散线130、131(区块15)，如图4所示。一进行埋藏扩散的注入的参数范例可为：以15K～40K KeV的掺入能量与1~5*1013atom/cm2浓度的P型硼。于此之前，先进行典型的埋藏扩散注入，其是利用浓度2~3.5*1015atom/cm2的砷以及30K～60K KeV的掺入能量。当然，所有的注入制程，其能量与浓度是根据特定芯片的结构与特定无尘室的制程调整而得。接着，阵列区域的牺牲介电层被移除，而为了阵列区域埋藏扩散位线，形成栅极介电层135，以及为了埋藏扩散位线，形成一隔离氧化层136(区块16)。
当阵列的位线130、131与栅极氧化层135完成后，一第二晶硅层136沉积于基板的第一晶硅层125与保护层126上，如图5所示。于一实施例中，第二多晶硅层136是以化学气相沉积法形成。以一较佳实施例而言，一硅化钨层137是沉积于第二多晶硅层136之上，一氧化层138是以化学气相沉积法形成于厚度约为300~500埃的硅化钨层137上(区块17)。此第二多晶性层136与硅化钨层137的组合，是用以形成上述的阵列区域中的字符线与电容区域中的电容的上电极。
继续下一步骤，是利用光微影制程形成字符线145与电容上电极146，且第二多晶性层136与硅化钨层137的组合被蚀刻至保护层126为止(区块18)，如图6所示。字符线145的线宽是于微影制程时决定，于一些实施例中，其线宽可为0.25um或更小。进行下一步骤，其是利用微影制程形成在非阵列区域的栅极结构147，148与电容区域的下电极149，此时字符线是保护着阵列区域，而于蚀刻时，是往下蚀刻至非阵列区域的栅极介电层119(区块19)，如图7所示。周边电路的一或其更多晶体管的栅极结构的线宽是在微影制程时形成，于一些实施例中，其线宽可为0.2um或更小。接着，光阻被移除，并继续进行非阵列区域CMOS的制程，其中包括自对准金属硅化物的制程。
典型的CMOS制程包括一再氧化制程以及一于再氧化制程之后的轻掺杂漏极(lightly doped drain，LDD)制程，轻掺杂漏极制程是以栅极结构147，148为屏蔽，并以于非阵列区域中进行第一注入步骤为开始。请参考图8，其是显示一平行于字符线的剖面图。经第一注入步骤之后，产生一几乎与栅极结构147的侧边对齐的扩散区域155与一扩散区域156，接着，藉由沉积一氮化硅层与非等向性蚀刻至氮化硅层下的结构，形成了氮化硅间隙壁157，158。一种沉积氮化硅的实施例的参数，包括化学气相沉积中的N2/NH3/SiH2C12混合气体，以及反应室的730℃的温度。于一实施的制程中，氮化硅的蚀刻是利用干蚀刻制程，例如是：75mt/1600W/C4F8/Ar/CH3F，其中，mt代表1*10-3torr，W代表瓦特，而其蚀刻终点是设定停止于二氧化硅栅极介电层上。如图8所示，此蚀刻步骤产生基板上之间隙壁的结构，例如：157与158(区块20)。于非阵列区域的轻掺杂漏极制程是完成于第二注入步骤，其是以间隙壁157，158为屏蔽，如图8所示，此步骤产生一与间隙壁157，158对齐，而与栅极结构147两侧有一间隔的扩散区域169，160，且此扩散区域169，160与扩散区域155，156有部分重迭。于此实施例中，间隙壁157，158是以氮化硅形成，若于氮化硅下具有一介电层于基板的表面时，此氮化硅可以改善于间隙壁的回蚀(etch back)步骤时的蚀刻选择率。其它对于栅极介电层物质具有相对蚀刻选择率的材料，亦可以作为间隙壁的构成物质。
下一个步骤，是应用自对准金属硅化物的制程，如图8所示，自对准金属硅化物制程，是于非阵列区域中，先形成一与间隙壁157，158对齐的导电金属硅化物159于暴露的扩散区域上，以及于栅极结构之上。于一形成金属硅化物的实施例中，阵列区域中的扩散位线，是利用阵列光掩模，以避开自对准金属硅化物的制程。例如，在自对准金属硅化物制程的回蚀刻过程中，阵列区域是用一阵列光掩模，以避免组件的阵列区域形成间隙壁，以留下一氮化硅层，阻挡金属硅化物形成于字符线之间。另一种方法，为氮化硅沉积后，再形成可以填满字符线间的空间之间隙壁，保护字符线间的空间，以避开自对准金属硅化物的制程。还有一种方法，是于图案化第一多晶硅层之前，即沉积一CVD氧化层于字符线之间，以避免因非阵列区域的CMOS制程，对阵列区域所形成的损害。
于自对准金属硅化物制程之后，是于组件的阵列区域进行一只读存储器数据码(ROM code)的注入(区块21)，其包括下列步骤：形成一图案化光阻层、离子注入与光阻移除。
最后，形成介电层163、接触空洞161与图案化的金属层162以完成组件的形成(区块22)。对上述的组件再进行焊线与封装，以形成一具有平坦式内存(flat ROM)的混合信号的集成电路(区块23)。
图8显示一具有光掩模只读存储器于其阵列区域110与周边电路于其非阵列区域111的集成电路的剖面图，其中，阵列区域110是以平坦化的虚接地架构排列，非阵列区域111具有利用CMOS制程而形成的逻辑与模拟晶体管。
同时，多晶硅-绝缘层-多晶硅(PIP)电容是形成于隔离结构120之上，其中，隔离结构120是为了避免基板的寄生电容的产生。PIP电容包括一利用第一多晶硅层形成的下电极149，一利用第二多晶硅层形成的上电极146，于一实施例的制程中，上电极146约为4um2，所以，此上电极的电容值是使典型的混合信号的应用可实施。当然，为了特殊信号的应用，更小或更大尺寸的上电极亦可实施于本发明中。另外，下电极149的边缘，最好与沿着隔离结构120侧边的主动区的边缘，相隔约1um。
图9其是显示集成电路平行于埋藏扩散位线130的剖面图，且相对于图8的制程步骤，其中，字符线结构150，151是与位线垂直排列，于此实施例中，位于字符线之间的空间170，是被上述氮化硅间隙壁制程的氮化硅所填满，以于自对准金属硅化物制程中，保护介电层136，避免形成金属硅化物。
如果集成电路的制造过程缩小至0.25um以下，对改善导电率而言，位于周边电路的源极/漏极区域、与栅极电极上的金属硅化物的沉积，则变得更具关键性。然而，现有技术的方法与自对准金属硅化物制程已不兼容，其中，自对准金属硅化物的制程是最为人所知的用以形成一金属硅化物的制程。本发明是克服了自对准金属硅化物制程的困难，并使得小尺寸的混合信号组件的运作可以实现。
综上所述，虽然本发明已以一较佳实施例揭示如上，然而熟悉本技术的人员可以明了本发明的技术并不局限在此，任何熟悉本技术的人员在不脱离本发明的精神和范围内，当可作出各种的更动与替换，因此本发明的保护范围当视后附的权利要求所界定的为准。
Claims (21)
1.一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上的一阵列区域的光掩模式只读存储器以及一位于该基板上一非阵列区域的其它电路组件，该方法包括：
覆盖一第一多晶硅层于该非阵列区域上；
覆盖一电容介电层至少于一第一电容板区域的第一多晶硅层上；
形成多个位线与一栅极介电层于该基板上的阵列区域；
覆盖一第二多晶硅层于该非阵列区域的该第一多晶硅层、该电容介电层、与该阵列区域上；
形成多个字符线于该阵列区域中以及形成一上电容板于该第一电容板区域上，其是利用该第二多晶硅层完成；
形成一晶体管栅极与一下电容板区域的一下电容板，其是利用该非阵列区域上的该第一多晶硅层完成；
注入掺质，以形成一漏极和源极区域于该非阵列区域中；
当该金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及
覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层之上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
2.如权利要求1所述的方法，其特征在于，还包括：
在形成多个字符线于该阵列区域中后形成一金属硅化物于该阵列区域的字符线之间。
3.如权利要求1所述的方法，其特征在于，其中：
注入掺质所形成的漏极和源极区域是位于该非阵列区域的栅极区域的第一多晶硅层中，以及于第一电容板区域中。
4.如权利要求1所述的方法，其特征在于，还包括：在覆盖一第二多晶硅层于该非阵列区域的该第一多晶硅层、该电容介电层、与该阵列区域上后在第二多晶硅层上形成一氧化层，而于该注入掺质以形成源极与漏极区域于该非阵列区域步骤之前，再氧化该非阵列区域中的氧化层。
5.如权利要求1所述的方法，其特征在于，该注入掺质以形成该漏极和源极区域于该非阵列区域中的步骤中，还包括：
注入掺质，其是以该晶体管栅极构造及多个间隙壁为屏蔽；
多个间隙壁是位于该晶体管栅极构造上。
6.如权利要求1所述的方法，其特征在于，该注入掺质以形成该漏极和源极区域于该非阵列区域的步骤中，还包括：
注入掺质于该非阵列区域中，其是以该晶体管栅极构造及多个间隙壁为屏蔽；
多个间隙壁是位于该晶体管栅极构造上与该阵列区域的字符线之间，其是利用形成一氮化硅完成。
7.如权利要求1所述的方法，其特征在于还包括：于形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上后进行于该非阵列区域中形成自对准金属硅化物与注入只读存储器数据码于该阵列区域的步骤。
8.如权利要求1所述的方法，其特征在于，所述位线的线宽为0.25um或更小。
9.如权利要求1所述的方法，其特征在于，该非阵列区域的至少一所述栅极结构的线宽为0.25um或更小，且还包括：
形成一金属硅化物于该基板的非阵列区域的漏极和源极区域中，其是当该金属硅化物的形成隔绝于该基板的阵列区域时实施。
10.一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上的一阵列区域的光掩模式只读存储器以及包括一位于该基板上一非阵列区域的其它电路组件，该方法包括：
形成一绝缘结构于该基板的阵列区域和非阵列区域上；
形成一栅极氧化层于该基板的非阵列区域：
覆盖一第一多晶硅层于该非阵列区域与该绝缘结构；
覆盖一电容介电层于该非阵列区域的第一多晶硅层上、该绝缘结构的第一电容板区域上；
对阵列区域图案化以形成多个位线图案于该阵列区域中，其是依着一位线方向进行，经图案化移除阵列区域的第一多晶硅层而留下非阵列区域与电极区域的第一多晶硅层；
注入掺质于该些位线图案之间的基板中；
移除该些位线图案；
形成一栅极氧化层于该阵列区域中；
覆盖一第二多晶硅层于留下的该第一多晶硅层与该电容介电层上、以及该阵列区域上；
对阵列区域图案化以形成多个字符线于该阵列区域中以及一上电容板于该第一电容板区域上，并蚀刻该第二多晶硅层以形成多个字符线于该阵列区域中以及形成上电容板结构于该第一电容板区域上；
图案化该第一多晶硅层与该电容介电层，以形成多个晶体管栅极于该非阵列区域中，并形成一下电容板于一下电容板区域中；
注入掺质，以形成一漏极和源极区域于该非阵列区域中；
当金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及
覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
11.如权利要求10所述的方法，其特征在于，还包括：
当在非阵列区域的漏极和源极上形成金属硅化物时形成一金属硅化物于该阵列区域的字符线上。
12.如权利要求10所述的方法，其特征在于，其中：
所述的注入掺质于该些位线图案之间的基板中的步骤是注入掺质于该非阵列区域的栅极区域的第一多晶硅层中，以及于该绝缘结构上的第一电容板区域中。
13.如权利要求10所述的方法，其特征在于，于该注入掺质以形成源极与漏极区域于该非阵列区域步骤之前，还包括：
再氧化该非阵列区域中的栅极氧化层。
14.如权利要求10所述的方法，其特征在于，该注入掺质以形成该漏极和源极区域于该非阵列区域的步骤中，还包括：
注入掺质，其是以该些晶体管栅极构造及多个间隙壁为屏蔽；
多个间隙壁是位于该些晶体管栅极构造上。
15.如权利要求10所述的方法，其特征在于，该注入掺质以形成该漏极和源极区域于该非阵列区域的步骤中，还包括：
注入掺质，其是以该些晶体管栅极构造及多个间隙壁为屏蔽；
多个间隙壁是位于该些晶体管栅极构造上与该阵列区域的字符线之间，其是利用形成一氮化硅完成。
16.如权利要求10所述的方法，其特征在于还包括：于形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上后进行于该非阵列区域中形成自对准金属硅化物与注入只读存储器数据码于该阵列区域的步骤。
17.如权利要求10所述的方法，其特征在于，该些位线的线宽为0.25um或更小。
18.如权利要求10所述的方法，其特征在于，该非阵列区域的至少一该栅极结构的线宽为0.25um或更小，且还包括：
形成一金属硅化物于该基板的非阵列区域的漏极和源极区域中，其是当该金属硅化物的形成隔离于该基板的阵列区域时实施。
19.一种在一基板上制造一集成电路的方法，该方法是形成一位于该基板上一阵列区域的光掩模式只读存储器以及包括一位于该基板上一非阵列区域的其它电路组件，该方法包括：
形成一浅沟槽隔离结构于该基板上；
形成一栅极氧化层于该基板的非阵列区域：
覆盖一第一多晶硅层于该非阵列区域与该隔离结构；
覆盖一电容介电层于该非阵列区域的第一多晶硅层上、该隔离结构上的第一电容板区域上；
对阵列区域图案化以形成多个位线图案于该阵列区域中，其是依着一位线方向进行，经图案化移除阵列区域的第一多晶硅层而留下非阵列区域与电极区域的第一多晶硅层；
注入掺质于所述位线图案之间的基板中；
移除所述位线图案；
形成一栅极氧化层于该阵列区域中；
覆盖一第二多晶硅层与一金属硅化物于留下的该第一多晶硅层与该第一电容板区域上、以及该阵列区域上；
对阵列区域图案化以形成多个字符线于该阵列区域中以及一上电容板于该第一电容板区域上，并蚀刻该第二多晶硅层与该金属硅化物以形成多个字符线于该阵列区域中以及形成上电容板结构于该第一电容板区域上；
图案化该第一多晶硅层与该电容介电层，以形成多个晶体管栅极于该非阵列区域中，并形成一下电容板于一下电容板区域中，其中至少一所述栅极结构的线宽约为0.25um或更小；
形成一自对准金属硅化物于该非阵列区域的漏极和源极区域中；
注入只读存储器数据码于该阵列区域中；
注入掺质于该非阵列区域中，其是以该非阵列区域的所述晶体管栅极构造及多个间隙壁为屏蔽；
形成多个间隙壁于所述晶体管栅极构造上与该阵列区域的字符线之间，其是利用形成一氮化硅完成；
当该金属硅化物的形成隔离于该基板的阵列区域时形成一金属硅化物于该基板的非阵列区域的漏极和源极区域上；以及
覆盖一介电层于该阵列区域及该非阵列区域上并在介电层上形成接触空洞，接着覆盖一图案化金属层于该介电层之上，以使接触孔洞连接该图案化金属层与该金属硅化物层。
20.如权利要求19所述的方法，其特征在于，其中：
所述的注入掺质于该些位线图案之间的基板中的步骤是注入掺质于该非阵列区域的栅极区域的第一多晶硅层中，以及于该隔离结构上的第一电容板区域的第一多晶硅层中。
21.如权利要求19所述的方法，其特征在于，于该注入掺质以形成源极与漏极区域于该非阵列区域步骤之前，还包括：
再氧化该非阵列区域中的栅极氧化层。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020127794A1 (en) * | 2000-08-01 | 2002-09-12 | Fujitsu Limited | Semiconductor memory device and manufacturing method thereof |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020127794A1 (en) * | 2000-08-01 | 2002-09-12 | Fujitsu Limited | Semiconductor memory device and manufacturing method thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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