CN102479787A - 半导体集成电路装置及制造方法与半导体记忆装置的布局 - Google Patents

Abstract

本发明是有关于一种半导体集成电路装置及制造方法与半导体记忆装置的布局。以允许对后段工艺中所形成的不同结构的微缩能力进行改善，这些结构包括接触窗及金属内连线结构。其完成结构包含一半导体基板、一埋藏扩散区域在该半导体基板之上及至少一硅化物薄膜或自动对准硅化物薄膜在该埋藏扩散区域之上，硅化物薄膜的范例可为硅化钨，而自动对准硅化物薄膜的范例可为硅化镍或是硅化钴。此半导体集成电路也包含一记忆栅极结构形成于一接触层的至少一部分之上。

Description

半导体集成电路装置及制造方法与半导体记忆装置的布局

技术领域

本发明涉及一种形成集成电路装置的工艺，特别是涉及一种形成具有一记忆阵列的半导体集成电路装置及制造方法与半导体记忆装置的布局。

背景技术

在半导体产业中，现今的趋势是持续不断地增加装置的密度。为了达成高密度，持续不断地努力在半导体晶圆上缩小这些装置的尺寸至次微米层级。然而，因为如此的电路微缩会产生许多问题。

半导体工艺包括前段工艺，其包括形成晶体管于一晶圆中的工艺。举例而言，前段工艺可以包括形成垂直通道的工艺。许多不同的工艺可以成功地减少结构的间距，允许在前段工艺中所形成结构的微缩。

半导体工艺也包括一晶圆制造的后段工艺。此后段工艺通常也称为生产线的后段工艺(BEOL)，且通常包括产生在前段工艺中所形成的晶体管间的金属内连线。此后段工艺也包括在金属内连线之间形成绝缘结构。

虽然许多不同的工艺可以成功地微缩在前段工艺中所形成结构，但这样的工艺却无法将后段工艺中所形成的结构进行微缩。举例而言，虽然许多不同的工艺已知可以成功地微缩在前段工艺中所形成的垂直通道之间的间距，但这样的工艺却无法成功地将在后段工艺中的接触窗及金属内连线之间的间距进行微缩。因此，无法将在后段工艺中所形成的结构进行微缩限制了整体集成电路装置的微缩能力。

由此可见，上述现有的半导体集成电路装置及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体集成电路装置及制造方法与半导体记忆装置的布局，以允许达到所需的微缩尺寸，特别是对后段工艺中所形成的接触窗及金属结构进行微缩，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的半导体集成电路装置及其制造方法存在的缺陷，而提供一种新的半导体集成电路装置及制造方法与半导体记忆装置的布局，所要解决的技术问题是使其可以对许多不同后段工艺结构中所需的微缩进行改善，例如接触窗及其他金属内连线结构，其完成结构包括至少一硅化物薄膜，例如硅化钨(WSix)及一自动对准硅化物薄膜，例如硅化钴(CoSix)及硅化镍(NiSix)在一埋藏扩散层之上。这样的结构允许在例如是半导体记忆装置的半导体装置中的许多改善。举例而言，本发明所揭露的系统及方法能够降低半导体记忆装置中位元线结构的片电阻而不需要先前技术中避免位元线负载问题所使用的接触窗连续接出法，本发明是将接触窗直接与位元线的一端连接，因此其可以达成后段工艺间距的放松及较小的记忆阵列面积，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体集成电路装置，包含一半导体基板，一第一埋藏扩散区域在该半导体基板之上，及一第一接触层在该第一埋藏扩散区域之上。该第一接触层包含硅化物材料及自动对准硅化物材料的至少一者。此半导体集成电路装置也包含一记忆栅极结构在该第一接触层的至少一部分之上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体集成电路装置，其中所述的第一接触层包含硅化物材料，且其中该硅化物材料包含钨。

前述的半导体集成电路装置，其中所述的第一接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

前述的半导体集成电路装置，更包含一电荷储存层，举例而言，电荷储存层包括氧化硅-氮化硅-氧化硅(ONO)层，并形成于第一接触层的至少一部分之上。

前述的半导体集成电路装置，其中所述的第一接触层经由一垂直接触结构与一位元线连接。

前述的半导体集成电路装置，更包含一第二埋藏扩散区域及一电荷储存层，其中该电荷储存层延伸于该第一埋藏扩散区域与该第二埋藏扩散区域之间。在某些实施例中，此半导体集成电路装置更包含一第二接触层在该第二埋藏扩散区域之上。在某些实施例中，该电荷储存层延伸介于该第一接触层与该第二接触层之间。此外，该第二接触层包含自动对准硅化物材料，其包含例如镍和钴至少一者。

前述的半导体集成电路装置，其中所述的电荷储存层位于一垂直通道的侧壁。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体集成电路装置的制造方法，该方法包含形成一第一埋藏扩散区域于一半导体基板之上；形成一第一接触层于该第一埋藏扩散区域之上，该第一接触层包含硅化物材料及自动对准硅化物材料的至少一者；以及形成一记忆栅极结构于该第一接触层的至少一部分之上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体集成电路装置的制造方法，其中所述的第一接触层包含硅化物材料，且其中该硅化物材料包含钨。

前述的半导体集成电路装置的制造方法，其中所述的第一接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

前述的半导体集成电路装置的制造方法，更包含形成一电荷储存层，举例而言，电荷储存层包括氧化硅-氮化硅-氧化硅(ONO)层，并形成于第一接触层的至少一部分之上。

前述的半导体集成电路装置的制造方法，更包含形成一垂直接触结构将该第一接触层与一位元线连接。

前述的半导体集成电路装置的制造方法，更包含形成一第二埋藏扩散区域及一电荷储存层，其中该电荷储存层延伸于该第一埋藏扩散区域与该第二埋藏扩散区域之间。在某些实施例中，此方法更包含形成一第二接触层于该第二埋藏扩散区域之上。在某些实施例中，该电荷储存层延伸于该第一接触层与该第二接触层之间。此外，该第二接触层包含自动对准硅化物材料，其包含例如镍和钴至少一者。

前述的半导体集成电路装置的制造方法，其中所述的电荷储存层位于一垂直通道的侧壁。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体记忆装置的布局，该布局包含多条第一位元线在一第一方向上延伸；多条第二位元线在一大致与该第一方向平行的方向延伸，所述多条第二位元线包含介于所述多条第一位元线间的位元线；多个第一埋藏扩散区域在一大致与该第一方向平行的方向延伸；多个第一接触层在各自的所述多个第一埋藏扩散区域之上，所述多个第一接触层中的接触层包含硅化物材料及自动对准硅化物材料的至少一者；以及多个记忆栅极结构在一大致与该第一方向垂直的一第二方向延伸，多个记忆栅极结构形成于所述多个第一接触层中接触层的至少一部分之上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体记忆装置的布局，其中所述的第一多个接触层中的接触层包含硅化物材料，且其中该硅化物材料包含钨。

前述的半导体记忆装置的布局，其中所述的第一多个接触层中的接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

前述的半导体记忆装置的布局，更包含一电荷储存层，举例而言，电荷储存层包括氧化硅-氮化硅-氧化硅(ONO)层，并形成于多个第一接触层中接触层的至少一部分之上。

前述的半导体记忆装置的布局，其中所述的多个第一接触层中的接触层经由各自的垂直接触结构而与所述多条第一位元线中各自的位元线连接。

前述的半导体记忆装置的布局，更包含多个第二埋藏扩散区域在一大致与该第一方向平行的方向延伸；以及多个电荷储存层。其中该电荷储存层延伸于所述多个第一埋藏扩散区域中各自的第一埋藏扩散区域与所述多个第二埋藏扩散区域中各自的第二埋藏扩散区域之间。

前述的半导体记忆装置的布局，其中所述的电荷储存层位于各自垂直通道的各自侧壁。

前述的半导体记忆装置的布局，更包含多个第二接触层在所述多个第二埋藏扩散区域中各自的第二埋藏扩散区域之上。在某些实施例中，所述多个电荷储存层中的电荷储存层延伸于所述该多个第一接触层中各自的第一接触层与所述多个第二接触层中各自的第二接触层之间。此外，该第二多个接触层中的接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体集成电路装置及制造方法与半导体记忆装置的布局至少具有下列优点及有益效果：本发明揭示了一种制造半导体积体电路的系统、布局及方法，可以对许多不同后段工艺结构中所需的微缩进行改善，例如接触窗及其他金属内连线结构，其完成结构包括至少一硅化物薄膜，例如硅化钨(WSix)及一自动对准硅化物薄膜，例如硅化钴(CoSix)及硅化镍(NiSix)在一埋藏扩散层之上。这样的结构允许在例如是半导体记忆装置的半导体装置中的许多改善。举例而言，本发明所揭露的系统及方法能够降低半导体记忆装置中位元线结构的片电阻而不需要先前技术中避免位元线负载问题所使用的接触窗连续接出法，本发明是将接触窗直接与位元线的一端连接，因此其可以达成后段工艺间距的放松及较小的记忆阵列面积。

综上所述，本发明是有关于一种半导体集成电路装置及制造方法与半导体记忆装置的布局。以允许对后段工艺中所形成的不同结构的微缩能力进行改善，这些结构包括接触窗及金属内连线结构。其完成结构包含一半导体基板、一埋藏扩散区域在该半导体基板之上及至少一硅化物薄膜或自动对准硅化物薄膜在该埋藏扩散区域之上，硅化物薄膜的范例可为硅化钨，而自动对准硅化物薄膜的范例可为硅化镍或是硅化钴。此半导体集成电路也包含一记忆栅极结构形成于一接触层的至少一部分之上。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是显示一范例的氮化物只读记忆体(NROM)记忆阵列的一部分的布局的俯视图。

图2是显示记忆阵列沿着图1的剖线II-II方向的剖面图。

图3是显示记忆阵列沿着图1的剖线III-III方向的剖面图。

图4到图9是显示形成图1～图3中记忆阵列的中间结构的剖面图。

图10是显示根据图1到图9的实施例形成此记忆阵列的工艺流程图。

图11是显示另一范例的氮化物只读记忆体(NROM)记忆阵列的一部分的布局的俯视图。

图12是显示记忆阵列沿着图11的剖线XII-XII方向的剖面图。

图13是显示记忆阵列沿着图11的剖线XIII-XIII方向的剖面图。

图14到图21是显示形成图11～图13中记忆阵列的中间结构的剖面图。

图22是显示根据图14到图21的实施例形成此记忆阵列的工艺流程图。

100、200：记忆阵列              102、104、202、204：位元线

106、206：上方埋藏扩散布植区域  108、208：下方埋藏扩散布植(LDF)区域

110、112、210、212：接触窗      114、214：多晶硅线

116、216：基板                  118：硅化物接触窗

120、220：层间介电层            122、222：ONO结构

124、224：硬式幕罩层            126、226：垂直通道

128、228：氧化层                218′：金属层

218：自动对准硅化物接触窗

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体集成电路装置及制造方法与半导体记忆装置的布局其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

请参阅图1所示，显示根据本发明第一实施例的利用硅化物方案达成后段间距放松的布局的俯视图。图1是显示一范例的氮化物只读记忆体记忆阵列100的一部分的布局的俯视图，其包括多条第一位元线102延伸至各自的多顶位元线晶体管(顶BLT)，及多条第二位元线104延伸至各自的多底位元线晶体管(底BLT)。多条第一位元线102平行地延伸且位于多个上方埋藏扩散布植区域106之上。多条第二位元线104平行地延伸且位于多个下方埋藏扩散布植区域108之上。多个第一接触窗110，其构成范例的垂直接触结构，垂直地延伸于各自的多条第一位元线102及多个上方埋藏扩散布植区域106之间。多个第二接触窗112，其也构成范例的垂直接触结构，垂直地延伸于各自的多条第二位元线104及多个下方埋藏扩散布植区域108之间。接触窗110、112可以由金属材料形成，举例而言，包含钨或铜。此外，虽然并未在图1中显示，但是可以由以下图2到图9的描述中明了，硅化物接触窗118也可以延伸于各自的上方埋藏扩散布植区域106之上且与其平行。多个栅极结构115，其包括各自的多晶硅栅极结构114及字元线117延伸通过记忆阵列100中介于位元线102和104及上方和下方埋藏扩散布植区域106和108且至少与其大致垂直。

图2是显示记忆阵列100沿着图1的剖线II-II方向的剖面图，且图3是显示记忆阵列100沿着图1的剖线III-III方向的剖面图。图2及图3显示一上方埋藏扩散布植区域106及下方埋藏扩散布植区域108形成于其中的基板116。硅化物接触窗118形成于上方埋藏扩散布植区域106之上。此上方埋藏扩散布植区域106经由各自的硅化物接触窗118而与各自的接触窗110连接，且下方埋藏扩散布植区域108与各自的接触窗112连接。一层间介电(ILD)区域120形成介于每一个接触窗110与接触窗112之间。一氧化硅-氮化硅-氧化硅(ONO)结构122延伸介于上方和下方埋藏扩散布植区域106和108之间，并沿着基板116的垂直通道的侧壁。此氧化硅-氮化硅-氧化硅(ONO)结构122可以作为此记忆阵列100中一记忆胞的电荷储存层。

一个制造图1到图3所示的记忆阵列结构的工艺实施例通过搭配图4到图10来进行描述。图4到图9是显示形成记忆阵列100的中间结构的剖面图，而图10是显示形成此记忆阵列100的工艺流程图。必须注意的是，图4到图6中的中间结构系与图7到图9中的最终结构相同，只是沿着不同的方向进行剖面。

请参阅图4所示，显示用来形成上方埋藏扩散布植区域106的层形成于基板116之上。

图4显示用来形成上方埋藏扩散布植区域106的层形成于基板116之上。虽然没有显示，但半导体装置及其他层也可以形成于基板116之上或之内。举例而言，逻辑晶体管可以使用传统的方法形成于基板116之中。不同结构的图案化可以使用已知的微影工艺，例如光学微影工艺来完成。

一上方埋藏扩散布植层106，其一部分之后会变成上方埋藏扩散布植区域106，可以利用例如是离子布植技术形成。之后，一硅化物层118，其一部分之后会变成硅化物接触窗118，形成于此上方埋藏扩散布植层106之上，可以使用例如根据已知的工艺，例如是化学气相沉积(CVD)、物理气相沉积(PVD)、热成长或其组合，沉积一硅化物的硅化钨(WSix)材料形成。之后形成一硬式幕罩层124于硅化物层118之上。举例而言，此硬式幕罩层可以是利用化学气相沉积(CVD)、物理气相沉积(PVD)、热成长或其组合等沉积技术所形成的氧化材料。

请参阅图5所示，一旦形成硬式幕罩层124之后，利用一微影工艺可以用来图案化及形成垂直通道126。此形成垂直通道126的工艺可以包括一系列的一个或多个蚀刻工艺。举例而言，在某些实施例中，一底部抗反射层(BARC)可以形成并搭配选择性蚀刻工艺，因此允许一个或多个自动对准结构形成。如图5所示，此蚀刻包括蚀刻通过硬式幕罩层124并直到基板116，因此形成垂直通道126。

之后，请参阅图6所示，形成下方埋藏扩散布植区域108于基板116之上，并裸露于垂直通道126以外的区域。此下方埋藏扩散布植区域108可以利用例如是离子布植技术形成。此下方埋藏扩散布植区域108在形成之前，先形成一氧化层128，其是利用例如牵涉到中性基氧化工艺的方式形成，以保护垂直通道126。

之后，请参阅图7所示，其是沿着图1的剖线VII-VII方向的剖面图。与图6中的剖面相比较，在图7中，ONO结构122及包括多晶硅栅极结构114与字元线117的栅极结构115是先形成。首先，多余的氧化材料，例如硬式幕罩层124及氧化层128，使用氧化物清洁工艺除去。此ONO结构122然后形成于硅化物接触窗118，垂直通道126的侧壁以及下方埋藏扩散布植区域108之上。此ONO结构122可以利用已知的工艺形成包括一下方氧化硅层122A，一氮化硅层122B形成于下方氧化硅层122A之上，及一上方氧化硅层122C形成于氮化硅层122B之上。一热氧化工艺可以用来形成下方氧化硅层122A及上方氧化硅层122C，而一沉积工艺，例如一化学气相沉积(CVD)则可以用来形成氮化硅层122B。

此外，在图7中显示的包括多晶硅栅极结构114的栅极结构115是形成于ONO结构122之上，及一字元线117形成于多晶硅栅极结构114之上。此多晶硅栅极结构114包括多晶硅材料，而字元线117包括例如是硅化钨(WSix)的金属材料。如图10中所示，在形成包括多晶硅栅极结构114及字元线117的栅极结构115的工艺中，可以包括一系列的沉积和微影工艺，举例而言，沉积四乙氧基硅烷(TEOS)以及沉积一多晶硅硬式幕罩以作为形成多晶硅栅极结构114及字元线117的定义和微影/蚀刻工艺之用。

之后，层间介电层(ILD)区域120、接触窗110、112及位元线102、104则可以形成以达成如图8和图9中所示的结构，其分别与图2和图3中所示的剖面图对应。可以理解的是，可以使用一个或多个微影工艺可达成所要的层间介电层(ILD)区域120、接触窗110、112及位元线102、104的安排。举例而言，微影及蚀刻工艺可以用来除去一部分的层间介电层(ILD)区域120及ONO结构122以允许硅化物接触窗118直接与接触窗110连接，且也允许接触窗112直接与下方埋藏扩散布植区域108连接。

图8和图9分别显示沿着图1的剖线II-II方向和III-III方向的完成结构的剖面图。金属化工艺可以用来形成层间介电层(ILD)区域120、接触窗110、112和位元线102、104以达成所需的记忆阵列100结构，例如图1～图3中所示的。

图10是显示根据一实施例形成此记忆阵列100的工艺归纳的流程图，其可以形成如图1～图9中所示的记忆阵列100结构。方框152显示一范例工艺流程，其可以用来形成如图4～图5中所示的结构，包括形成上方埋藏扩散布植区域106、硅化物接触窗118、以及垂直通道126。方框154显示一范例工艺流程，其可以用来形成如图6中所示的结构以及某些图7中所示的结构，包括形成下方埋藏扩散布植区域108以及ONO结构122。方框156显示一范例工艺流程，其可以用来形成如图7中所示的结构，包括形成包括多晶硅栅极结构114与字元线117的栅极结构115。在方框156的工艺之后，金属化工艺可以如方框158所指示的形成，以完成图1～3中所示的结构。也可以使用其他的替代工艺，举例而言，本发明可包括牵涉其他型态记忆装置的替代实施例。

请参阅图11所示，显示根据本发明第二实施例的利用硅化物方案达成后段间距放松的布局的俯视图。图11是显示一记忆阵列200的一部分的布局的俯视图，其包括多条第一位元线202延伸至各自的多顶位元线晶体管(顶BLT)，及多条第二位元线204延伸至各自的多底位元线晶体管(底BLT)。多条第一位元线202平行地延伸且位于多个上方埋藏扩散布植区域206之上。多条第二位元线204平行地延伸且位于多个下方埋藏扩散布植区域208之上。多个第一接触窗210，其构成范例的垂直接触结构，垂直地延伸于各自的多条第一位元线202及多个上方埋藏扩散布植区域206之间。多个第二接触窗212，其也构成范例的垂直接触结构，垂直地延伸于各自的多条第二位元线204及多个下方埋藏扩散布植区域208之间。接触窗210、212可以由金属材料形成，举例而言，包含钨或铜。此外，虽然并未在图11中显示，但是可以由以下图12到图21的描述中明了，硅化物接触窗218也可以延伸于各自的上方埋藏扩散布植区域206之上且与其平行。多个栅极结构215，其包括各自的多晶硅栅极结构214及字元线217延伸通过记忆阵列200中介于位元线202和204及上方和下方埋藏扩散布植区域206和208且至少与其大致垂直。

图12是显示记忆阵列200沿着图11的剖线XII-XII方向的剖面图，且图13是显示记忆阵列200沿着图11的剖线XIII-XIII方向的剖面图。图12及图13显示一上方埋藏扩散布植区域206及下方埋藏扩散布植区域208形成于其中的基板216。硅化物接触窗218形成于上方埋藏扩散布植区域206之上，且也位于下方埋藏扩散布植区域208之上。此上方埋藏扩散布植区域206经由各自的硅化物接触窗218而与各自的接触窗210连接，且下方埋藏扩散布植区域208经由各自的硅化物接触窗218而与各自的接触窗212连接。一层间介电(ILD)区域120形成介于每一个接触窗210之间及每一个接触窗212之间。一氧化硅-氮化硅-氧化硅(ONO)结构222延伸介于上方和下方埋藏扩散布植区域206和208之间，并沿着基板216的垂直通道的侧壁。此氧化硅-氮化硅-氧化硅(ONO)结构222可以作为一记忆体栅极结构，更特定的是此记忆阵列200中一记忆胞的ONO栅介电层堆叠。

一个制造图11到图13所示的记忆阵列结构的工艺实施例通过搭配图14到图22来进行描述。图14到图21是显示形成记忆阵列200的中间结构的剖面图，而图22是显示形成此记忆阵列200的工艺流程图。必须注意的是，图14到图18中的中间结构是与图19到图21中的最终结构相同，只是沿着不同的方向进行剖面。

请参阅图14所示，形成一硬式幕罩层224于基板216之上。举例而言，此硬式幕罩层224可以是利用化学气相沉积(CVD)、物理气相沉积(PVD)、热成长或其组合等沉积技术所形成的氧化材料。一旦形成硬式幕罩层224之后，利用一微影工艺可以用来图案化及形成垂直通道226。此形成垂直通道226的工艺可以包括一系列的一个或多个蚀刻工艺。举例而言，在某些实施例中，一底部抗反射层(BARC)可以形成并搭配选择性蚀刻工艺，因此允许一个或多个自动对准结构形成。

之后，如图15所示，在形成上方埋藏扩散布植区域206和下方埋藏扩散布植区域208之前，先形成一氧化层228，其是利用例如牵涉到中性基氧化工艺的方式形成，以保护垂直通道226。在形成上方埋藏扩散布植区域206和下方埋藏扩散布植区域208，以及一氧化层228之前，多余的硬式幕罩层224可以使用例如氧化物清洁工艺除去。再形成一氧化层228，之后再形成上方埋藏扩散布植区域206和下方埋藏扩散布植区域208。

图16是显示一用来自上方埋藏扩散布植区域206以及下方埋藏扩散布植区域208除去一部分氧化层228的蚀刻工艺的结果。一部分的氧化层228仍维持在沿着垂直通道226的侧壁。

之后，如图17所示，一金属层218′，其一部分之后会变成自动对准硅化物接触窗218，形成于此下方埋藏扩散布植层208、垂直通道226侧壁的氧化层228以及上方埋藏扩散布植区域206之上。此金属层218′可以使用已知沉积工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、热成长或其组合等沉积一硅化物先驱材料(例如镍或是钴)材料形成。

图18是显示除去一部分金属层218′之后的结果，其可以包括快速热工艺。金属层218′邻接下方埋藏扩散布植层208及上方埋藏扩散布植区域206的部分会与埋藏扩散布植层206和208中的硅发生反应，因此导致生成自动对准的硅化物接触窗218于下方埋藏扩散布植层208及上方埋藏扩散布植区域206之上。

之后，请参阅图19所示，其是沿着图11的剖线XIX-XIX方向的剖面图。与图18中的剖面相较，在图19中，ONO结构222及包括多晶硅栅极结构214与字元线217的栅极结构215是先形成。首先，多余的氧化层228材料，使用氧化物清洁(CLN)工艺除去。此ONO结构222然后形成于硅化物接触窗218(于下方埋藏扩散布植层208及上方埋藏扩散布植区域206两者之上)及沿着垂直通道226的侧壁。此ONO结构222可以利用已知的工艺形成包括一下方氧化硅层222A，一氮化硅层222B形成于下方氧化硅层222A之上，及一上方氧化硅层222C形成于氮化硅层222B之上。一热氧化工艺可以用来形成下方氧化硅层222A及上方氧化硅层222C，而一沉积工艺，例如一化学气相沉积(CVD)则可以用来形成氮化硅层222B。

此外，在图19中显示的包括多晶硅栅极结构214的栅极结构215是形成于ONO结构222之上，及一字元线217形成于多晶硅栅极结构214之上。此多晶硅栅极结构214包括多晶硅材料，而字元线217包括例如是硅化钨(WSix)的金属材料。如图22中所示，在形成包括多晶硅栅极结构214及字元线217的栅极结构215的工艺中，可以包括一系列的沉积和微影工艺，举例而言，沉积四乙氧基硅烷(TEOS)以及沉积一多晶硅硬式幕罩以作为形成多晶硅栅极结构214及字元线217的定义和微影/蚀刻工艺之用。

之后，层间介电层(ILD)区域220、接触窗210、212及位元线202、204则可以形成，以达成如图20和图21中所示的结构，其分别与图12和图13中所示的剖面图对应。可以理解的是，可以使用一个或多个微影工艺可达成所要的层间介电层(ILD)区域220、接触窗210、212及位元线202、204的安排。举例而言，微影及蚀刻工艺可以用来除去一部分的层间介电层(ILD)区域220及ONO结构222以允许硅化物接触窗218直接与接触窗210以及接触窗212连接。

图20和图21分别显示沿着图11的剖线XII-XII方向和XIII-XIII方向的完成结构的剖面图。金属化工艺可以用来形成层间介电层(ILD)区域220、接触窗210、212和位元线202、204以达成所需的记忆阵列200结构，例如图11～图13中所示的。

图22是显示根据一实施例形成此记忆阵列200的工艺归纳的流程图，其可以形成如图11～图21中所示的记忆阵列200结构。方框252显示一范例工艺流程，其可以用来形成如图14～图16中所示的结构，包括形成上方埋藏扩散布植区域206、下方埋藏扩散布植层208、以及垂直通道226。方框254显示一范例工艺流程，其可以用来形成如图17和图18中所示的结构以及某些图19中所示的结构，包括形成硅化物接触窗218以及ONO结构222。方框256显示一范例工艺流程，其可以用来形成如图19中所示的结构，包括形成多晶硅栅极结构214。在方框256的工艺之后，金属化工艺可以如方框258所指示的形成，以完成图11～图13中所示的结构。也可以使用其他的替代工艺，举例而言，也可以包括牵涉其他型态记忆装置的替代实施例。

因此，本发明揭露了一种半导体集成电路装置及其制造方法，其允许提供许多改良的微缩后段结构，其可以包括接触窗以及其他金属内连接结构。此完成结构包括至少一硅化物薄膜，例如硅化钨(WSix)及一自动对准硅化物薄膜，例如硅化钴(CoSix)及硅化镍(NiSix)于一埋藏扩散层之上。虽然此处所揭露的实施例中是以氮化物只读记忆体记忆装置做说明，其替代实施例中也可以包括牵涉其他型态的记忆装置。举例而言，本发明实施例也可以使用于埋藏扩散型态的记忆装置。举例而言，一替代实施例中可以包括埋藏扩散型态的记忆装置，其包括具有平面通道、垂直通道及/或具有实体隔离结构的垂直通道的N位元记忆胞。此外，替代实施例中也可以包括一能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或是纳米结晶层来取代ONO结构222。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (30)

1.一种半导体集成电路装置，其特征在于其包含：

一半导体基板；

一第一埋藏扩散区域在该半导体基板之上；

一第一接触层在该第一埋藏扩散区域之上，该第一接触层包含硅化物材料及自动对准硅化物材料的至少一者；以及

一记忆栅极结构在该第一接触层的至少一部分之上。

2.根据权利要求1所述的半导体集成电路装置，其特征在于其中所述的第一接触层包含硅化物材料，且其中该硅化物材料包含钨。

3.根据权利要求1所述的半导体集成电路装置，其特征在于其中所述的第一接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

4.根据权利要求1所述的半导体集成电路装置，其特征在于其中所述的第一接触层经由一垂直接触结构与一位元线连接。

5.根据权利要求1所述的半导体集成电路装置，其特征在于更包含一第二埋藏扩散区域及一电荷储存层，其中该电荷储存层延伸于该第一埋藏扩散区域与该第二埋藏扩散区域之间。

6.根据权利要求5所述的半导体集成电路装置，其特征在于其中所述的电荷储存层位于一垂直通道的侧壁。

7.根据权利要求5所述的半导体集成电路装置，其特征在于更包含一第二接触层在该第二埋藏扩散区域之上。

8.根据权利要求6所述的半导体集成电路装置，其特征在于其中所述的电荷储存层延伸于该第一接触层与该第二接触层之间。

9.根据权利要求7所述的半导体集成电路装置，其特征在于其中所述的第二接触层包含自动对准硅化物材料。

10.根据权利要求9所述的半导体集成电路装置，其特征在于其中所述的自动对准硅化物材料包含镍和钴至少一者。

11.一种半导体集成电路装置的制造方法，该方法包括以下步骤：

形成一第一埋藏扩散区域于一半导体基板之上；

形成一第一接触层于该第一埋藏扩散区域之上，该第一接触层包含硅化物材料及自动对准硅化物材料的至少一者；以及

形成一记忆栅极结构于该第一接触层的至少一部分之上。

12.根据权利要求11所述的半导体集成电路装置的制造方法，其特征在于其中所述的第一接触层包含硅化物材料，且其中该硅化物材料包含钨。

13.根据权利要求11所述的半导体集成电路装置的制造方法，其特征在于其中所述的第一接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

14.根据权利要求11所述的半导体集成电路装置的制造方法，其特征在于更包含：

形成一垂直接触结构与该第一接触层连接；

形成一位元线经由该垂直接触结构与该第一接触层连接。

15.根据权利要求11所述的半导体集成电路装置的制造方法，其特征在于更包含一第二埋藏扩散区域及一电荷储存层，其中该电荷储存层延伸于该第一埋藏扩散区域与该第二埋藏扩散区域之间。

16.根据权利要求15所述的半导体集成电路装置的制造方法，其特征在于其中所述的电荷储存层位于一垂直通道的侧壁。

17.根据权利要求15所述的半导体集成电路装置的制造方法，其特征在于更包含形成一第二接触层于该第二埋藏扩散区域之上。

18.根据权利要求17所述的半导体集成电路装置的制造方法，其特征在于其中所述的电荷储存层延伸于该第一接触层与该第二接触层之间。

19.根据权利要求17所述的半导体集成电路装置的制造方法，其特征在于其中所述的第二接触层包含自动对准硅化物材料。

20.根据权利要求19所述的半导体集成电路装置的制造方法，其特征在于其中所述的自动对准硅化物材料包含镍和钴至少一者。

21.一种半导体记忆装置的布局，其特征在于其包含：

多条第一位元线在一第一方向上延伸；

多条第二位元线在一与该第一方向平行的方向延伸，所述多条第二位元线包含介于所述多条第一位元线间的位元线；

多个第一埋藏扩散区域在一大致与该第一方向平行的方向延伸；

多个第一接触层在各自的所述多个第一埋藏扩散区域之上，所述多个第一接触层中的接触层包含硅化物材料及自动对准硅化物材料的至少一者；以及

多个记忆栅极结构在一与该第一方向垂直的一第二方向延伸，多个记忆栅极结构形成于所述多个第一接触层中接触层的至少一部分之上。

22.根据权利要求21所述的半导体记忆装置的布局，其特征在于其中所述的多个第一接触层中的接触层包含硅化物材料，且其中该硅化物材料包含钨。

23.根据权利要求21所述的半导体记忆装置的布局，其特征在于其中所述的多个第一接触层中的接触层包含自动对准硅化物材料，且其中该自动对准硅化物材料包含镍和钴至少一者。

24.根据权利要求21所述的半导体记忆装置的布局，其特征在于其中所述的多个第一接触层中的接触层经由各自的垂直接触结构而与所述多条第一位元线中各自的位元线连接。

25.根据权利要求21所述的半导体记忆装置的布局，其特征在于更包含：

多个第二埋藏扩散区域在一与该第一方向平行的方向延伸；以及

多个电荷储存层，

其中该电荷储存层延伸于所述多个第一埋藏扩散区域中各自的第一埋藏扩散区域与所述多个第二埋藏扩散区域中各自的第二埋藏扩散区域之间。

26.根据权利要求25所述的半导体记忆装置的布局，其特征在于其中所述的电荷储存层位于各自垂直通道的各自侧壁。

27.根据权利要求25所述的半导体记忆装置的布局，其特征在于更包含多个第二接触层在所述多个第二埋藏扩散区域中各自的第二埋藏扩散区域之上。

28.根据权利要求27所述的半导体记忆装置的布局，其特征在于其中所述的多个电荷储存层中的电荷储存层延伸于所述多个第一接触层中各自的第一接触层与所述多个第二接触层中各自的第二接触层之间。

29.根据权利要求27所述的半导体记忆装置的布局，其特征在于其中所述的多个第二接触层中的接触层包含自动对准硅化物材料。

30.根据权利要求29所述的半导体记忆装置的布局，其特征在于其中所述的自动对准硅化物材料包含镍和钴至少一者。

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