CN101964328B

CN101964328B - 半导体器件的制作方法

Info

Publication number: CN101964328B
Application number: CN 200910055378
Authority: CN
Inventors: 刘艳; 周儒领; 黄淇生; 詹奕鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-07-24
Filing date: 2009-07-24
Publication date: 2012-12-12
Anticipated expiration: 2029-07-24
Also published as: CN101964328A

Abstract

一种半导体器件的制作方法，包括：提供包括核心器件区域和外围电路区域的半导体衬底，所述核心器件区域的半导体衬底上形成有一个以上的存储单元组；沉积第一多晶硅层，其中，外围电路区域形成的第一多晶硅层的厚度小于存储单元的栅极结构的高度；在外围电路区域的第一多晶硅层上形成掩膜氧化层；沉积第二多晶硅层，存储单元组之间的第一多晶硅层与第二多晶硅层的厚度之和大于存储单元的栅极结构的高度；刻蚀所述的第二多晶硅层；对残留的第二多晶硅层以及第一多晶硅层进行CMP工艺。采用所述的方法，在核心器件区域和外围电路区域的边界，存储单元的栅极结构附件不会产生多晶硅的残留。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制作方法。

背景技术

在闪存器件中，分离栅极闪存(Split-Gate Flash)器件与堆栈栅极闪存器件相比之下，不仅体积较微小，而且更省电，因此，目前分离栅极闪存已经成为相当受欢迎的存储器件。

图1a至图1c示出了现有技术中分离栅极闪存(Split-Gate Flash)器件制作流程的剖面结构示意图。

首先，如图1a所示，提供半导体衬底100，所述的半导体衬底100包括核心器件区域100a和外围电路区域100b，首先在所述的100a上制作一个以上的存储单元组110，存储单元组中的每一个存储单元110a都包括依次位于半导体衬底100上的浮栅(Floating gate，FG)结构、氧化层-氮化层-氧化层(ONO)介质层和控制栅(Control Gate，CG)结构，以及位于浮栅结构、氧化层-氮化层-氧化层介质层和控制栅结构侧壁的绝缘介质层，为了描述的简单，本说明书中将包含浮栅结构、氧化层-氮化层-氧化层介质层和控制栅结构的复合结构称为存储单元的栅极结构。所述的浮栅结构包括依次位于半导体衬底100上的FG氧化层、FG多晶硅层，所述的控制栅结构包括依次位于氧化层-氮化层-氧化层(ONO)介质层上的控制栅多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层。在附图1a中，为了附图的简便，仅仅示意性画出存储单元110a，并未画出其具体结构。其中，存储单元组之间的间距大于存储单元之间的间距，通常，存储单元组之间共用漏极drain，同一存储单元组的两个存储单元共用源极source。所述的存储单元的栅极结构的高度为1900～2100埃。

参考附图1b所示，在所述核心器件区域100a的存储单元110a之间，存储单元组110之间的半导体衬底上沉积多晶硅层120a，以及外围电路区域100b的半导体衬底上沉积多晶硅层120b，沉积多晶硅层120a和120b的工艺可以一步完成，随后，在所述的多晶硅层120b上沉积掩膜氧化层130b，形成掩膜氧化层130b的工艺为现有工艺，在此不再赘述。可选的，所述的外围电路区域形成的多晶硅层的厚度为1700～1900埃，掩膜氧化层的厚度为300～400埃。进行完所述工艺之后，参考附图1b所示，外围电路区域的多晶硅层120b与掩膜氧化层130b的厚度之和大于存储单元的栅极结构的高度。由于所述的多晶硅层的厚度大于存储单元之间间距的0.5倍，小于存储单元组之间间距的0.5倍，因此，存储单元组之间的多晶硅层120a的高度小于存储单元之间的多晶硅层120a的高度。

参考附图1c所示，对核心器件区域100a的多晶硅层120a进行化学机械抛光(CMP)，每个存储单元组中，存储单元之间的多晶硅层形成擦除栅(Erasergate)，存储单元组之间的多晶硅层形成分离栅极(Split Gate)。

对于大部分远离外围电路区域的多晶硅层120a，CMP工艺进行至每个存储单元110的栅极结构的CG氮化硅硬掩膜层时，由于CG氮化硅硬掩膜层的阻挡，CMP工艺停止，但是在核心器件区域100a和外围电路区域100b邻接的位置，由于外围电路区域的多晶硅层120b与掩膜氧化层130b的厚度之和大于核心器件区域栅极结构的厚度，当CMP进行至硬掩膜氧化层130b的高度时，由于掩膜氧化层130b的阻挡，核心器件区域100a和外围电路区域100b邻接处的多晶硅层120a将无法被完全去除，造成多晶硅的残留。

参考附图2所示，为CMP之后核心器件区域中心的半导体器件的若干存储单元的俯视图，从图中可以看出，各个存储单元的擦除栅、控制栅的线条以及擦除栅与控制栅的边界都很清晰。参考附图3所示，为核心器件区域100a和外围电路区域100b邻接的位置半导体器件的若干存储单元的俯视图，从图中可以看出，有一般的区域无法区分擦除栅和控制栅，这是由于控制栅上存在多晶硅的残留，因此，从俯视图中看，控制栅与擦除栅连为一体，所述问题将导致半导体器件之间发生短路。

发明内容

本发明解决的问题是现有半导体器件的制作工艺在CMP核心器件区域的多晶硅层之后，在核心器件区域和外围电路区域邻接的位置，核心器件区域的存储单元上仍然存在多晶硅残留的缺陷。

本发明提供了一种半导体器件的制作方法，包括：

提供包括核心器件区域和外围电路区域的半导体衬底，所述核心器件区域的半导体衬底上形成有一个以上的存储单元组；

在所述存储单元以及存储单元组之间的半导体衬底上以及外围电路区域的半导体衬底上沉积第一多晶硅层，其中，外围电路区域形成的第一多晶硅层的厚度小于存储单元的栅极结构的高度，存储单元组之间的第一多晶硅层的厚度大于存储单元之间间距的0.5倍，小于存储单元组之间间距的0.5倍；

在外围电路区域的第一多晶硅层上形成掩膜氧化层，其中，核心器件区域存储单元的栅极结构的高度大于外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和；

在所述核心器件区域的第一多晶硅层以及外围电路区域的掩膜氧化层上沉积第二多晶硅层，存储单元组之间的第一多晶硅层与第二多晶硅层的厚度之和大于存储单元的栅极结构的高度；

刻蚀所述的第二多晶硅层，使核心器件区域存储单元组之间残留的第二多晶硅层与第一多晶硅层厚度之和仍大于存储单元的栅极结构的高度，其它区域的第二多晶硅层被完全去除；

对残留的第二多晶硅层以及第一多晶硅层进行CMP工艺，在存储单元之间形成擦除栅，存储单元组之间形成分离栅极。

采用上述的方法制作的半导体器件，相对于现有技术，由于增加了栅极结构的高度(通过增加栅极结构高度的方法实现核心器件区域存储单元的栅极结构的高度大于外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和)，并且采用两步沉积多晶硅层随后湿法刻蚀的工艺，填补了沉积第一多晶硅层之后在存储单元组之间产生的间隙，CMP工艺之后，在存储单元之间形成擦除栅，存储单元组之间形成分离栅极，在核心器件区域和外围电路区域的边界，存储单元的栅极结构附件不会产生多晶硅的残留。

附图说明

图1a至图1c为现有技术中分离栅极闪存器件制作流程的剖面结构示意图；

图2为现有技术CMP之后核心器件区域中心的半导体器件的若干存储单元的俯视图；

图3为现有技术CMP之后核心器件区域和外围电路区域邻接的位置半导体器件的若干存储单元的俯视图；

图4至图9为本发明半导体器件制作方法各步骤的剖面结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做详细的说明。

本发明提供了一种半导体器件的制作方法，包括：

步骤S1，参考附图4所示，提供包括核心器件区域200a和外围电路区域200b的半导体衬底200，所述核心器件区域200a的半导体衬底200上形成有一个以上的存储单元组210，相邻的存储单元组210之间的间距大于存储单元组内相邻的存储单元210a之间的间距，本实施例中，所述的一个存储单元组包括两个相邻的存储单元，在一个具体的实施例中，所述的相邻的存储单元组之间的间距为0.45～0.55微米，相邻的存储单元之间的间距为0.2～0.26微米。

所述的每个存储单元都包括依次位于半导体衬底200上的浮栅(Floatinggate，FG)结构、氧化层-氮化层-氧化层(ONO)介质层和控制栅(Control Gate，CG)结构，以及位于浮栅结构、氧化层-氮化层-氧化层介质层和控制栅结构侧壁的绝缘介质层，为了描述的简单，将包含浮栅结构、氧化层-氮化层-氧化层介质层和控制栅结构的复合结构称为存储单元的栅极结构。所述的浮栅结构包括依次位于半导体衬底200上的FG氧化层、FG多晶硅层，所述的控制栅结构包括依次位于氧化层-氮化层-氧化层(ONO)介质层上的控制栅多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层。在附图4中，为了附图的简便，仅仅示意性画出存储单元210a，并未画出其具体结构。

在一个具体的实施例中，所述的存储单元的栅极结构的高度为2200～2600埃，可选的，存储单元的栅极结构的高度为2400埃。相对于现有技术，本实施例所述的栅极结构的高度增加。

步骤S2，参考附图5所示，在所述存储单元以及存储单元组之间的半导体衬底上沉积第一多晶硅层220a，在外围电路区域的半导体衬底上沉积第一多晶硅层220b，其中，所述存储单元的栅极结构的高度大于存储单元组之间的第一多晶硅层的厚度，同样大于外围电路区域的半导体衬底上沉积第一多晶硅层的厚度。存储单元组之间的第一多晶硅层的厚度大于存储单元之间间距的0.5倍，小于存储单元组之间间距的0.5倍。

所述的外围电路区域的半导体衬底上沉积的第一多晶硅层作为外围电路区域器件的栅极，所以，常规的，在所述的外围电路区域的半导体衬底上已经形成有作为栅氧化层的氧化硅材料，其为本领域技术人员熟知的公知常识，在此不做赘述。所述的第一多晶硅层的厚度为1600～2000埃，可选的，例如为1800埃。

本实施例中，由于所述的第一多晶硅层的厚度大于存储单元之间间距的0.5倍，小于存储单元组之间间距的0.5倍，因此，存储单元组之间的第一多晶硅层的厚度小于存储单元之间的第一多晶硅层的厚度。如附图5所示，相邻的存储单元之间沉积的第一多晶硅层厚度都大于存储单元的栅极结构的厚度，相邻的存储单元组之间的第一多晶硅层的厚度小于栅极结构的厚度。在一个实施例中，设定位于外围电路区域的第一多晶硅层的厚度为1800埃，栅极结构的高度为2400埃，则相邻的存储单元之间沉积的第一多晶硅层的厚度可大于2400埃，而相邻的存储单元组之间的第一多晶硅层的厚度为1400～1800埃左右，其与栅极结构的高度差600～1000埃，存储单元的栅极结构上的第一多晶硅层的厚度也为1800埃。因此，本步骤中，第一多晶硅层并没有完全填充存储单元组之间的间隙。如果就此对第一多晶硅层进行CMP工艺，则存储单元组之间未被填充的间隙会储存CMP产生的副产物以及CMP工艺中的抛光液(slurry)，使半导体器件产生缺陷。

步骤S3，参考附图6所示，在外围电路区域的第一多晶硅层上形成掩膜氧化层230b，其中，核心器件区域存储单元的栅极结构的高度大于外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和；

形成所述掩膜氧化层的工艺为常规工艺，所述掩膜氧化层的材料例如为氮化硅或者氮氧化硅等，在随后的CMP工艺中用于保护外围电路区域的第一多晶硅层并作为研磨终点。

为了克服现有技术中外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和大于存储单元的栅极结构产生的缺陷，本发明中，要求外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和小于存储单元的栅极结构的高度。所述掩膜氧化层的厚度范围为300～400埃，例如优选的为350埃。

步骤S4，参考附图7所示，在所述核心器件区域的第一多晶硅层上沉积第二多晶硅层240a，在外围电路区域的掩膜氧化层上沉积第二多晶硅层240b，存储单元组之间的第一多晶硅层与第二多晶硅层的厚度之和大于存储单元的栅极结构的高度；

本步骤中，由于相邻的存储单元组之间沉积的第二多晶硅层的厚度大于其它位置的第二多晶硅层的厚度，因此经过第二多晶硅层的沉积，核心器件区域表面的高度差减小。存储单元组之间的第二多晶硅层的厚度是其它位置的第二多晶硅层的厚度的1.5～2倍，一般来说，第二多晶硅层越厚，整个半导体器件表面越平坦，存储单元组之间的第二多晶硅层的厚度与其它位置的第二多晶硅层的厚度的比例越大。可选的，外围电路区域上形成的第二多晶硅层的厚度为为1700～1900埃。

由于所述的第二多晶硅层主要为了填充形成第一多晶硅层之后在存储单元组之间形成的间隙，因此，必须要求相邻的存储单元组之间的第一多晶硅层与第二多晶硅层的厚度之和大于存储单元的栅极结构的高度，可选的，相邻的存储单元组之间的第一多晶硅层与第二多晶硅层的厚度之和与存储单元的栅极结构的高度差范围大于2400埃。

在一个实施例中，设定外围电路区域上形成的第二多晶硅层的厚度为1800埃，相邻的存储单元组之间的第二多晶硅层的厚度为3200埃，相邻的存储单元之间的第二多晶硅层的厚度为1800埃。

步骤S5，参考附图8所示，刻蚀所述的第二多晶硅层，使核心器件区域存储单元组之间残留的第二多晶硅层与第一多晶硅层厚度之和仍大于存储单元的栅极结构的高度，其它区域的第二多晶硅层被完全去除；

本步骤中，刻蚀的目的是为了去除大部分位于栅极结构之上的多晶硅层(包括第一多晶硅层和第二多晶硅层)，由于外围电路区域掩膜氧化层的存在，外围电路区域的刻蚀停止在掩膜氧化层，核心器件区域的大部分第二多晶硅层也都会被完全去除，在存储单元组之间的区域，由于第二多晶硅层的厚度大于其它区域的多晶硅层的厚度，因此，会留下部分第二多晶硅层，正好填充了形成第一多晶硅层之后存储单元组之间存在的间隙。

在某一实施例中相邻的存储单元组之间的第二多晶硅层的厚度为3200埃，相邻的存储单元之间的第二多晶硅层的厚度为1800埃，则所述的刻蚀步骤中完全去除相邻的存储单元之间的第二多晶硅层，去除的相邻的存储单元组之间的第二多晶硅层的厚度为2700埃，因此，相邻的存储单元组之间，第一多晶硅层上仍然有500埃的第二多晶硅层残留，所述的第二多晶硅层残留填补了存储单元组之间的第一多晶硅层之间的间隙，并使核心器件区域的整个多晶硅层的厚度趋于均匀。

步骤S6，参考附图9所示，对残留的第二多晶硅层以及第一多晶硅层进行CMP工艺，在存储单元之间形成擦除栅，存储单元组之间形成分离栅极。

采用上述的方法制作的半导体器件，在存储单元之间形成擦除栅，存储单元组之间形成分离栅极，在核心器件区域和外围电路区域的边界，存储单元的栅极结构附件不会产生多晶硅的残留。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的制作方法，其特征在于，包括：

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过增加栅极结构高度的方法实现核心器件区域存储单元的栅极结构的高度大于外围电路区域的第一多晶硅层与掩膜氧化层的厚度之和。

3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述的栅极结构的高度为2200～2600埃，外围电路区域形成的第一多晶硅层的厚度为1600～2000埃。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，存储单元组之间的第二多晶硅层的厚度是其它位置的第二多晶硅层的厚度的1.5～2倍。

5.根据权利要求3所述的半导体器件的制作方法，其特征在于，外围电路区域上形成的第二多晶硅层的厚度为1700～1900埃。

6.根据权利要求4或者5所述的半导体器件的制作方法，其特征在于，掩膜氧化层的厚度为300～400埃。