CN105336591A - 浮栅的制作方法 - Google Patents

Abstract

本发明提供了一种浮栅的制作方法。该制作方法包括：提供半导体基底，半导体基底具有存储单元区和外围电路区，存储单元区具有第一STI和第一有源区，外围电路区具有最小宽度≥A的第二STI和第二有源区以及最小宽度＜A的第三STI和第三有源区；在半导体基底上沉积多晶硅，形成第一多晶硅层；在位于第二有源区的第一多晶硅层上形成多晶硅保护层；在裸露的第一多晶硅层表面上、多晶硅保护层表面上沉积多晶硅，形成第二多晶硅层；对第二多晶硅层与第一多晶硅层进行CMP至第一STI与第三STI裸露；对CMP后的第一多晶硅层与多晶硅保护层进行回刻；以及去除多晶硅保护层。该方法避免了第二有源区处凹陷的产生，去除残留多晶硅的效果。

Description

浮栅的制作方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种浮栅的制作方法。

背景技术

IC制造工艺中，平坦化技术已成为与光刻和刻蚀同等重要且相互依赖的不可缺少的关键技术之一，而化学机械抛光(CMP)工艺是目前最有效、最成熟的平坦化技术。进入65nm节点之后，CMP工艺的重要性更加突出。以嵌入式闪存为例，嵌入式闪存集成了逻辑、存储等模块，存储单元结构复杂，工艺制作步骤多、难度大，尤其是浮动栅多晶硅的制作，因其质地软，研磨速度快，不易控制，再加上浮动栅多晶硅(FloatingGatepoly)厚度及表面形态对器件的电性参数及后续工艺影响较大，因此怎样得到一个稳定的、厚度均匀及表面形态佳的浮动栅多晶硅显得至关重要。

图1示出了现有嵌入式闪存的剖面结构示意图。在嵌入式闪存工艺开发过程中发现，存储单元区Ⅰ’与外围电路区Ⅱ’内的有源区(AA)以及浅沟槽隔离(STI)分布差异很大：存储单元区Ⅰ’内的第一有源区102’与第一STI101’分布密集且图形相对规则，而外围电路区Ⅱ’内的有源区与浅沟槽隔离分布则相对分散且面积大小不一，其中第二有源区201’以及第二STI202’的面积较大，第三有源区203’和第三STI204’的面积较小。在CMP研磨过程中，研磨速度较快的介质容易产生凹陷(dishing)，图形面积越大，凹陷越严重；同样的图形，研磨时间越久，凹陷也越严重。这种凹陷的产生会带来很多后续工艺问题，比如在STI(浅沟槽隔离)CMP之后，面积大的STI上会产生STI凹陷(dishing)，在多晶硅沉积之后，STI中间凹陷区域上的多晶硅较STI边缘及其他区域多，在后续的浮栅(FG)CMP过程难以将其研磨干净，因此在大面积的STI中间会留有多晶硅残余(polyresidue)，形成缺陷；如果要去除这些残余，则需要加长研磨时间。同时，在浮栅(FG)CMP过程中，由于同样的原因外围电路区Ⅱ’内面积较大的第二有源区202’表面上的多晶硅也会产生凹陷(dishing)，造成该第二有源区202’凹陷处的多晶硅厚度偏薄。在后续的多晶硅刻蚀过程中，由于浮栅CMP凹陷导致的多晶硅厚度过小，多晶硅下面的栅氧很容易在刻蚀过程中被消耗掉，从而失去阻挡作用而损伤下面的基底。如果要降低浮栅CMP过程中产生的凹陷，通常需要降低研磨时间；而降低研磨时间，大面积STI上的多晶硅残留则很难去除。

目前一般浮栅的CMP过程如图2所示，包括：首先，在图1所示的已经形成有存储单元区Ⅰ’和外围电路区Ⅱ’的半导体基底100’上沉积多晶硅层103’，其中，存储单元区Ⅰ’内分布有第一STI101’和第一有源区102’，外围电路区Ⅱ’内分布有面积较大的第二STI201’和第二有源区202’以及面积较小的第三STI203’和第三有源区204’，形成具有图3所示剖面结构的晶片；然后在图3所示的多晶硅层103’上沉积缓冲层104’，形成具有图4所示剖面结构的晶片；接着对图4中的缓冲层104’和多晶硅层103’依次进行化学机械抛光，至存储单元区内的第一STI101’和外围电路区内的第二STI201’和第三STI203’的顶面裸露，形成具有图5所示剖面结构的晶片，由图5可以看出，外围电路区Ⅱ’的面积较大的第二有源区202’处的多晶硅层103’存在较为明显的凹陷；为了防止在减薄存储单元区Ⅰ’的多晶硅层103’和第一STI101’时造成外围电路区II’内的第二有源区202’的多晶硅被消耗，现有技术一般在图5所示结构的上表面上设置光刻胶层105’，并对光刻胶层进行图形化处理，进一步去除存储单元区Ⅰ’的光刻胶，形成具有图6所示剖面结构的晶片；在图6所示的光刻胶层105’的保护下，对存储单元区Ⅰ’的多晶硅层103’、第一STI101’进行回刻，形成具有图7所示剖面结构的晶片；随后，去除光刻胶层105’，形成具有图8所示剖面结构的晶片。从图8中可以看出，现有浮栅CMP工艺很难同时消除大面积第二STI201’表面上的多晶硅残留以及大面积的第二有源区202’上的浮栅凹陷。

发明内容

本申请旨在提供一种浮栅的制作方法，以解决现有技术中浮栅制作过程中凹陷和浅沟槽隔离结构表面上的多晶硅残余难以同时消除的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种浮栅的制作方法，该制作方法包括：步骤S1，提供半导体基底，半导体基底具有存储单元区和外围电路区，存储单元区具有第一STI和第一有源区，外围电路区具有最小宽度≥A的第二STI和第二有源区以及最小宽度＜A的第三STI和第三有源区；步骤S2，在半导体基底上沉积多晶硅，形成第一多晶硅层；步骤S3，在位于第二有源区的第一多晶硅层上形成多晶硅保护层；步骤S4，在裸露的第一多晶硅层表面上、多晶硅保护层表面上沉积多晶硅，形成第二多晶硅层；步骤S5，对第二多晶硅层与第一多晶硅层进行CMP至第一STI与第三STI裸露；步骤S6，对CMP后的第一多晶硅层与多晶硅保护层进行回刻；以及步骤S7，去除多晶硅保护层。

进一步地，上述步骤S3包括：步骤S31，在第一多晶硅层上沉积多晶硅预保护层；步骤S32，在位于第二有源区的多晶硅预保护层上形成光刻胶掩膜；步骤S33，刻蚀去除裸露的多晶硅预保护层；以及步骤S34，去除光刻胶掩膜。

进一步地，上述多晶硅保护层的边缘距离第二有源区的边缘1～10nm。

进一步地，上述CMP过程采用的抛光液对多晶硅保护层的材料与多晶硅的选择比大于1:10。

进一步地，上述CMP过程的抛光速度为

进一步地，上述多晶硅保护层为氮化硅层，抛光液为用于STICMP的抛光液。

进一步地，上述步骤S6的回刻过程采用干法刻蚀实施。

进一步地，上述步骤S7的去除多晶硅保护层的过程采用湿法刻蚀实施。

进一步地，上述第一多晶硅层的厚度为a，相邻第一STI之间的最小间距为b，且a＞b/2。

进一步地，上述半导体基底表面以上的第一STI高度为c，多晶硅保护层的厚度为e，且a+e的总和为c的0.8～1.2倍。

进一步地，上述第二多晶硅层的厚度为f，且a+f＞c。

进一步地，上述A为0.3μm。

应用本申请的技术方案，在容易产生凹陷的第二有源区的第一多晶硅层上设置多晶硅保护层后沉积第二多晶硅层，从而可以使第二有源区上的第一多晶硅层不被研磨，避免了第二有源区上的多晶硅凹陷产生，同时研磨时间可以适当增加以去除外围电路区内大面积的第二STI表面上的多晶硅残余；并且在CMP之后进行的多晶硅回刻，不仅能够去除多晶硅保护层表面上的少量多晶硅残留，同时也能够去除残留在第二STI凹陷中的多晶硅。从而避免了后续多晶硅刻蚀过程中因多晶硅凹陷所产生的基底损伤，同时也避免了因STI凹陷所产生的多晶硅残余。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术的一种嵌入式闪存的半导体基底的剖面结构示意图；

图2示出了现有技术中浮栅的制作方法流程图；

图3至图8示出了执行图2所示制作方法的各步骤后的剖面结构示意图；

图3示出了在图1所示半导体基底上沉积多晶硅层后的剖面结构示意图；

图4示出了在图3所示的多晶硅层上沉积缓冲层后的剖面结构示意图；

图5示出了对图4中的缓冲层和多晶硅层依次进行化学机械抛光后的剖面结构示意图；

图6示出了在图5所示结构的上表面上设置光刻胶层，并对光刻胶层进行图形化处理后的剖面结构示意图；

图7示出了在图6所示光刻胶层的保护下，对存储单元区的多晶硅层和第一STI进行回刻后的剖面结构示意图；

图8示出了去除图7所示光刻胶层后的剖面结构示意图；

图9示出了本申请一种优选实施方式提供的浮栅的制作方法的流程示意图；

图10至图19示出了执行图9所示制作方法的各步骤后的剖面结构示意图；

图10示出了上述制作方法所提供的半导体基底的剖面结构示意图；

图11示出了在图10所示半导体基底上沉积多晶硅形成第一多晶硅层后的剖面结构示意图；

图12示出了在图11所示的第一多晶硅层上形成多晶硅预保护层后的剖面结构示意图；

图13示出了在图12所示的第二有源区的多晶硅预保护层上形成光刻胶掩膜后的剖面结构示意图；

图14示出了刻蚀去除图13所示第二有源区之外的多晶硅预保护层后的剖面结构示意图；

图15示出了去除图14所示的光刻胶掩膜后的剖面结构示意图；

图16示出了在图15所示的裸露的第一多晶硅层表面上、多晶硅保护层表面上沉积多晶硅，形成第二多晶硅层后的剖面结构示意图；

图17示出了对图16所示的第二多晶硅层与第一多晶硅层进行CMP至存储单元区第一STI与外围电路区第三STI裸露后的剖面结构示意图；

图18示出了对图17所示的CMP后的第一多晶硅层与多晶硅保护层进行回刻后的剖面结构示意图；以及

图19示出了去除图18所示的多晶硅保护层后的剖面结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，现有浮栅制作工艺容易产生凹陷且浅沟槽隔离结构中容易产生多晶硅残留的问题，而且难以同时解决上述两个问题。为了同时解决上述两个问题，本申请提出了一种浮栅的制作方法，如图9所示，该制作方法包括：步骤S1，提供半导体基底100，该半导体基底100具有存储单元区Ⅰ和外围电路区Ⅱ，存储单元区Ⅰ具有第一STI101和第一有源区102，该外围电路区Ⅱ具有最小宽度≥A的第二STI201和第二有源区202以及最小宽度＜A的第三STI203和第三有源区204；步骤S2，在半导体基底100上沉积多晶硅，形成第一多晶硅层103；步骤S3，在位于第二有源区202的第一多晶硅层103上形成多晶硅保护层104；步骤S4，在裸露的第一多晶硅层103表面上、多晶硅保护层104表面上沉积多晶硅，形成第二多晶硅层106；步骤S5，对第二多晶硅层106与第一多晶硅层103进行CMP至第一STI101与第三STI203裸露；步骤S6，对CMP后的第一多晶硅层103与多晶硅保护层104进行回刻；以及步骤S7，去除多晶硅保护层104。

上述制作方法在容易产生凹陷的第二有源区202的第一多晶硅层103上设置多晶硅保护层104后沉积第二多晶硅层106，使第一多晶硅层103在后续的多晶硅研磨过程中不被研磨，从而避免了第二有源区202上的多晶硅中产生凹陷，而且研磨时间也可以适当增加以减少或者去除外围电路区内第二STI201表面上的多晶硅残余；并且在CMP之后进行的多晶硅回刻，不仅能够去除多晶硅保护层表面可能残留的少量多晶硅，同时也能够去除可能残留在第二STI201凹陷中的多晶硅。由此可见，本申请不仅有效地避免了第二有源区202处凹陷的产生，而且也实现了去除残留在第二STI201和多晶硅保护层104表面的多晶硅的效果。

如上所述，多晶硅保护层104的作用主要是对第一多晶硅层103进行保护，本申请为了避免在浮栅制作完成后，位于第二有源区202的多晶硅层保护层104的边缘凸起，优选多晶硅保护层104的边缘距离第二有源区202的边缘1～10nm，即多晶硅保护层104的面积较第二有源区202的面积稍小，因此，可以避免因多晶硅保护层104的边缘凸起导致的第二多晶硅103残留。

本领域技术人员应该清楚的是，在实施本申请的制作方法时，本申请与现有技术遵循同样的原则，所沉积的多晶硅的厚度高于位于半导体基底100表面以上的第一STI101或第二STI201或第三STI203的高度。假设上述第一多晶硅层103的厚度为a，上述相邻第一STI101之间的最小间距为b，优选可以使a＞b/2，比如a为b为优选上述第一多晶硅层103的厚度是为了避免在多晶硅沉积过程中在第一STI中产生缝隙。

在本申请一种优选的实施方式中，位于上述半导体基底100表面以上的第一STI101的高度为c，比如上述多晶硅保护层104的厚度为e，比如且a+e的总和与c相当，比如为c的0.8～1.2倍。多晶硅保护层104的厚度与第一多晶硅层103的厚度之和与位于半导体基底100表面以上的第一STI101的高度相当，从而能够使多晶硅CMP在接触到多晶硅保护层104的同时也能够接触到第一STI101表面，这样可以避免因研磨不足而产生过多的多晶硅残留或因研磨过量而导致的保护层过薄甚至完全被磨净的问题。

进一步优选上述第二多晶硅层106的厚度为f，比如且a+f＞c。将第一多晶硅层103的厚度与第二多晶硅层106的厚度之和设置为大于位于半导体基底100表面以上的第一STI101的高度，可以保证多晶硅总沉积厚度，进而可以保证在多晶硅研磨接触到STI和多晶硅保护层表面之前实现多晶硅平坦化。

在不同的半导体工艺中，凹陷的程度不同，本领域技术人员在本申请的指导下，可以根据对器件性能和功能要求对该工艺进行适当优选，优选第二STI101或第二有源区202的最小宽度和第三STI203或第三有源区204的最小宽度的分界点A为0.3μm，即本申请优选第二有源区202的最小宽度≥0.3μm，也就是说当外围电路区II内包含有最小宽度大于或等于0.3μm的第二STI和第二有源区时，可以采用本申请的制作方法，将第二有源区202内的半导体基底100保护起来，避免其中凹陷的产生，并去除其他区域中浅沟槽隔离结构中残留的多晶硅；优选第二STI201的最小宽度≥0.3μm，其中第二STI的宽度越大，其表面残留多晶硅的可能性越大。同样当外围电路区内包含有最小宽大于等于0.3um的当第二STI201时，实施本申请的制作方法取得的效果更明显。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，提供如图10所示的半导体基底100，该半导体基底100具有存储单元区Ⅰ和外围电路区Ⅱ，如图10所示，存储单元区Ⅰ具有第一STI101和第一有源区102，外围电路区Ⅱ具有最小宽度≥0.3μm的第二STI201和第二有源区202、最小宽度＜0.3μm的第三STI203和第三有源区204。由图10可以看出外围电路区Ⅱ内分布有最小宽度较大的第二STI201，在对浅沟槽中的隔离材料进行CMP过程中，其表面会产生凹陷。

然后，在图10所示半导体基底100上沉积多晶硅形成图11所示的第一多晶硅层103；由于第一STI101的上表面和第二STI201的上表面均高于半导体基底100其他位置的上表面，因此，所形成的第一多晶硅层103的上表面并不是完全平整的表面。上述沉积过程采用本领域常用的化学气相沉积、等离子体沉积等过程实施即可，在此不再赘述。

沉积形成第一多晶硅层103之后，在图11所示的第一多晶硅层103上形成图15所示的多晶硅保护层104。所形成的多晶硅保护层104可以作为完成CMP的检测点。

顾名思义，多晶硅保护层104对多晶硅起到保护作用。本申请形成该多晶硅保护层104的材料优选与多晶硅、第一STI101、第二STI201和第三STI203中的材料不同，进而在进行CMP过程中可以选择对多晶硅保护层104抛光速率较慢的抛光液进行抛光。优选形成上述多晶硅保护层104的材料为氮化硅。

如上所描述的，优选上述所形成的多晶硅保护层104的厚度与第一多晶硅层103的厚度之和与位于半导体基底100表面以上的第一STI101的高度相当，从而能够在完全避免第二有源区202处多晶硅凹陷形成的同时，也能够避免因研磨不足而产生过多的多晶硅残留或因研磨过量而导致的保护层过薄甚至完全被磨净的问题。

本申请形成多晶硅保护层104的过程优选包括：在第一多晶硅层103上沉积多晶硅预保护层114；在位于第二有源区202的多晶硅预保护层114上形成光刻胶掩膜105；刻蚀去除裸露的多晶硅预保护层114；去除光刻胶掩膜105，形成上述的多晶硅保护层104。上述过程可参见图12至图15，具体见下文：

在图11所示的第一多晶硅层103上形成图12所示的多晶硅预保护层114。

完成多晶硅预保护层114的制作之后，在图12所示第二有源区202的多晶硅预保护层114上形成图13所示的光刻胶掩膜105。上述形成光刻胶掩膜105的过程包括：在多晶硅预保护层114上设置光刻胶；对光刻胶进行图形化处理去除第二有源区202之外的光刻胶，形成光刻胶掩膜105。

在上述所形成的光刻胶掩膜105的保护下，对图13所示的多晶硅预保护层114进行刻蚀，去除第二有源区202之外的多晶硅预保护层114，形成具有图14所示剖面结构的晶片。由图14中可以看出，在第二有源区202的第一多晶硅层103上形成上述的多晶硅保护层104，其上表面与第一STI101、第二STI201和第三STI203的上表面平齐或接近平齐。上述刻蚀去除多晶硅保护层104的过程采用干法刻蚀实施，具体的刻蚀条件和刻蚀过程，本领域技术人员在参考现有技术的基础上完全有能力实施。

接着去除图14所示的光刻胶掩膜105，形成具有图15所示剖面结构的晶片。该过程采用灰化过程去除光刻胶掩膜105，灰化之后再采用去离子水或其他清洗液对残渣进行清洗。

去除光刻胶掩膜105之后，在图15所示的裸露的第一多晶硅层103表面上、多晶硅保护层104表面上沉积多晶硅，形成图16所示的第二多晶硅层106。如上所描述的，优选将第一多晶硅层103的厚度与第二多晶硅层106的厚度之和设置为大于位于半导体基底100表面上的第一STI101的高度。

在形成第二多晶硅层106之后，对图16所示的第二多晶硅层106和第一多晶硅层103进行CMP至第一STI101与第三STI203裸露，得到具有图17所示剖面结构的晶片。由于多晶硅保护层104的存在，使得第二有源区202在CMP之后不会出现凹陷。如果在此过程中选择对多晶硅保护层104的抛光速率慢、而对多晶硅的抛光速率快的抛光液，则更容易控制CMP的终点，比如选择对多晶硅保护层104的材料与多晶硅的选择比大于1:10的抛光液实施上述CMP；进一步地，本申请优选控制上述CMP过程的抛光速度为当多晶硅保护层104为氮化硅层时，选择用于STICMP的抛光液作为本申请的抛光液，由于该抛光液对氮化硅层的选择比较高，因此在CMP至氮化硅上时，自动停止，不会对多晶硅保护层104造成过度损伤而且还可以作为抛光的监测终点。

在完成上述CMP之后，对图17所示的CMP后第一多晶硅层103和多晶硅保护层104进行回刻，形成具有图18所示剖面结构的晶片。上述回刻过程与现有技术中减薄STI的过程相似，对第一多晶硅层103进行回刻的过程中，第一STI101、第二STI201和第三STI203的高度也在减小，在第一STI101、第二STI201和第三STI203达到所需高度时，即可停止，具体的停止终点本领域技术人员可以依据实际需要确定，在此不再赘述；在完成上述回刻之后，多晶硅保护层104上方CMP后可能残留的第二多晶硅层106、第二STI201中可能残留的多晶硅被去除，位于浮栅位置的多晶硅也达到了预定的尺寸。由图18中可以看出，第二有源区202的第一多晶硅层103由于在多晶硅保护层104的保护下没有被刻蚀。上述回刻多晶硅的过程采用干法刻蚀实施。

完成上述回刻之后，对图18所示的多晶硅保护层104进行刻蚀，以去除该多晶硅保护层104，形成具有图19所示剖面结构的晶片，优选该刻蚀过程采用湿法刻蚀实施。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、在容易产生凹陷的第二有源区的第一多晶硅层上设置多晶硅保护层后沉积第二多晶硅层，使第一多晶硅层在研磨过程中不被研磨，从而避免了第二有源区上的多晶硅中产生凹陷，而且研磨时间也可以适当增加以减少或者去除外围电路区内第二STI表面上的多晶硅残余；

2)、在CMP之后进行的多晶硅回刻，不仅能够去除多晶硅保护层表面可能残留的少量多晶硅，同时也能够去除可能残留在第二STI凹陷中的多晶硅。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种浮栅的制作方法，其特征在于，所述制作方法包括：

步骤S1，提供半导体基底，所述半导体基底具有存储单元区和外围电路区，所述存储单元区具有第一STI和第一有源区，所述外围电路区具有最小宽度≥A的第二STI和第二有源区以及最小宽度＜A的第三STI和第三有源区；

步骤S2，在所述半导体基底上沉积多晶硅，形成第一多晶硅层；

步骤S3，在位于所述第二有源区的所述第一多晶硅层上形成多晶硅保护层；

步骤S4，在裸露的所述第一多晶硅层表面上、所述多晶硅保护层表面上沉积多晶硅，形成第二多晶硅层；

步骤S5，对所述第二多晶硅层与所述第一多晶硅层进行CMP至所述第一STI与所述第三STI裸露；

步骤S6，对CMP后的所述第一多晶硅层与所述多晶硅保护层进行回刻；以及

步骤S7，去除所述多晶硅保护层。

2.根据权利要求1所述的制作方法，其特征在于，所述步骤S3包括：

步骤S31，在所述第一多晶硅层上沉积多晶硅预保护层；

步骤S32，在位于所述第二有源区的多晶硅预保护层上形成光刻胶掩膜；

步骤S33，刻蚀去除裸露的所述多晶硅预保护层；以及

步骤S34，去除所述光刻胶掩膜。

3.根据权利要求1或2所述的制作方法，其特征在于，所述多晶硅保护层的边缘距离所述第二有源区的边缘1～10nm。

4.根据权利要求1所述的制作方法，其特征在于，所述CMP过程采用的抛光液对所述多晶硅保护层的材料与所述多晶硅的选择比大于1:10。

5.根据权利要求4所述的制作方法，其特征在于，所述CMP过程的抛光速度为

6.根据权利要求4所述的制作方法，其特征在于，所述多晶硅保护层为氮化硅层，所述抛光液为用于STICMP的抛光液。

7.根据权利要求1所述的制作方法，其特征在于，所述步骤S6的回刻过程采用干法刻蚀实施。

8.根据权利要求1所述的制作方法，其特征在于，所述步骤S7的去除多晶硅保护层的过程采用湿法刻蚀实施。

9.根据权利要求1所述的制作方法，其特征在于，所述第一多晶硅层的厚度为a，相邻所述第一STI之间的最小间距为b，且a＞b/2。

10.根据权利要求9所述的制作方法，其特征在于，所述半导体基底表面以上的第一STI高度为c，所述多晶硅保护层的厚度为e，且a+e的总和为c的0.8～1.2倍。

11.根据权利要求10所述的制作方法，其特征在于，所述第二多晶硅层的厚度为f，且a+f＞c。

12.根据权利要求1所述的制作方法，其特征在于，所述A为0.3μm。