CN107611122A - 半导体装置及其制造方法 - Google Patents

Abstract

本公开涉及半导体装置及其制造方法。其中一个实施例提供了一种半导体装置，其包括：衬底，具有相邻的第一区域和第二区域，其中衬底在第一区域中形成有第一沟槽结构部件，在第二区域中形成有第二沟槽结构部件，以及在第一区域和第二区域之间的边界处形成有伪沟槽结构部件；其中，第一沟槽结构部件在衬底中的深度小于第二沟槽结构部件在衬底中的深度。

Description

半导体装置及其制造方法

技术领域

本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。

背景技术

有些半导体装置的设计需要存在不同深度的浅沟槽隔离(STI)。而不同深度的STI的形成工艺结束后，在不同深度的STI的分界区域可能存在高度差，而这个高度差可能会导致平坦化处理后留下残留缺陷。这些残留缺陷会成为缺陷来源，影响晶圆的良率。

因此存在对于新的技术的需求。

发明内容

本公开的一个目的是提供一种新颖的半导体装置及其制造方法，特别地，涉及避免由于同时存在不同深度沟槽而引起的缺陷。

根据本公开的第一方面，提供了一种半导体装置，其包括：衬底，具有相邻的第一区域和第二区域，其中衬底在第一区域中形成有第一沟槽结构部件，在第二区域中形成有第二沟槽结构部件，以及在第一区域和第二区域之间的边界处形成有伪沟槽结构部件；其中，第一沟槽结构部件在衬底中的深度小于第二沟槽结构部件在衬底中的深度。

根据本公开的第二方面，提供了一种制造半导体装置的方法，其包括：在衬底之上形成硬掩模，其中衬底具有相邻的第一区域和第二区域；对硬掩模进行图案化以便形成开口，所述开口分别对应于要在第一区域中形成的第一沟槽结构部件、要在第二区域中形成的第二沟槽结构部件、以及要在第一区域和第二区域之间的边界处形成的伪沟槽结构部件；通过硬掩模的开口来对衬底进行刻蚀操作，从而在第一区域中形成第一沟槽，在第二区域中形成第二沟槽，并且在第一区域和第二区域之间的边界处形成第三沟槽，其中第一沟槽在衬底中的深度小于第二沟槽在衬底中的深度；以及填充第一沟槽、第二沟槽和第三沟槽并且进行化学机械抛光处理，从而分别形成第一沟槽结构部件、第二沟槽结构部件和伪沟槽结构部件。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得更为清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1示意性地示出了现有技术的半导体装置可能存在的缺陷。

图2示出了根据本公开一个示例性实施例的半导体装置的中间状态的截面图。

图3A示意性地示出了现有技术的图像传感器的平面布局，而图3B示意性地示出了根据本公开一个示例性实施例的图像传感器的平面布局。

图4示出了根据本公开一个示例性实施例的半导体装置的制造方法的流程图。

图5A-5G分别示出了在根据本公开一个示例性实施例来制造半导体装置的一个方法示例的各个步骤处的装置截面示意图。

图6A-6G分别示出了在根据本公开一个示例性替代实施例来制造半导体装置的一个方法示例的各个步骤处的装置截面示意图。

图7A-7G分别示出了在根据本公开另一个示例性替代实施例来制造半导体装置的一个方法示例的各个步骤处的装置截面示意图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的半导体装置及其制造方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本发明的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

本申请的发明人发现，当在一个半导体装置中同时形成不同深度的沟槽时，容易在不同深度的沟槽的分界区域存在高度差，从而可能会导致平坦化处理后留下残留缺陷。这些残留缺陷可能成为缺陷来源，影响晶圆的良率。下面结合图1的示例来具体描述现有技术的半导体装置可能存在的缺陷。

图1示出了半导体装置的两个区域，即第一区域和第二区域，其中虚线表示这两个区域的边界。第一区域中的多个沟槽108在衬底101中的深度小于第二区域中的多个沟槽109在衬底101中的深度。例如，沟槽108的深度可以小于或等于沟槽109的深度的一半。通常，沟槽108和109都是通过刻蚀衬底101而形成的，在刻蚀过程中用硬掩模102遮挡未刻蚀部分。从而硬掩模102可能会在该刻蚀过程中也被刻蚀掉一部分。由于沟槽108和109的刻蚀深度不同，通常导致第一区域和第二区域中的硬掩模102被相应地刻蚀掉的厚度也不同，因此刻蚀之后，硬掩模102在第一区域与第二区域中的厚度不同，即在第一区域与第二区域之间的边界(如虚线所示)处存在高度差，也就是说存在如图1所示的台阶。例如，该高度差可以为100-200nm。在后续对填充沟槽的材料进行平坦化(例如化学机械抛光)之后，如图1所示，这个台阶处会出现残留缺陷111，其可能成为一个缺陷源，影响晶圆的良率。

对此，本申请的发明人希望通过改良这种半导体装置的设计来避免此种缺陷可能带来的不利影响。

经过深入研究，本申请的发明人提出了一种新颖的半导体装置的结构，其在具有不同沟槽深度的两个区域之间的边界处增加伪沟槽结构部件，使得由于不同深度沟槽可能导致的缺陷落在该伪沟槽结构部件上，从而避免了对半导体装置的有效结构的不利影响。因此，使用本公开的技术可以改善晶圆的良率。

为了更全面、清楚地理解本发明，下面将结合附图来阐述根据本公开的新颖的技术。

图2示出了根据本公开一个示例性实施例的半导体装置的中间状态的截面图。应注意，图2并非是最终形成的半导体装置的结构，而是其制造过程中的中间形态。例如，为了与图1进行对比来更好地阐述本公开的原理，图2也示出了硬掩模202，而实际上硬掩模202通常会在后续处理中被去除。另外，实际的半导体装置可能还存在后续制造的其它部件，而为了避免模糊本公开的要点，附图没有示出且本文也不去讨论其它部件。

如图2所示，该半导体装置的中间形态包括衬底201和硬掩模202。衬底201具有相邻的第一区域和第二区域，并且在第一区域中形成有多个第一沟槽结构部件208，在第二区域中形成有多个第二沟槽结构部件209，以及在第一区域和第二区域之间的边界处(如虚线所示)形成有伪沟槽结构部件210。可以看出，第一沟槽结构部件208在衬底201中的深度小于第二沟槽结构部件209在衬底201中的深度。

也就是说，本公开将伪沟槽结构部件210作为第一区域和第二区域的边界，从而把高低两边的边界间隔开，使得CMP后的缺陷全部落在了伪沟槽结构部件210上，由此避免了后续对半导体装置的有效结构的不利影响。

在图2所示的半导体装置中，伪沟槽结构部件210的全部在衬底201中的深度等于第一沟槽结构部件208在衬底201中的深度。然而，本领域技术人员均理解，本公开不限于此。例如，在其它实施方式中，伪沟槽结构部件210的全部在衬底201中的深度可以等于第二沟槽结构部件209在衬底201中的深度。而在另外一些实施方式中，伪沟槽结构部件210可以分成两个部分，其中一部分在衬底201中的深度等于第一沟槽结构部件208在衬底201中的深度，而另一部分在衬底201中的深度等于第二沟槽结构部件209在衬底201中的深度。

另外，从图2可以看出，在一些实施方式中，伪沟槽结构部件210在第一区域一侧的高度可以大于在第二区域一侧的高度。当然，最终形成的半导体装置中的伪沟槽结构部件210的高度不限于此。

在一些实施方式中，伪沟槽结构部件210在第一区域与第二区域之间的宽度w3为第一沟槽结构部件208的宽度w1的1.8倍或更多，或者为第二沟槽结构部件209的宽度w2的1.8倍或更多。优选地，w3可以在w1或w2的2倍到5倍的范围内。

在另外一些实施方式中，伪沟槽结构部件210在第一区域与第二区域之间的宽度w3可以在1500nm到5000nm的范围内，优选地可以在2000nm到3000nm的范围内。

在许多半导体装置中，上述沟槽结构部件为浅沟槽隔离部。也就是说，第一沟槽结构部件208为第一浅沟槽隔离部，第二沟槽结构部件209为第二浅沟槽隔离部，而伪沟槽结构部件210为伪浅沟槽隔离部。在一些实施方式中，第一浅沟槽隔离部和第二浅沟槽隔离部的设计宽度可以为750nm到950nm左右。当然，本公开不限于此，只要是该沟槽结构部件是通过填充沟槽而形成的即可。

另外，本公开的技术特别适用于图像传感器，例如背照式图像传感器。图像传感器通常存在两个区域，即像素区域和逻辑区域。由于像素区域和逻辑区域对性能的要求不同(例如，像素区域对金属离子以及刻蚀过程中的等离子体对硅衬底损伤等因素比逻辑区域更加敏感，会严重影响图像的成像质量)，这使得在工艺制备的过程中，需要在像素区域和逻辑区域制备出不同深度的浅沟道隔离(STI)，其中像素区域的STI的深度小于逻辑区域的STI的深度。

因此，根据本公开，可以在图像传感器的像素区域和逻辑区域的分界线上增加伪浅沟槽隔离部，使得刻蚀后产生的台阶落在伪浅沟槽隔离部上，达到消除残留缺陷的目的。

下面结合图3A和图3B的平面图来理解本公开。图3A示意性地示出了现有技术的图像传感器的平面布局，而图3B示意性地示出了根据本公开一个示例性实施例的图像传感器的平面布局。图3A和图3B中的附图标记320表示像素区域中的一个像素单元，而附图标记330表示逻辑区域中的一个逻辑单元。应当理解，方块320和330只是个示意，并不代表实际器件的平面形状。像素区域和逻辑区域中存在不同深度的浅沟槽隔离部(图3A和图3B中未示出)来隔离器件。

图3A中的虚线表示现有技术中第一区域和第二区域之间的界线。而图3B示出了根据本公开在第一区域和第二区域之间的界线上增加伪浅沟槽隔离部340。

如上所述，在半导体装置为图像传感器的情况下，第一区域为形成有光电二极管阵列的像素区域，第二区域为形成有针对光电二极管阵列的处理电路的逻辑区域。上述沟槽结构部件为浅沟槽隔离部。当然，本领域技术人员均能理解，本公开的半导体装置不限于图像传感器，沟槽结构部件不限于浅沟槽隔离部。

如图3B所示，伪浅沟槽隔离部340包围第一区域(即像素区域)，第二区域(即逻辑区域)包围伪浅沟槽隔离部340。第一浅沟槽隔离部和第二浅沟槽隔离部分别被配置为对其周边的半导体器件进行隔离，而伪浅沟槽隔离部340可以不对任何半导体器件进行隔离。

在本文中，术语“伪沟槽结构部件”、“伪浅沟槽隔离部”等中的“伪(dummy)”指的是与半导体装置中的相应有效部件类似构造或同时形成，但是通常不在该半导体装置的实际工作中起任何作用。通常，半导体装置中的“伪”部件是出于制造需要设计的、不对半导体装置的运行起实际作用的部件。上面提到的“伪浅沟槽隔离部”即是如此，其是为了消除可能的制造缺陷而特别设置的，实际上不需要在半导体装置中起到浅沟槽隔离作用。

图4示出了根据本公开一个示例性实施例的半导体装置制造方法400的流程图。上面结合图2和图3B所描述的内容也可以适用于对应的特征，下面可能不再赘述。

具体而言，如图4所示，在步骤410处，在衬底之上形成硬掩模，其中衬底具有相邻的第一区域和第二区域。

在一些实施方式中，衬底可以为半导体衬底，由适合于半导体装置的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有其它的半导体装置构件，例如，阱和/或在早期处理步骤中形成的其它构件。在形成硬掩模之前，衬底上还可以已经形成有其它层或构件。

在一些实施方式中，硬掩模可以包括衬垫氧化物层和位于衬垫氧化物层上的氮化硅层。所述衬垫氧化物可以是氧化硅等。

在步骤420处，对硬掩模进行图案化以便形成开口，所述开口分别对应于要在第一区域中形成的第一沟槽结构部件、要在第二区域中形成的第二沟槽结构部件、以及要在第一区域和第二区域之间的边界处形成的伪沟槽结构部件。

在一些实施方式中，通过干法刻蚀硬掩模来对其进行图案化。

在所述开口处露出下面的衬底，以便在后续处理中刻蚀衬底以形成沟槽。

在步骤430处，通过硬掩模的开口来对衬底进行刻蚀操作，从而在第一区域中形成第一沟槽，在第二区域中形成第二沟槽，并且在第一区域和第二区域之间的边界处形成第三沟槽，其中第一沟槽在衬底中的深度小于第二沟槽在衬底中的深度。

在一些实施方式中，所述刻蚀操作包括：通过硬掩模的所述开口来对衬底进行第一刻蚀处理以使第一沟槽、第二沟槽和第三沟槽均达到第一沟槽的预定深度；以及至少遮挡第一区域，对第三沟槽的一部分或全部、以及衬底的第二区域进行第二刻蚀处理，以使第三沟槽的所述一部分或全部、以及第二沟槽达到第二沟槽的预定深度。

在一些实施方式中，所述刻蚀操作包括：通过硬掩模的所述开口来对衬底进行第一刻蚀处理以使第一沟槽、第二沟槽和第三沟槽均达到第一沟槽的预定深度；以及遮挡第一区域和第三沟槽，对衬底的第二区域进行第二刻蚀处理，以使第二沟槽达到第二沟槽的预定深度。

上述预定深度即设计深度，也就是说该半导体装置的设计中期望达到的深度。当然该预定深度可能存在制造工艺等因素带来的偏差，这也同样包含在本发明的范围内。另外，可以利用光致抗蚀剂来进行遮挡。

所述刻蚀操作不限于上述情形。例如，本发明的方法也可以分开刻蚀形成第一沟槽和第二沟槽，即在第一次刻蚀处理时挡住第二区域，形成第一沟槽，而在第二次刻蚀处理时挡住第一区域，形成第二沟槽。

在一些实施方式中，刻蚀操作后的硬掩模在第一区域之上的厚度大于在第二区域之上的厚度。

然后，在步骤440处，填充第一沟槽、第二沟槽和第三沟槽并且进行化学机械抛光处理，从而分别形成第一沟槽结构部件、第二沟槽结构部件和伪沟槽结构部件。

在一些实施方式中，可以通过化学气相沉积(CVD)工艺来沉积材料，从而填充各沟槽。该填充材料的性质取决于该沟槽结构部件的功能等。在一些实施方式中，化学机械抛光处理后，伪沟槽结构部件在第一区域一侧的高度大于在第二区域一侧的高度。

在一些实施方式中，伪沟槽结构部件在第一区域与第二区域之间的宽度为第一沟槽结构部件的宽度的1.8倍或更多，或者为第二沟槽结构部件的宽度的1.8倍或更多。在一些实施方式中，伪沟槽结构部件在第一区域与第二区域之间的宽度在1500nm到5000nm的范围内。

另外，在一些实施方式中，可选地，在进行化学机械抛光处理之后，对填充的材料进行回刻，以便调节第一沟槽结构部件、第二沟槽结构部件和伪沟槽结构部件的高度，然后去除硬掩模。优选地，硬掩模可以包括氮化硅，通过磷酸来去除氮化硅。

如上所述，在一些实施方式中，第一沟槽结构部件可以为第一浅沟槽隔离部，第二沟槽结构部件可以为第二浅沟槽隔离部，伪沟槽结构部件可以为伪浅沟槽隔离部。

在一些实施方式中，所述半导体装置为图像传感器，第一区域为形成光电二极管阵列的像素区域，第二区域为形成针对光电二极管阵列的处理电路的逻辑区域。

在一些实施方式中，伪浅沟槽隔离部被形成为包围像素区域，逻辑区域包围伪浅沟槽隔离部。

在一些实施方式中，第一浅沟槽隔离部和第二浅沟槽隔离部分别被形成为对要在其周边形成的半导体器件进行隔离，而伪浅沟槽隔离部不对任何要形成的半导体器件进行隔离。

通过上述图4所示的方法，可以将由不同深度沟槽而引起的可能残留物留在边界处的伪沟槽部件上，从而避免对半导体装置的有效结构造成影响。因此避免了由于同时存在不同深度沟槽而带来的不利影响，提高了良率。

为了更完整全面地理解本发明，下面将以图5A-5G为例来详细描述根据本公开一个示例性实施例的半导体装置制造方法的一个具体示例。请注意，这个示例并不意图构成对本发明的限制。例如，本发明并不仅限于图5A-5G所示出的半导体装置的具体结构，而是对所有有相同需求或设计考量的半导体装置都适用。上面结合图2、图3B和图4所描述的内容也可以适用于对应的特征。

图5A-5G分别示出了在该方法示例的各个步骤处的装置截面示意图。

在图5A处，在衬底501之上形成硬掩模502。在衬底501之中和/或之上可以形成有相邻的第一区域和第二区域中的各器件的构件(未示出)。

如前所述，衬底501不受到任何限制，而是可以根据实际应用进行选择。

在一些实施方式中，硬掩模502可以由两层构成，分别包括衬垫氧化物层和位于衬垫氧化物层上的氮化硅层。该衬垫氧化物可以是氧化硅。可以通过CVD等方法来形成硬掩模502。

在图5B处，对硬掩模502进行图案化以便形成多个开口503。这多个开口503分别对应于要在第一区域中形成的第一沟槽结构部件(如图5B中示出的左边两个)、要在第二区域中形成的第二沟槽结构部件(如图5B中示出的右边两个)、以及要在第一区域和第二区域之间的边界处形成的伪沟槽结构部件(如图5B中示出的最中间那个)。当然这里只是为了简单方便起见示出了每个区域中的两个沟槽部件，而实际上可以存在任意多个沟槽部件。

可以通过干法刻蚀来对硬掩模502进行图案化。在开口503处露出下面的衬底501，以便后续对衬底501进行刻蚀以形成沟槽(如图5C所示)。

在图5C处，对通过硬掩模的开口503暴露的衬底部分进行第一刻蚀处理，从而分别形成第一区域中的第一沟槽504(如图5C中示出的左边两个)，第二区域中的第二沟槽505(如图5C中示出的右边两个)，以及在第一区域和第二区域之间的边界处的第三沟槽506。此时所有沟槽具有相同的深度，即第一沟槽504的设计深度。

接着，在图5D处，用光致抗蚀剂507遮挡左边的第一区域和第三沟槽506全部，仅对衬底的第二区域进行第二刻蚀处理，以使第二沟槽505达到其设计深度。因此，第二沟槽505的深度大于第一沟槽504的深度，而第三沟槽506的深度等于第一沟槽504的深度。由于该刻蚀处理也会刻蚀掉部分硬掩模502，因此刻蚀操作后的硬掩模502在第二区域之上的厚度小于在第一区域之上的厚度。

然后，在图5E处，去除遮挡物，即光致抗蚀剂507，露出所有沟槽。

然后通过CVD工艺等来填充沟槽，并且对填充的材料进行CMP处理，从而分别形成第一沟槽结构部件508、第二沟槽结构部件509和伪沟槽结构部件510，如图5F所示。CMP后，伪沟槽结构部件510在第一区域一侧(左侧)的高度大于在第二区域一侧(右侧)的高度。

接着，在图5G处，对CMP后的材料进行回刻(etch back)，以便调节第一沟槽结构部件508、第二沟槽结构部件509和伪沟槽结构部件510的高度，然后去除硬掩模502。在硬掩模502包括氮化硅的情况下，可以通过磷酸来去除氮化硅。结果得到如图5G所示的半导体装置。后面可以根据实际情况进行必要的后续制造处理。

本领域技术人员将理解，除了如图5A-5G示出的工艺和结构之外，本公开还包括形成半导体装置必需的其它任何工艺和结构。

通过上述图5A-5G所示出的方法示例，可以看出，通过在第一区域和第二区域之间的边界处形成伪沟槽结构部件，让由于第一区域和第二区域中的沟槽深度不同而导致的CMP缺陷全部落在了伪沟槽结构部件上，从而避免了后续对半导体装置的有效结构的不利影响。

虽然图5D示出了在第二次刻蚀过程中将第一区域和伪沟槽部件区域都遮挡住，但是本发明不限于此。在一些实施方式中，将该遮挡区域的界线落在伪沟槽部件区域内或伪沟槽部件区域的任一边缘处都能实现本发明。也就是说，用伪沟槽部件把高低两边的边界间隔开即可。为了更清楚地理解本发明，下面给出了遮挡区域的界线位置改变的两个可替代实施例。

首先，将以图6A-6G为例来详细描述作为图5A-5G所示实施例的一个可替代实施例的半导体装置制造方法的具体示例。请注意，这个示例并不意图构成对本发明的限制。例如，本方法并不仅限于图6A-6G所示出的半导体装置的具体结构，而是对所有有相同需求或设计考量的半导体装置都适用。上面结合图2、图3B、图4和图5A-5G所描述的内容也可以适用于对应的特征。

图6A-6G分别示出了在该方法示例的各个步骤处的装置截面示意图。该方法示例与前面结合图5A-5G所描述的方法示例的不同之处主要在于，在图5D所示的刻蚀步骤处不全部遮挡与伪沟槽结构部件对应的第三沟槽506，而是仅遮挡第三沟槽506的一部分。下面主要描述不同之处，相同的地方可以参照前面结合图5A-5G所描述的相应部分。

图6A-6C的处理与图5A-5C的处理可以相同，因此不再赘述。

在如图6C所示对所有沟槽进行了第一刻蚀处理之后，在图6D所示的步骤处，用光致抗蚀剂507遮挡左边的第一区域和第三沟槽506的左边一部分，而对衬底的第二区域和第三沟槽506的右边那部分进行第二刻蚀处理，以使第二沟槽505和第三沟槽506的右边那部分达到第二沟槽505的设计深度。因此，第二沟槽505的深度大于第一沟槽504的深度，而第三沟槽506的左边和右边部分的深度不相同。由于第三沟槽506对应于伪沟槽结构部件510，其实际不起作用，因此第三沟槽506的这种高低不平底部也是可接受的，而这极大地增大了制造工艺裕度。刻蚀操作后的硬掩模502在第二区域之上的厚度同样小于在第一区域之上的厚度。

后面图6E到6G处的处理可以与图5E到5G处的处理相同，因此不再赘述。结果得到如图6G所示的半导体装置。后面可以根据实际情况进行必要的后续制造处理。

本领域技术人员将理解，除了如图6A-6G示出的工艺和结构之外，本公开还包括形成半导体装置必需的其它任何工艺和结构。

接下来，将以图7A-7G为例来详细描述作为图5A-5G所示实施例的一个可替代实施例的半导体装置制造方法的具体示例。请注意，这个示例并不意图构成对本发明的限制。例如，本方法并不仅限于图7A-7G所示出的半导体装置的具体结构，而是对所有有相同需求或设计考量的半导体装置都适用。上面结合图2、图3B、图4和图5A-5G所描述的内容也可以适用于对应的特征。

图7A-7G分别示出了在该方法示例的各个步骤处的装置截面示意图。该方法示例与前面结合图5A-5G所描述的方法示例的不同之处主要在于，在图5D所示的刻蚀步骤处完全不遮挡与伪沟槽结构部件对应的第三沟槽506，而是仅遮挡第一区域。下面主要描述不同之处，相同的地方可以参照前面结合图5A-5G所描述的相应部分。

图7A-7C的处理与图5A-5C的处理可以相同，因此不再赘述。

在如图7C所示对所有沟槽进行了第一刻蚀处理之后，在图7D所示的步骤处，用光致抗蚀剂507仅遮挡左边的第一区域，而暴露第三沟槽506的全部，从而对衬底的右边的第二区域和第三沟槽506的全部进行第二刻蚀处理，以使第二沟槽505和第三沟槽506的全部达到第二沟槽505的设计深度。因此，第二沟槽505的深度大于第一沟槽504的深度，而第三沟槽506的深度等于第二沟槽505的深度。刻蚀操作后的硬掩模502在第二区域之上的厚度同样小于在第一区域之上的厚度。

后面图7E到7G处的处理可以与图5E到5G处的处理相同，因此不再赘述。结果得到如图7G所示的半导体装置。后面可以根据实际情况进行必要的后续制造处理。

本领域技术人员将理解，除了如图7A-7G示出的工艺和结构之外，本公开还包括形成半导体装置必需的其它任何工艺和结构。

上面结合图5A-7G描述的制造方法都是先同时刻蚀所有沟槽到较浅沟槽的设计深度，然后在至少挡住较浅沟槽的同时继续刻蚀形成较深沟槽，这样有利于节省较深沟槽的刻蚀时间。然而，本领域技术人员均理解，本发明不限于此。本发明的方法并不限制沟槽的刻蚀过程，只要能形成较浅沟槽和较深沟槽二者即可。例如，本发明的方法也可以分开刻蚀形成较浅沟槽和较深沟槽，即在形成较浅沟槽时挡住较深沟槽区域，而在形成较深沟槽时挡住较浅沟槽区域。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。

本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

另外，本公开的实施方式还可以包括以下示例：

1、一种半导体装置，其特征在于，包括：

衬底，具有相邻的第一区域和第二区域，其中衬底在第一区域中形成有第一沟槽结构部件，在第二区域中形成有第二沟槽结构部件，以及在第一区域和第二区域之间的边界处形成有伪沟槽结构部件；

其中，第一沟槽结构部件在衬底中的深度小于第二沟槽结构部件在衬底中的深度。

2、根据1所述的半导体装置，其特征在于，

伪沟槽结构部件的一部分在衬底中的深度等于第一沟槽结构部件在衬底中的深度，而伪沟槽结构部件的其余部分在衬底中的深度等于第二沟槽结构部件在衬底中的深度。

3、根据1所述的半导体装置，其特征在于，

伪沟槽结构部件的全部在衬底中的深度等于第一沟槽结构部件在衬底中的深度，或者等于第二沟槽结构部件在衬底中的深度。

4、根据1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域一侧的高度大于在第二区域一侧的高度。

5、根据1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度为第一沟槽结构部件的宽度的1.8倍或更多，或者为第二沟槽结构部件的宽度的1.8倍或更多。

6、根据1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度在1500nm到5000nm的范围内。

7、根据1-6中任一项所述的半导体装置，其特征在于，第一沟槽结构部件为第一浅沟槽隔离部，第二沟槽结构部件为第二浅沟槽隔离部，伪沟槽结构部件为伪浅沟槽隔离部。

8、根据7所述的半导体装置，其特征在于，所述半导体装置为图像传感器，第一区域为形成有光电二极管阵列的像素区域，第二区域为形成有针对光电二极管阵列的处理电路的逻辑区域。

9、根据8所述的半导体装置，其特征在于，伪浅沟槽隔离部包围像素区域，逻辑区域包围伪浅沟槽隔离部。

10、根据7所述的半导体装置，其特征在于，第一浅沟槽隔离部和第二浅沟槽隔离部分别被配置为对其周边的半导体器件进行隔离，而伪浅沟槽隔离部未对任何半导体器件进行隔离。

11、一种制造半导体装置的方法，其特征在于，包括：

在衬底之上形成硬掩模，其中衬底具有相邻的第一区域和第二区域；

对硬掩模进行图案化以便形成开口，所述开口分别对应于要在第一区域中形成的第一沟槽结构部件、要在第二区域中形成的第二沟槽结构部件、以及要在第一区域和第二区域之间的边界处形成的伪沟槽结构部件；

通过硬掩模的开口来对衬底进行刻蚀操作，从而在第一区域中形成第一沟槽，在第二区域中形成第二沟槽，并且在第一区域和第二区域之间的边界处形成第三沟槽，其中第一沟槽在衬底中的深度小于第二沟槽在衬底中的深度；以及

填充第一沟槽、第二沟槽和第三沟槽并且进行化学机械抛光处理，从而分别形成第一沟槽结构部件、第二沟槽结构部件和伪沟槽结构部件。

12、根据11所述的方法，其特征在于，所述刻蚀操作包括：

通过硬掩模的所述开口来对衬底进行第一刻蚀处理以使第一沟槽、第二沟槽和第三沟槽均达到第一沟槽的预定深度；以及

至少遮挡第一区域，对第三沟槽的一部分或全部、以及衬底的第二区域进行第二刻蚀处理，以使第三沟槽的所述一部分或全部、以及第二沟槽达到第二沟槽的预定深度。

13、根据11所述的方法，其特征在于，所述刻蚀操作包括：

通过硬掩模的所述开口来对衬底进行第一刻蚀处理以使第一沟槽、第二沟槽和第三沟槽均达到第一沟槽的预定深度；以及

遮挡第一区域和第三沟槽，对衬底的第二区域进行第二刻蚀处理，以使第二沟槽达到第二沟槽的预定深度。

14、根据11所述的方法，其特征在于，化学机械抛光处理后，伪沟槽结构部件在第一区域一侧的高度大于在第二区域一侧的高度。

15、根据11所述的方法，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度为第一沟槽结构部件的宽度的1.8倍或更多，或者为第二沟槽结构部件的宽度的1.8倍或更多。

16、根据11所述的方法，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度在1500nm到5000nm的范围内。

17、根据11所述的方法，其特征在于，还包括：

在进行化学机械抛光处理之后，对填充的材料进行回刻，以便调节第一沟槽结构部件、第二沟槽结构部件和伪沟槽结构部件的高度；以及

去除硬掩模。

18、根据11所述的方法，其特征在于，硬掩模包括衬垫氧化物层和位于衬垫氧化物层上的氮化硅层。

19、根据11所述的方法，其特征在于，刻蚀操作后的硬掩模在第一区域之上的厚度大于在第二区域之上的厚度。

20、根据11-19中任一项所述的方法，其特征在于，第一沟槽结构部件为第一浅沟槽隔离部，第二沟槽结构部件为第二浅沟槽隔离部，伪沟槽结构部件为伪浅沟槽隔离部。

21、根据20所述的方法，其特征在于，所述半导体装置为图像传感器，第一区域为形成光电二极管阵列的像素区域，第二区域为形成针对光电二极管阵列的处理电路的逻辑区域。

22、根据21所述的方法，其特征在于，伪浅沟槽隔离部被形成为包围像素区域，逻辑区域包围伪浅沟槽隔离部。

23、根据20所述的方法，其特征在于，第一浅沟槽隔离部和第二浅沟槽隔离部分别用于对要在其周边形成的半导体器件进行隔离，而伪浅沟槽隔离部不对任何要形成的半导体器件进行隔离。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (10)

1.一种半导体装置，其特征在于，包括：

衬底，具有相邻的第一区域和第二区域，其中衬底在第一区域中形成有第一沟槽结构部件，在第二区域中形成有第二沟槽结构部件，以及在第一区域和第二区域之间的边界处形成有伪沟槽结构部件；

其中，第一沟槽结构部件在衬底中的深度小于第二沟槽结构部件在衬底中的深度。

2.根据权利要求1所述的半导体装置，其特征在于，

伪沟槽结构部件的一部分在衬底中的深度等于第一沟槽结构部件在衬底中的深度，而伪沟槽结构部件的其余部分在衬底中的深度等于第二沟槽结构部件在衬底中的深度。

3.根据权利要求1所述的半导体装置，其特征在于，

伪沟槽结构部件的全部在衬底中的深度等于第一沟槽结构部件在衬底中的深度，或者等于第二沟槽结构部件在衬底中的深度。

4.根据权利要求1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域一侧的高度大于在第二区域一侧的高度。

5.根据权利要求1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度为第一沟槽结构部件的宽度的1.8倍或更多，或者为第二沟槽结构部件的宽度的1.8倍或更多。

6.根据权利要求1所述的半导体装置，其特征在于，伪沟槽结构部件在第一区域与第二区域之间的宽度在1500nm到5000nm的范围内。

7.根据权利要求1-6中任一项所述的半导体装置，其特征在于，第一沟槽结构部件为第一浅沟槽隔离部，第二沟槽结构部件为第二浅沟槽隔离部，伪沟槽结构部件为伪浅沟槽隔离部。

8.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置为图像传感器，第一区域为形成有光电二极管阵列的像素区域，第二区域为形成有针对光电二极管阵列的处理电路的逻辑区域。

9.根据权利要求8所述的半导体装置，其特征在于，伪浅沟槽隔离部包围像素区域，逻辑区域包围伪浅沟槽隔离部。

10.根据权利要求7所述的半导体装置，其特征在于，第一浅沟槽隔离部和第二浅沟槽隔离部分别被配置为对其周边的半导体器件进行隔离，而伪浅沟槽隔离部未对任何半导体器件进行隔离。