CN107749397A - 一种晶圆减薄方法 - Google Patents

一种晶圆减薄方法 Download PDF

Info

Publication number
CN107749397A
CN107749397A CN201710973260.0A CN201710973260A CN107749397A CN 107749397 A CN107749397 A CN 107749397A CN 201710973260 A CN201710973260 A CN 201710973260A CN 107749397 A CN107749397 A CN 107749397A
Authority
CN
China
Prior art keywords
polysilicon layer
memory block
thining method
marginal zone
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710973260.0A
Other languages
English (en)
Inventor
张超然
李赟
贺吉伟
黄胜男
薛广杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201710973260.0A priority Critical patent/CN107749397A/zh
Publication of CN107749397A publication Critical patent/CN107749397A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Abstract

本发明涉及半导体技术领域，尤其涉及一种晶圆减薄方法，包括：步骤S1，提供一衬底，衬底包括相互隔离的边缘区和存储区，在存储区内衬底的上表面制备有通过间隔的第一隔离结构形成的凹槽；步骤S2，沉积一多晶硅层填充凹槽并覆盖第一隔离结构，以及覆盖边缘区内的衬底的上表面；步骤S3，对多晶硅层进行注入并退火；步骤S4，采用刻蚀工艺对存储区内的多晶硅层进行一次减薄；步骤S5，采用化学机械研磨工艺对存储区和边缘区内的多晶硅层进行二次减薄，直至将第一隔离结构的上表面暴露，能够应对采用化学机械研磨效果在晶圆的存储区和边缘区的产生较大差异的情况，晶圆表面平整度高，可靠性高。

Description

一种晶圆减薄方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆减薄方法。
背景技术
晶圆是制造半导体芯片的基本材料，半导体集成电路最主要的原料是硅，因此对应的就是硅晶圆。在制备存储器时需要在晶圆表面制备存储区和边缘区，在存储区中形成多个相互隔离的存储单元，在边缘区中制备形成相应的控制结构。
在存储器生产的过程中，往往需要对晶圆表面进行化学机械研磨，然而，现有的研磨技术下，随着存储器的存储区内存储阵列的特征尺寸的不断减小，使得研磨效果在存储区和边缘区的差异变大，晶圆表面平整度变差，严重时可能导致后续的刻蚀工艺在晶圆表面造成损伤。
发明内容
针对上述问题，本发明提出了一种晶圆减薄方法，其中，包括：
步骤S1，提供一衬底，所述衬底包括相互隔离的边缘区和存储区，在所述存储区内所述衬底的上表面制备有通过间隔的第一隔离结构形成的凹槽；
步骤S2，沉积一多晶硅层填充所述凹槽并覆盖所述第一隔离结构，以及覆盖所述边缘区内的所述衬底的上表面；
步骤S3，对所述多晶硅层进行注入并退火；
步骤S4，采用刻蚀工艺对所述存储区内的所述多晶硅层进行一次减薄；
步骤S5，采用化学机械研磨工艺对所述存储区和所述边缘区内的所述多晶硅层进行二次减薄，直至将所述第一隔离结构的上表面暴露。
上述的晶圆减薄方法，其中，所述步骤S5中，所述二次减薄后，所述存储区内的所述多晶硅层的厚度为600～700A，所述边缘区内的所述多晶硅层的厚度为500～600A。
上述的晶圆减薄方法，其中，所述步骤S2中，所述存储区内的所述多晶硅层的厚度为2500～2600A，所述边缘区内的所述多晶硅层的厚度为1700～1900A。
上述的晶圆减薄方法，其中，所述凹槽的深度为700～800A。
上述的晶圆减薄方法，其中，所述凹槽的深度为770A。
上述的晶圆减薄方法，其中，所述步骤S3和所述步骤S4之间还包括：
第一中间步骤，于所述多晶硅层的上表面制备一缓冲层；
其中，所述步骤S4中，对所述存储区内的所述多晶硅层进行一次减薄之前，去除所述存储区内的所述缓冲层。
上述的晶圆减薄方法，其中，所述缓冲层为二氧化硅。
上述的晶圆减薄方法，其中，所述步骤S4中，制备暴露出刻蚀位置的光罩进行所述一次减薄；
所述步骤S4和所述步骤S5之间还包括：
第二中间步骤，去除所述光罩。
上述的晶圆减薄方法，其中，所述步骤S4中，所述刻蚀工艺为干法刻蚀工艺。
上述的晶圆减薄方法，其中，所述衬底的所述存储区和所述绝缘区通过一第二隔离结构进行隔离。
有益效果：本发明提出的一种晶圆减薄方法，能够应对采用化学机械研磨效果在晶圆的存储区和边缘区的产生较大差异的情况，晶圆表面平整度高，可靠性高。
附图说明
图1为本发明一实施例中晶圆减薄方法的步骤流程图；
图2～4分别为本发明一实施例中晶圆减薄方法形成的结构原理图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
如图1所示，在一个较佳的实施例中，提出了一种晶圆减薄方法，所形成的结构可以如图2～4所示，其中，可以包括：
步骤S1，提供一衬底10，衬底10包括相互隔离的边缘区PE和存储区CE，在存储区CE内衬底10的上表面制备有通过间隔的第一隔离结构13形成的凹槽TR；
步骤S2，沉积一多晶硅层20填充凹槽TR并覆盖第一隔离结构13，以及覆盖边缘区PE内的衬底10的上表面；
步骤S3，对多晶硅层20进行注入并退火；
步骤S4，采用刻蚀工艺对存储区CE内的多晶硅层20进行一次减薄；
步骤S5，采用化学机械研磨工艺对存储区CE和边缘区PE内的多晶硅层20进行二次减薄，直至将第一隔离结构13的上表面暴露。
上述技术方案中，一般来说，存储区CE的研磨速率会比边缘区PE高，这种情况下步骤S4中的一次减薄需要保证多晶硅层20在存储区CE内的厚度小于在边缘区PE内的厚度，从而保证研磨结束后的晶圆表面是平整的。
在一个较佳的实施例中，步骤S5中，二次减薄后，存储区CE内的多晶硅层20的厚度为600～700A，例如为630A，或640A，或650A，或660A，或670A等，边缘区PE内的多晶硅层20的厚度为500～600A，例如为530A，或540A，或550A，或560A，或570A等。
在一个较佳的实施例中，步骤S2中，存储区CE内的多晶硅层20的厚度为2500～2600A，例如为2530A，或2540A，或2550A，或2560A，或2570A等，边缘区PE内的多晶硅层20的厚度为1700～1900A，例如为1750A，或1800A，或1850A等。
上述技术方案中，多晶硅层20的厚度应包含凹槽TR中的多晶硅层20。
在一个较佳的实施例中，凹槽TR的深度为700～800A，例如为730A，或740A，或750A，760A，或770A等。
上述实施例中，优选地，凹槽TR的深度为770A。
在一个较佳的实施例中，步骤S3和步骤S4之间还可以包括：
第一中间步骤，于多晶硅层20的上表面制备一缓冲层，用于提高步骤S4中刻蚀工艺需要用到的光阻的附着能力；
其中，步骤S4中，对存储区CE内的多晶硅层20进行一次减薄之前，去除存储区CE内的缓冲层。
上述实施例中，优选地，缓冲层可以为二氧化硅。
在一个较佳的实施例中，步骤S4中，制备暴露出刻蚀位置的光罩进行一次减薄；
步骤S4和步骤S5之间还包括：
第二中间步骤，去除光罩。
在一个较佳的实施例中，步骤S4中，刻蚀工艺为干法刻蚀工艺，但这只是一种优选的情况，也可以是满足要求的其他刻蚀工艺。
在一个较佳的实施例中，衬底10的存储区CE和绝缘区PE可以通过一第二隔离结构14进行隔离。
上述技术方案中，第一隔离结构13和第二隔离结构14的高度优选地可以保持一致，以保证所需要研磨的第一隔离结构13和第二隔离结构14的厚度一致。
综上所述，本发明提出的一种晶圆减薄方法，包括：步骤S1，提供一衬底，衬底包括相互隔离的边缘区和存储区，在存储区内衬底的上表面制备有通过间隔的第一隔离结构形成的凹槽；步骤S2，沉积一多晶硅层填充凹槽并覆盖第一隔离结构，以及覆盖边缘区内的衬底的上表面；步骤S3，对多晶硅层进行注入并退火；步骤S4，采用刻蚀工艺对存储区内的多晶硅层进行一次减薄；步骤S5，采用化学机械研磨工艺对存储区和边缘区内的多晶硅层进行二次减薄，直至将第一隔离结构的上表面暴露，能够应对采用化学机械研磨效果在晶圆的存储区和边缘区的产生较大差异的情况，晶圆表面平整度高，可靠性高。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种晶圆减薄方法，其特征在于，包括：
步骤S1，提供一衬底，所述衬底包括相互隔离的边缘区和存储区，在所述存储区内所述衬底的上表面制备有通过间隔的第一隔离结构形成的凹槽；
步骤S2，沉积一多晶硅层填充所述凹槽并覆盖所述第一隔离结构，以及覆盖所述边缘区内的所述衬底的上表面；
步骤S3，对所述多晶硅层进行注入并退火；
步骤S4，采用刻蚀工艺对所述存储区内的所述多晶硅层进行一次减薄；
步骤S5，采用化学机械研磨工艺对所述存储区和所述边缘区内的所述多晶硅层进行二次减薄，直至将所述第一隔离结构的上表面暴露。
2.根据权利要求1所述的晶圆减薄方法，其特征在于，所述步骤S5中，所述二次减薄后，所述存储区内的所述多晶硅层的厚度为600～700A，所述边缘区内的所述多晶硅层的厚度为500～600A。
3.根据权利要求1所述的晶圆减薄方法，其特征在于，所述步骤S2中，所述存储区内的所述多晶硅层的厚度为2500～2600A，所述边缘区内的所述多晶硅层的厚度为1700～1900A。
4.根据权利要求1所述的晶圆减薄方法，其特征在于，所述凹槽的深度为700～800A。
5.根据权利要求4所述的晶圆减薄方法，其特征在于，所述凹槽的深度为770A。
6.根据权利要求1所述的晶圆减薄方法，其特征在于，所述步骤S3和所述步骤S4之间还包括：
第一中间步骤，于所述多晶硅层的上表面制备一缓冲层；
其中，所述步骤S4中，对所述存储区内的所述多晶硅层进行一次减薄之前，去除所述存储区内的所述缓冲层。
7.根据权利要求6所述的晶圆减薄方法，其特征在于，所述缓冲层为二氧化硅。
8.根据权利要求1所述的晶圆减薄方法，其特征在于，所述步骤S4中，制备暴露出刻蚀位置的光罩进行所述一次减薄；
所述步骤S4和所述步骤S5之间还包括：
第二中间步骤，去除所述光罩。
9.根据权利要求1所述的晶圆减薄方法，其特征在于，所述步骤S4中，所述刻蚀工艺为干法刻蚀工艺。
10.根据权利要求1所述的晶圆减薄方法，其特征在于，所述衬底的所述存储区和所述绝缘区通过一第二隔离结构进行隔离。
CN201710973260.0A 2017-10-18 2017-10-18 一种晶圆减薄方法 Pending CN107749397A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710973260.0A CN107749397A (zh) 2017-10-18 2017-10-18 一种晶圆减薄方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710973260.0A CN107749397A (zh) 2017-10-18 2017-10-18 一种晶圆减薄方法

Publications (1)

Publication Number Publication Date
CN107749397A true CN107749397A (zh) 2018-03-02

Family

ID=61253986

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710973260.0A Pending CN107749397A (zh) 2017-10-18 2017-10-18 一种晶圆减薄方法

Country Status (1)

Country Link
CN (1) CN107749397A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112198416A (zh) * 2020-09-28 2021-01-08 上海华力集成电路制造有限公司 一种提高芯片平整度的去层方法
CN112563132A (zh) * 2020-11-13 2021-03-26 北京遥测技术研究所 一种表面异质结构的快速减薄抛光方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101439492A (zh) * 2007-11-21 2009-05-27 中芯国际集成电路制造(上海)有限公司 一种可提高抛光性能的多晶硅抛光方法
CN102832224A (zh) * 2012-09-10 2012-12-19 豪威科技(上海)有限公司 晶圆减薄方法
CN105161412A (zh) * 2015-08-31 2015-12-16 上海华力微电子有限公司 一种晶圆边缘产品良率的改善方法
CN105336591A (zh) * 2014-07-01 2016-02-17 中芯国际集成电路制造(上海)有限公司 浮栅的制作方法
CN105931975A (zh) * 2016-05-11 2016-09-07 上海华虹宏力半导体制造有限公司 用于炉管热氧化生长工艺的膜厚监控装置及方法
CN106409836A (zh) * 2016-11-21 2017-02-15 武汉新芯集成电路制造有限公司 一种闪存单元制作方法
CN106981419A (zh) * 2017-05-18 2017-07-25 武汉新芯集成电路制造有限公司 半导体器件的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101439492A (zh) * 2007-11-21 2009-05-27 中芯国际集成电路制造(上海)有限公司 一种可提高抛光性能的多晶硅抛光方法
CN102832224A (zh) * 2012-09-10 2012-12-19 豪威科技(上海)有限公司 晶圆减薄方法
CN105336591A (zh) * 2014-07-01 2016-02-17 中芯国际集成电路制造(上海)有限公司 浮栅的制作方法
CN105161412A (zh) * 2015-08-31 2015-12-16 上海华力微电子有限公司 一种晶圆边缘产品良率的改善方法
CN105931975A (zh) * 2016-05-11 2016-09-07 上海华虹宏力半导体制造有限公司 用于炉管热氧化生长工艺的膜厚监控装置及方法
CN106409836A (zh) * 2016-11-21 2017-02-15 武汉新芯集成电路制造有限公司 一种闪存单元制作方法
CN106981419A (zh) * 2017-05-18 2017-07-25 武汉新芯集成电路制造有限公司 半导体器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112198416A (zh) * 2020-09-28 2021-01-08 上海华力集成电路制造有限公司 一种提高芯片平整度的去层方法
CN112563132A (zh) * 2020-11-13 2021-03-26 北京遥测技术研究所 一种表面异质结构的快速减薄抛光方法

Similar Documents

Publication Publication Date Title
US10211165B2 (en) Method of manufacturing semiconductor device and semiconductor device
US8765578B2 (en) Edge protection of bonded wafers during wafer thinning
US9269607B2 (en) Wafer stress control with backside patterning
CN102280402A (zh) 刻蚀和填充深沟槽的方法
JPH09232417A (ja) 厚さが均一な再充填層を有する半導体デバイス
CN107749397A (zh) 一种晶圆减薄方法
CN103021926B (zh) 浅沟槽隔离结构的形成方法及存储器的形成方法
US8252684B1 (en) Method of forming a trench by a silicon-containing mask
US8629514B2 (en) Methods and structures for customized STI structures in semiconductor devices
CN110148579A (zh) 浅沟槽隔离层的制造方法
TWI781913B (zh) 記憶體裝置中的結構完整性之提供技術
US9691773B2 (en) Silicon buried digit line access device and method of forming the same
CN102437047B (zh) 一种sti结构cmp方法以及sti结构制作方法
TW546760B (en) Method for homogenizing device parameters through photoresist planarization
JP7181407B2 (ja) 垂直拡散板を有するキャパシタ構造
CN106328546B (zh) 一种半导体器件及其制造方法、电子装置
CN110391184A (zh) 第零层层间膜的制造方法
CN104576539B (zh) 半导体结构形成方法
WO2022237044A1 (zh) 半导体结构及其制备方法
CN107275278A (zh) 半导体结构的形成方法
CN112185969B (zh) 三维存储器结构及其制备方法
CN109524406B (zh) 一种嵌入式闪存结构的形成方法
CN108470709A (zh) 浅沟槽绝缘结构的制造方法
CN109768046B (zh) 一种嵌入式闪存结构的形成方法
CN108520863B (zh) 浅沟槽绝缘结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180302