CN104979295A - 嵌入式分栅闪存器件的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 150000004767 nitrides Chemical class 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 32
- 238000001259 photo etching Methods 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 239000012212 insulator Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 14
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 9
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- -1 deposition oxide Chemical class 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 239000007788 liquid Substances 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明公开了嵌入式分栅闪存器件的制造方法。先利用光刻胶覆盖逻辑区域，将逻辑区域保护起来，去除闪存区域的氮化物，然后去除逻辑区域的光刻胶，再形成闪存区域的闪存器件，接着用光刻胶覆盖保护闪存区域，去除逻辑区域氮化物；最后去除闪存区域光刻胶。本发明的制造方法能够帮助改善浮置栅极相关制程，比如，化学机械平坦化，避免了传统方法对逻辑区域多晶硅的刻蚀导致的缺陷，提高了嵌入式分栅闪存器件的电学性能。
Description
技术领域
本发明涉及半导体领域，特别涉及嵌入式分栅闪存器件的制造方法。
背景技术
在现在的集成电路中，经常用到嵌入式分栅闪存器件（如图2J所示），其包括：半导体衬底201，该半导体衬底201分为闪存区域和逻辑区域；在半导体衬底的闪存区域上的硅氧化物202；在硅氧化物202上的浮置栅极2061；在浮置栅极2061上的绝缘体层207，在绝缘体层207上的控制栅极2081；在控制栅极2081上的控制栅极硬掩模正硅酸乙酯层209；在控制栅极硬掩模正硅酸乙酯层209上的控制栅极硬掩模氮化硅层210；在浮置栅极2061上且在绝缘体层207、控制栅极2081、控制栅极硬掩模正硅酸乙酯层209和控制栅极硬掩模氮化硅层210侧面的侧墙215。
嵌入式分栅闪存是一种电压控制型器件，该闪存的擦和写均是基于隧道效应，电流穿过浮置栅极与半导体衬底之间的硅氧化物202，对浮置栅极进行充电以写数据，或进行放电以擦除数据。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种嵌入式分栅闪存器件的制造方法，包括：
浅沟槽隔离化学机械平坦化半导体衬底，所述半导体衬底分为闪存区域和逻辑区域，在半导体衬底上具有硅氧化物，在硅氧化物上具有氮化物；
利用光刻胶覆盖所述逻辑区域，去除所述闪存区域的氮化物；
去除所述逻辑区域的光刻胶，沉积浮置栅极多晶硅材料；
化学机械平坦化所述浮置栅极多晶硅材料；
依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行光刻以形成控制栅极；
对浮置栅极多晶硅材料进行刻蚀以形成浮置栅极；
用光刻胶覆盖所述闪存区域，去除所述逻辑区域的氮化物和硅氧化物；
去除所述闪存区域的光刻胶。
优选地，使用溶液去除所述闪存区域的氮化物。
优选地，所述溶液为磷酸。
优选地，所述磷酸的浓度为100%。
优选地，在所述闪存区域进行光刻以形成控制栅极的步骤包括：形成一个控制栅，所述控制栅包括绝缘体层、控制栅极以及光刻后的附加层。
优选地，对浮置栅极多晶硅材料进行刻蚀的步骤包括：先沉积绝缘物，进行刻蚀后形成侧墙；刻蚀掉字线一侧的侧墙，再对浮置栅极多晶硅材料进行刻蚀。
优选地，在所述闪存区域进行光刻以形成控制栅极的步骤包括：形成两个控制栅，其中，两个控制栅形成控制栅组，所述控制栅组中的各控制栅结构相同，分别包括绝缘体层、控制栅极以及光刻后的附加层。
优选地，对浮置栅极多晶硅材料进行刻蚀的步骤包括：先沉积绝缘物，进行刻蚀后形成侧墙；
用光刻胶将擦除区域保护起来，所述擦除区域指带侧墙的控制栅组之间的区域，刻蚀掉位于字线一侧的侧墙，然后对浮置栅极多晶硅材料进行刻蚀，去除光刻胶，再刻蚀所述擦除区域的浮置栅极多晶硅材料。
优选地，控制栅组共用一个擦除。
优选地，绝缘物为氧化物，或者氧化物和氮化物的组合物。
优选地，绝缘物为氧化物和氮化物的组合物时，依次沉积氧化物、氮化物、氧化物，再经过刻蚀形成氧化物-氮化物-氧化物（ONO）结构的侧墙。
优选地，依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行光刻的步骤包括：
依次沉积绝缘体层、控制栅极多晶硅层、控制栅极硬掩模正硅酸乙酯层、控制栅极硬掩模氮化硅层、控制栅极硬掩模缓冲氧化物层、非晶碳层，以及在非晶碳层上面涂覆光刻胶；
利用光线进行光刻，再通过刻蚀形成控制栅极；
去掉光刻胶、非晶碳层和控制栅极硬掩模缓冲氧化物层，其中，控制栅极硬掩模正硅酸乙酯层、以及控制栅极硬掩模氮化硅层为光刻后的附加层。
本发明的一个优点在于，通过对逻辑区域只进行一次刻蚀，减少了刻蚀次数，从而减少了逻辑区域的圆锥形缺陷，使得本发明的制造方法之后在逻辑区域形成的运算器件的电学性能得到提高，提高了嵌入式分栅闪存器件的性能，进而提高了半导体器件质量。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明的实施例制作嵌入式分栅闪存器件的流程图。
图2A-图2J是示出根据本发明的实施例分别与图1的制作流程的各个步骤对应的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1是示出根据本发明的实施例制作嵌入式分栅闪存器件的流程图。图2A-图2J是示出根据本发明的实施例分别与图1的制作流程的各个步骤对应的示意图。下面结合图1和图2A-图2J说明根据本发明的实施例制作嵌入式分栅闪存器件的流程。
在步骤101，浅沟槽隔离（shallow trench isolation，STI）化学机械平坦化（chemical mechanical planarization，CMP）半导体衬底201（如图2A所示），所述半导体衬底分为闪存区域和逻辑区域，在半导体衬底上具有硅氧化物202，在硅氧化物上具有氮化物203。
其中闪存区域（cell）是半导体衬底201图形密度较大部分，而逻辑区域是半导体衬底201图形密度较小部分（其中逻辑区域包括高压（HV）部分和低压（LV）部分），这里高压和低压是逻辑区域的运算器件的开启电压，例如高压为2.5V，低压为1.2V。应该注意的是，在本发明中，由于没有涉及运算器件的制造方法，各附图中未示出运算器件。在本发明的实施例中，半导体衬底201可以是硅。下面以硅衬底为例介绍本发明的实施例，但应注意，本发明的范围并不仅限于此。相应地，在本发明的实施例中，浅沟槽内可以是氧化物204，例如氧化硅，沟槽与沟槽之间的上面部分可以是氮化物，例如氮化硅。
在本发明的实施例中，浅沟槽隔离化学机械平坦化的过程可以包括：
1）硅片经过漂洗和甩干后，进入高温氧化设备进行氧化形成硅氧化物；
2）在硅片表面形成氮化物203，例如将硅片放入低压气相沉积设备，在设备的腔体中氨气和二氯硅烷发生反应，在硅片表面生成薄层氮化硅；
3）光刻，要求光刻胶的刻印图形保护硅片上那些不需要刻蚀的区域，没有光刻胶保护的区域被离子和强腐蚀性的化学物质刻蚀掉氮化物（如氮化硅）、氧化物（如氧化硅）及硅；
4）在沟槽中生成内衬氧化物，例如氧化硅；
5）在沟槽中利用CVD技术进行氧化物204（例如氧化硅）填充；
6）利用化学机械平坦化技术对沟槽氧化物进行抛光，比氧化物204（如氧化硅）更加坚韧的氮化物203（如氮化硅）充当抛光阻挡层，阻止隔离结构的过度抛光。
在步骤102，利用光刻胶205覆盖逻辑区域，去除闪存区域氮化物203（如图2B所示），氮化物例如氮化硅。
在本发明的实施例中，这里利用光刻胶205覆盖逻辑区域，从而将逻辑区域的氮化物保护起来；然后利用选择性去除溶液去除闪存区域的氮化物。应该注意的是，该选择性去除溶液仅去除氮化物。在本发明的实施例中，所述溶液可以是磷酸。而所述磷酸的浓度可以是例如100%。
在步骤103，去除逻辑区域的光刻胶205，沉积浮置栅极多晶硅材料206（如图2C所示）。
在本发明的实施例中，先去除逻辑区域的光刻胶205；然后利用例如高温沉积技术在闪存区域和逻辑区域上沉积浮置栅极多晶硅材料206。所沉积的浮置栅极多晶硅材料206的厚度要厚于步骤101中CMP后的氮化物厚度，为的是能够将去除闪存区域的氮化硅后的沟槽充分填充（如图2C所示）。在本发明的实施例中，所述高温沉积技术可以在高温炉管内实施。例如，所述高温至少780℃，在本发明进一步的实施例中，所述高温在1000℃以上。当然本发明的范围并不仅限于此。
在步骤104，化学机械平坦化浮置栅极多晶硅材料206（如图2D所示）。
在CMP设备上，CMP通过待抛光半导体和抛光头之间的相对运动来平坦化半导体表面，在半导体和抛光头之间有研磨液，并同时施加压力。在化学机械平坦化浮置栅极多晶硅材料206的过程中，使用的研磨液未对氮化物进行化学机械平坦化，即CMP研磨液具有高选择性，该研磨液使得对浮置栅极多晶硅材料206的CMP有效果，而对氮化物的CMP几乎没有效果，因此逻辑区域的氮化物可以作为阻挡层，使得在CMP浮置栅极多晶硅材料的过程中减少对逻辑区域进行CMP。
另外应该注意的是，图2D中所示的闪存区域与逻辑区域的CMP后的状态是理想状态，实际上，由于不同的图形密度会导致不同的CMP速度，密度越大（闪存区域的密度较大），CMP的速度越快，再者由于这里上面所述的CMP研磨液的高选择性，因此逻辑区域会被平坦化得更薄些。STI和硅的选择比不一样，逻辑区域密度低，STI会多点会磨得快点。这个主要是由研磨液选择性决定。
在步骤105，在CMP后的浮置栅极多晶硅材料206上依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在闪存区域进行光刻以形成控制栅极。
在本发明的实施例中，依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在闪存区域进行光刻的步骤包括：
依次沉积绝缘体层207（例如，氧化物层）、控制栅极多晶硅层208（CG Poly）、控制栅极硬掩模正硅酸乙酯层209（CG HM TEOS）、控制栅极硬掩模氮化硅层210（CG HM SiN）、控制栅极硬掩模缓冲氧化物层211（CG HM Buffer Ox）（例如氧化硅）、非晶碳层212（α-Carbon），以及在非晶碳层212上面涂覆光刻胶213（如图2E所示）；
然后利用光线214进行光刻，再通过刻蚀等工艺形成控制栅极2081（如图2F所示）；
去掉光刻胶213、非晶碳层212和控制栅极硬掩模缓冲氧化物层211（如图2F所示）。此时，光刻后的附加层为控制栅极硬掩模正硅酸乙酯层209、以及控制栅极硬掩模氮化硅层210。其中，非晶碳层212可以在氧气作用下去掉；控制栅极硬掩模缓冲氧化物层211可以被刻蚀掉。
根据本发明的实施例，通过化学气相沉积（CVD）、光刻、刻蚀等工艺在浮置栅极多晶硅材料206上依次沉积绝缘体层207、控制栅极2081、控制栅极硬掩模正硅酸乙酯层209和控制栅极硬掩模氮化硅层210。图2E是根据本发明的实施例制作嵌入式分栅闪存器件的控制栅极光刻步骤的示意图。其中需要注意的是，图2E的闪存区域的视角方向是垂直于图2D的闪存区域的视角方向，而逻辑区域的视角方向是和图2D相同的。
其中，CG HM TEOS层209和CG HM SiN层210的作用是增加闪存器件的高度，并且CG HM TEOS层209还起到粘和作用；CG HM Buffer Ox层211起到刻蚀缓冲的作用，刻蚀过程停止在该层；非晶碳层212起到防止刻蚀过量造成损坏下面的CG HM SiN层210、CG HM TEOS层209以及控制栅极多晶硅层208等层的作用。
根据本发明的实施例，如图2E所示的浮置栅极多晶硅材料206的厚度可以是绝缘体层207的厚度为几十埃，例如控制栅极多晶硅层208的厚度可以是CG HMTEOS层209的厚度可以是几十埃，例如CG HM SiN层210的厚度可以是控制栅极硬掩模缓冲氧化物层211的厚度可以是非晶碳层212的厚度可以是光刻胶213的厚度可以是当然，上述实施例仅是示例性的，并不能限制本发明的范围。
在步骤106，对浮置栅极多晶硅材料206进行刻蚀以形成浮置栅极2061（如图2H所示）。
在本发明的实施例中，在所述闪存区域进行光刻以形成控制栅极的步骤包括：
形成一个控制栅，所述控制栅包括绝缘体层、控制栅极以及光刻后的附加层。
对浮置栅极多晶硅材料进行刻蚀的步骤包括：
先沉积绝缘物，进行刻蚀后形成侧墙215；
刻蚀掉字线一侧的侧墙，例如可以在闪存区域阈值光罩的帮助下，利用湿法刻蚀工艺，再对浮置栅极多晶硅材料进行刻蚀。侧墙可以减少闪存区域的各闪存器件之间的干扰。
在本发明的实施例中，如图2F和2G所示，在所述闪存区域进行光刻以形成控制栅极的步骤包括：
形成两个控制栅，其中，两个控制栅形成控制栅组，包括控制栅261和控制栅262，所述控制栅组中的各控制栅结构相同，分别包括绝缘体层207、控制栅极2081以及光刻后的附加层。
对浮置栅极多晶硅材料进行刻蚀的步骤包括：
先沉积绝缘物，进行刻蚀后形成侧墙；
用光刻胶将擦除区域保护起来，所述擦除区域指带侧墙的控制栅组之间的区域，如图2G所示的带侧墙的控制栅组之间的区域，即带侧墙的控制栅271和272之间的区域，刻蚀掉位于字线一侧的侧墙（如图2G所示的带侧墙的控制栅271的左边侧墙和带侧墙的控制栅272的右边侧墙），然后对浮置栅极多晶硅材料进行刻蚀（例如利用干法刻蚀工艺），去除光刻胶，再刻蚀所述擦除区域的浮置栅极多晶硅材料，形成所述浮置栅极2061。
其中，控制栅组可以共用一个擦除，可以节约面积。
在本发明的实施例中，绝缘物为氧化物，或者氧化物和氮化物的组合物。
在本发明的实施例中，绝缘物为氧化物和氮化物的组合物时，依次沉积氧化物2151、氮化物2152、氧化物2153，然后利用例如自对准工艺进行侧墙刻蚀，形成ONO（氧化物-氮化物-氧化物）结构的侧墙。
在步骤107，用光刻胶覆盖闪存区域，去除逻辑区域的氮化物203和硅氧化物202（如图2I所示）。
在本发明的实施例中，用光刻胶216覆盖闪存区域，从而将闪存区域保护起来。然后用选择性去除溶液将逻辑区域的氮化物203（例如氮化硅）去除，同时利用该选择性去除溶液刻蚀去除逻辑区域的硅氧化物202。实际上，硅氧化物可能并不能去除干净，但是残留的硅氧化物对逻辑区域的半导体衬底却起到保护的作用。在本发明的实施例中，选择性去除溶液可以是磷酸，但本发明的范围并不仅限于此。
在步骤108，去除闪存区域的光刻胶216（如图2J所示）。
在本发明的实施例中，可以利用例如湿法剥离技术去除覆盖在闪存区域的光刻胶216。可替换地，可以将光刻胶216灰化，然后利用湿法剥离等技术将其清除。
根据本发明的上述实施例，在制造嵌入式分栅闪存器件的过程中，先形成控制栅极，后形成浮置栅极，这样在工艺实现上比先形成浮置栅极，再形成控制栅极简单、容易，利于实施，因此上述本发明的实施例为优选的实施例。
在现有技术的嵌入式分栅闪存器件制造过程中，需要在形成逻辑区域的运算器件（未示出）之前先形成闪存区域的闪存器件。本发明的发明人发现，在形成闪存区域的闪存器件的过程中，由于逻辑区域的浮置栅极（FG）多晶硅要比闪存区域的浮置栅极多晶硅厚得多，因此在闪存区域的浮置栅极刻蚀后，逻辑区域也受到了刻蚀，刻蚀液的腐蚀作用使得逻辑区域产生许多圆锥形缺陷，影响了在逻辑区域形成的运算器件的电学性能，进而导致形成的半导体器件质量下降，造成产量损失。
本发明通过对逻辑区域只进行一次刻蚀，减少了刻蚀次数，从而减少了逻辑区域的圆锥形缺陷，使得本发明的制造方法之后在逻辑区域形成的运算器件的电学性能得到提高，提高了嵌入式分栅闪存器件的性能，进而提高了半导体器件质量。
至此，已经详细描述了根据本发明的制造半导体器件的方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (12)
1.嵌入式分栅闪存器件的制造方法，其特征在于，包括：
浅沟槽隔离化学机械平坦化半导体衬底，所述半导体衬底分为闪存区域和逻辑区域，在半导体衬底上具有硅氧化物，在硅氧化物上具有氮化物；
利用光刻胶覆盖所述逻辑区域，去除所述闪存区域的氮化物；
去除所述逻辑区域的光刻胶，沉积浮置栅极多晶硅材料；
化学机械平坦化所述浮置栅极多晶硅材料；
依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行光刻以形成控制栅极；
对浮置栅极多晶硅材料进行刻蚀以形成浮置栅极；
用光刻胶覆盖所述闪存区域，去除所述逻辑区域的氮化物和硅氧化物；
去除所述闪存区域的光刻胶。
2.根据权利要求1所述嵌入式分栅闪存器件的制造方法，其特征在于，使用溶液去除所述闪存区域的氮化物。
3.根据权利要求2所述的嵌入式分栅闪存器件的制造方法，其特征在于，所述溶液为磷酸。
4.根据权利要求3所述嵌入式分栅闪存器件的制造方法，其特征在于，所述磷酸的浓度为100%。
5.根据权利要求1所述的嵌入式分栅闪存器件的制造方法，其特征在于，在所述闪存区域进行光刻以形成控制栅极的步骤包括：
形成一个控制栅，所述控制栅包括绝缘体层、控制栅极以及光刻后的附加层。
6.根据权利要求5所述嵌入式分栅闪存器件的制造方法，其特征在于，对浮置栅极多晶硅材料进行刻蚀的步骤包括：
先沉积绝缘物，进行刻蚀后形成侧墙；
刻蚀掉字线一侧的侧墙，再对浮置栅极多晶硅材料进行刻蚀。
7.根据权利要求1所述嵌入式分栅闪存器件的制造方法，其特征在于，在所述闪存区域进行光刻以形成控制栅极的步骤包括：
形成两个控制栅，其中，两个控制栅形成控制栅组，所述控制栅组中的各控制栅结构相同，分别包括绝缘体层、控制栅极以及光刻后的附加层。
8.根据权利要求7所述嵌入式分栅闪存器件的制造方法，其特征在于，对浮置栅极多晶硅材料进行刻蚀的步骤包括：
先沉积绝缘物，进行刻蚀后形成侧墙；
用光刻胶将擦除区域保护起来，所述擦除区域指带侧墙的控制栅组之间的区域，刻蚀掉位于字线一侧的侧墙，然后对浮置栅极多晶硅材料进行刻蚀，去除光刻胶，再刻蚀所述擦除区域的浮置栅极多晶硅材料。
9.根据权利要求7或8所述嵌入式分栅闪存器件的制造方法，其特征在于，控制栅组共用一个擦除。
10.根据权利要求6或8所述嵌入式分栅闪存器件的制造方法，其特征在于，绝缘物为氧化物，或者氧化物和氮化物的组合物。
11.根据权利要求10所述嵌入式分栅闪存器件的制造方法，其特征在于，绝缘物为氧化物和氮化物的组合物时，依次沉积氧化物、氮化物、氧化物，再经过刻蚀形成氧化物-氮化物-氧化物（ONO）结构的侧墙。
12.根据权利要求5或7所述嵌入式分栅闪存器件的制造方法，其特征在于，依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行光刻的步骤包括：
依次沉积绝缘体层、控制栅极多晶硅层、控制栅极硬掩模正硅酸乙酯层、控制栅极硬掩模氮化硅层、控制栅极硬掩模缓冲氧化物层、非晶碳层，以及在非晶碳层上面涂覆光刻胶；
利用光线进行光刻，再通过刻蚀形成控制栅极；
去掉光刻胶、非晶碳层和控制栅极硬掩模缓冲氧化物层，其中，控制栅极硬掩模正硅酸乙酯层、以及控制栅极硬掩模氮化硅层为光刻后的附加层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410141213.6A CN104979295B (zh) | 2014-04-10 | 2014-04-10 | 嵌入式分栅闪存器件的制造方法 |
| US14/597,104 US9443946B2 (en) | 2014-04-10 | 2015-01-14 | Method of manufacturing an embedded split-gate flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410141213.6A CN104979295B (zh) | 2014-04-10 | 2014-04-10 | 嵌入式分栅闪存器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104979295A true CN104979295A (zh) | 2015-10-14 |
| CN104979295B CN104979295B (zh) | 2018-05-04 |
Family
ID=54265751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410141213.6A Active CN104979295B (zh) | 2014-04-10 | 2014-04-10 | 嵌入式分栅闪存器件的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9443946B2 (zh) |
| CN (1) | CN104979295B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111653479A (zh) * | 2020-05-09 | 2020-09-11 | 华虹半导体(无锡)有限公司 | 半导体器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9691883B2 (en) * | 2014-06-19 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric formation approach for a floating gate of a split gate flash memory structure |
| CN106409833B (zh) * | 2016-10-19 | 2019-01-22 | 武汉新芯集成电路制造有限公司 | 嵌入式闪存的隔离方法和制备方法 |
| CN111725213B (zh) * | 2019-03-18 | 2023-06-02 | 华邦电子股份有限公司 | 半导体存储元件及其制造方法 |
| US11417735B2 (en) | 2020-03-27 | 2022-08-16 | United Microelectronics Corp. | Method for fabricating semiconductor device |
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| CN102956553A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法 |
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-
2014
- 2014-04-10 CN CN201410141213.6A patent/CN104979295B/zh active Active
-
2015
- 2015-01-14 US US14/597,104 patent/US9443946B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20150295056A1 (en) | 2015-10-15 |
| CN104979295B (zh) | 2018-05-04 |
| US9443946B2 (en) | 2016-09-13 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |