CN105789036A - 一种半导体器件的制造方法和电子装置 - Google Patents

一种半导体器件的制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该方法包括：步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在存储单元区形成存储器件的浮栅和栅间介电层；步骤S102：形成位于栅极两侧的栅极侧壁层和位于浮栅两侧的浮栅侧壁层；步骤S103：形成覆盖半导体衬底的导电材料层，对导电材料层进行刻蚀以形成位于逻辑器件区的导电互连件以及位于存储单元区且位于栅间介电层上方的控制栅。该方法通过在形成栅极硬掩膜的工艺中形成栅间介电层及在形成导电互连件的工艺中形成控制栅，有利于简化工艺和降低成本。该电子装置包括上述半导体器件，同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术
在半导体技术领域中，大多数嵌入式闪存(E-flash)存储器的制造是与CMOS逻辑器件的制造过程结合在一起的。然而，嵌入式闪存，例如多次可编程(MTP)器件，需要通过两次栅极(材料通常为多晶硅)工艺来分别形成浮栅和控制栅，而传统的CMOS逻辑器件的工艺流程仅具有一次栅极工艺，因此，嵌入式闪存的制造过程往往需要额外的掩膜工艺来形成控制栅，其工艺更加复杂，并且会导致工艺成本的增加。
也就是说，在现有的半导体器件的制造方法中，当在同一半导体器件中同时完成闪存与CMOS逻辑器件的制造时，往往存在需要额外的掩膜工艺、工艺更加复杂、工艺成本比较高等问题。
因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法，以简化工艺、降低成本。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制造方法和电子装置，以简化半导体器件的制造工艺、降低工艺成本。
本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极两侧的栅极侧壁层和位于所述浮栅两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
可选地，所述步骤S101包括：
步骤S1011：在半导体衬底上形成覆盖逻辑器件区和存储单元区的栅极材料层以及位于所述栅极材料层之上的介电层；
步骤S1012：对所述介电层和所述栅极材料层进行刻蚀，以在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，在所述存储单元区形成存储器件的浮栅和栅间介电层。
可选地，在所述步骤S101中，所述栅极硬掩膜和所述栅间介电层的材料相同。
可选地，在所述步骤S101中，所述栅极硬掩膜和所述栅间介电层包括氮化硅、氧化硅/氮化硅构成的复合层结构、或氧化硅/氮化硅/氧化硅构成的复合层结构。
可选地，在所述步骤S102中，所述栅极侧壁层和所述浮栅侧壁层采用相同材料在同一工艺中制备。
可选地，所述步骤S103包括：
步骤S1031：形成覆盖所述半导体衬底的导电材料层；
步骤S1032：在所述导电材料层上形成硬掩膜层和掩膜层；
步骤S1033：利用所述掩膜层和所述硬掩膜层对所述导电材料层进行刻蚀，以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区并且位于所述栅间介电层上方的控制栅。
可选地，在所述步骤S103中，所述导电材料层的材料包括多晶硅或金属。
可选地，在所述步骤S103之后还包括步骤S104：去除所述栅极硬掩膜。
可选地，在所述步骤S104之后还包括步骤S105：
通过离子注入形成源极和漏极；
形成覆盖所述栅极、所述控制栅以及所述导电互连件的金属硅化物；
形成层间介电层以及位于所述层间介电层内的接触孔。
可选地，所述存储器件包括多次可编程器件，所述逻辑器件包括NMOS和/或PMOS。
本发明的另一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极的两侧的栅极侧壁层和位于所述浮栅的两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
本发明的半导体器件的制造方法，通过在形成栅极硬掩膜的工艺中同时形成存储器件的栅间介电层以及在形成导电互连件的工艺中同时形成存储器件的控制栅，可以省略现有技术中的形成栅间介电层的步骤和形成控制栅的步骤，因而有利于简化工艺和降低成本。本发明的电子装置包括上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为采用MTE工艺制备的半导体器件的一种剖视图；
图2A至图2G为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为本发明实施例一的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例的半导体器件的制造方法，将制造包括两个栅极(浮栅、控制栅)的存储单元的工艺与成熟技术增强(MaturedTechnologyEnhancement；MTE)工艺结合，可以简化半导体器件的制造工艺、降低工艺成本。
与相同工艺节点的普通逻辑器件制造技术相比，成熟技术增强(MTE)工艺可以实现两倍的栅极密度，并且其采用一第二多晶硅作为内部互连(inter-connect)结构以减小器件尺寸。其中，图1示出了采用MTE工艺制备的半导体器件的一种剖视图。如图1所示，采用MTE工艺制备的半导体器件包括用作栅极的第一多晶硅101和用作导电互连件的第二多晶硅102。其中，该导电互连件用于连接相邻的晶体管的源极和漏极。通常地，第一多晶硅101和第二多晶硅102均可以采用金属等其他导电材料替换。
本发明实施例的半导体器件的制造方法，将制造包括两个栅极(浮栅、控制栅)的存储单元的工艺与成熟技术增强(MTE)工艺结合，采用用作内部互连结构的第二多晶硅作为存储单元的控制栅，采用逻辑器件的栅极硬掩膜作为存储单元的栅间介电层(IPD)。
下面，参照图2A至2G以及图3来具体描述本发明实施例的半导体器件的制造方法。其中，图2A至图2G为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明实施例的半导体器件的制造方法的一种流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括逻辑器件区和存储单元区的半导体衬底200，在半导体衬底200上形成位于逻辑器件区的逻辑器件的栅极2101和栅极硬掩膜2102以及位于存储单元区的存储器件的浮栅2201和栅间介电层(IPD)2202，如图2A所示。
其中，栅极2101和浮栅2201的材料相同，它们可以为多晶硅、金属或其他合适的材料。
栅极硬掩膜2102和栅间介电层(IPD)2202的材料相同，它们可以为氮化硅，可以为氧化硅/氮化硅构成的复合层结构，也可以为氧化硅/氮化硅/氧化硅(ONO)构成的复合层结构，还可以为其他材料。
在本实施例中，形成栅极2101、栅极硬掩膜2102、浮栅2201和栅间介电层(IPD)2202的工艺可以为传统的标准CMOS工艺。示例性地，形成栅极2101、栅极硬掩膜2102、浮栅2201和栅间介电层(IPD)2202的方法包括如下步骤：
步骤A11：在半导体衬底200上形成覆盖逻辑器件区和存储单元区的栅极材料层以及位于栅极材料层之上的介电层；
步骤A12：对所述介电层和所述栅极材料层一并进行刻蚀，以形成位于逻辑器件区的逻辑器件的栅极2101和栅极硬掩膜2102以及位于存储单元区的存储器件的浮栅2201和栅间介电层2202。
在本实施例中，半导体衬底200可以为单晶硅衬底、多晶硅衬底、SOI衬底或其他合适的衬底。半导体衬底200内还可以形成有浅沟槽隔离(STI)、阱区等结构，在此并不进行限定。
在本实施例中，该存储器件可以为MTP(多次可编程)器件。该逻辑器件可以为NMOS和/或PMOS。
在本实施例中，还可以形成位于存储单元区的逻辑器件，该逻辑器件用于对存储器件进行控制。于是，在本步骤中，还可以形成位于存储单元区的逻辑器件的栅极2101和栅极硬掩膜2102，如图2A所示。其中，该位于存储单元区的逻辑器件通常为选择晶体管，其栅极2101作为存储单元的选择栅。
在本步骤中，通过在形成逻辑器件的栅极硬掩膜2102的同时形成存储器件的栅间介电层2202(相当于将硬掩膜作为栅间介电层)，可以省略现有技术中的单独的形成栅间介电层的步骤，有利于简化工艺和降低成本。
步骤A2：形成位于栅极2101的两侧的栅极侧壁层2103和位于浮栅2201的两侧的浮栅侧壁层2203，如图2B所示。
其中，栅极侧壁层2103和浮栅侧壁层2203可以采用相同的材料、在同一工艺中制备。在本实施例中，形成栅极侧壁层2103和浮栅侧壁层2203的工艺可以为传统的标准CMOS工艺。
其中，栅极侧壁层2103和浮栅侧壁层2203的材料可以为氮化硅，可以为氧化硅，也可以为氧化硅和氮化硅构成的复合结构，在此并不进行限定。
步骤A3：形成覆盖半导体衬底200的导电材料层，对所述导电材料层进行刻蚀，以形成位于逻辑器件区的导电互连件2104以及位于存储单元区并且位于栅间介电层2202上方的控制栅2204，如图2E所示。
示例性地，步骤A3包括如下步骤：
步骤A31：形成覆盖半导体衬底200的导电材料层2040，如图2C所示。
其中，具体地，导电材料层2040覆盖栅极硬掩膜2102、栅间介电层2202、栅极侧壁层2103、浮栅侧壁层2203以及半导体衬底200的未形成有栅极2101和浮栅2201的区域，如图2C所示。导电材料层2040的材料可以为金属、多晶硅或其他合适的材料。形成导电材料层2040的方法可以为沉积法或其他合适的方法。
步骤A32：在导电材料层2040上形成硬掩膜层500和位于其上的掩膜层600，如图2D所示。
其中，掩膜层600可以为光刻胶或其他合适的材料。示例性地，硬掩膜层500可以包括位于下方的底部抗反射层(BARC)和位于上方的低温氧化硅层(LTO)。
步骤A33：利用掩膜层600和硬掩膜层500对导电材料层2040进行刻蚀，以形成位于逻辑器件区的导电互连件2104以及位于存储单元区并且位于栅间介电层2202上方的控制栅2204，如图2E所示。
其中，导电互连件2104用于连接逻辑器件的源极和漏极。
此外，在本步骤中，还可以同时形成位于存储单元区的导电互连件，在此并不进行限定。
在本步骤中，在形成导电互连件的工艺中同时形成控制栅，可以省略现有技术中的单独的形成控制栅的步骤，有利于简化工艺和降低成本。
步骤A4：去除栅极硬掩膜2102，如图2F所示。
其中，在本步骤中，栅间介电层2202被保留，如图2F所示。
示例性地，去除栅极硬掩膜2102的方法，可以为刻蚀法或其他合适的方法。
步骤A5：通过离子注入形成源极21051和漏极21052，形成覆盖栅极2101、控制栅2204以及导电互连件2104的金属硅化物206，形成层间介电层207以及位于层间介电层207内的接触孔208，如图2G所示。
其中，步骤A5可以采用传统的标准CMOS工艺完成，在此不再赘述。
本发明实施例的半导体器件的制造方法，通过在形成逻辑器件的栅极硬掩膜的工艺中同时形成存储器件的栅间介电层，以及在形成逻辑器件的导电互连件的工艺中同时形成存储器件的控制栅，相对于现有技术，可以省略单独的形成栅间介电层的步骤以及形成控制栅的步骤，因而有利于简化工艺和降低成本。
也就是说，本发明实施例的半导体器件的制造方法，通过将嵌入式存储器的制造与MTE工艺相接合，实现了在传统逻辑器件制造工艺平台上对嵌入式存储器的制造，不需额外增加工艺。
其中，图3示出了本发明实施例的半导体器件的制造方法的一种典型流程，主要包括：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极两侧的栅极侧壁层和位于所述浮栅两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
实施例二
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据实施例一所述的半导体器件的制造方法所制得的半导体器件。该电子组件，可以为分立器件、集成电路等任何电子组件。
示例性地，所述半导体器件的制造方法包括如下步骤：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极两侧的栅极侧壁层和位于所述浮栅两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极两侧的栅极侧壁层和位于所述浮栅两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：
步骤S1011：在半导体衬底上形成覆盖逻辑器件区和存储单元区的栅极材料层以及位于所述栅极材料层之上的介电层；
步骤S1012：对所述介电层和所述栅极材料层进行刻蚀，以在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，在所述存储单元区形成存储器件的浮栅和栅间介电层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述栅极硬掩膜和所述栅间介电层的材料相同。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述栅极硬掩膜和所述栅间介电层包括氮化硅、氧化硅/氮化硅构成的复合层结构、或氧化硅/氮化硅/氧化硅构成的复合层结构。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述栅极侧壁层和所述浮栅侧壁层采用相同材料在同一工艺中制备。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：形成覆盖所述半导体衬底的导电材料层；
步骤S1032：在所述导电材料层上形成硬掩膜层和掩膜层；
步骤S1033：利用所述掩膜层和所述硬掩膜层对所述导电材料层进行刻蚀，以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区并且位于所述栅间介电层上方的控制栅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述导电材料层的材料包括多晶硅或金属。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104：去除所述栅极硬掩膜。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
通过离子注入形成源极和漏极；
形成覆盖所述栅极、所述控制栅以及所述导电互连件的金属硅化物；
形成层间介电层以及位于所述层间介电层内的接触孔。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述存储器件包括多次可编程器件，所述逻辑器件包括NMOS和/或PMOS。
11.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：提供包括逻辑器件区和存储单元区的半导体衬底，在所述逻辑器件区形成逻辑器件的栅极和栅极硬掩膜，并在所述存储单元区形成存储器件的浮栅和栅间介电层；
步骤S102：形成位于所述栅极两侧的栅极侧壁层和位于所述浮栅两侧的浮栅侧壁层；
步骤S103：形成覆盖所述半导体衬底的导电材料层，对所述导电材料层进行刻蚀以形成位于所述逻辑器件区的导电互连件以及位于所述存储单元区且位于所述栅间介电层上方的控制栅。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780796A (zh) * 2017-10-25 2018-11-09 成都锐成芯微科技股份有限公司 新型非挥发性存储器及其制造方法
CN109346408A (zh) * 2018-10-10 2019-02-15 武汉新芯集成电路制造有限公司 Mos晶体管及其形成方法、以及闪存的形成方法
CN109711230A (zh) * 2017-10-26 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种半导体指纹传感器及其制作方法、电子装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899397B1 (en) 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
US20240096886A1 (en) * 2022-09-15 2024-03-21 International Business Machines Corporation Heterogeneous gate all around dielectric thickness

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766088A (en) * 1982-10-22 1988-08-23 Ricoh Company, Ltd. Method of making a memory device with polysilicon electrodes
CN1193414A (zh) * 1996-03-22 1998-09-16 菲利浦电子有限公司 浮栅非易失性存储器和制造这种器件的方法
US5911105A (en) * 1996-07-12 1999-06-08 Nec Corporation Flash memory manufacturing method
US20040159886A1 (en) * 2003-02-06 2004-08-19 Lee Sang-Eun Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
CN103077926A (zh) * 2012-12-20 2013-05-01 上海宏力半导体制造有限公司 半导体器件的形成方法
US20130313625A1 (en) * 2012-05-28 2013-11-28 Ching-Hung Kao Semiconductor device and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6074914A (en) * 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
KR102001228B1 (ko) * 2012-07-12 2019-10-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104425366B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
US9184252B2 (en) * 2013-11-15 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory embedded with HKMG technology
KR101767112B1 (ko) * 2014-02-17 2017-08-11 매그나칩 반도체 유한회사 비활성 메모리 소자의 제조방법
US9112056B1 (en) * 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9343465B2 (en) * 2014-08-29 2016-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit for high-voltage device protection

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766088A (en) * 1982-10-22 1988-08-23 Ricoh Company, Ltd. Method of making a memory device with polysilicon electrodes
CN1193414A (zh) * 1996-03-22 1998-09-16 菲利浦电子有限公司 浮栅非易失性存储器和制造这种器件的方法
US5911105A (en) * 1996-07-12 1999-06-08 Nec Corporation Flash memory manufacturing method
US20040159886A1 (en) * 2003-02-06 2004-08-19 Lee Sang-Eun Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
US20130313625A1 (en) * 2012-05-28 2013-11-28 Ching-Hung Kao Semiconductor device and method of fabricating the same
CN103077926A (zh) * 2012-12-20 2013-05-01 上海宏力半导体制造有限公司 半导体器件的形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780796A (zh) * 2017-10-25 2018-11-09 成都锐成芯微科技股份有限公司 新型非挥发性存储器及其制造方法
CN109711230A (zh) * 2017-10-26 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种半导体指纹传感器及其制作方法、电子装置
CN109711230B (zh) * 2017-10-26 2023-05-02 中芯国际集成电路制造(上海)有限公司 一种半导体指纹传感器及其制作方法、电子装置
CN109346408A (zh) * 2018-10-10 2019-02-15 武汉新芯集成电路制造有限公司 Mos晶体管及其形成方法、以及闪存的形成方法
CN109346408B (zh) * 2018-10-10 2022-02-15 武汉新芯集成电路制造有限公司 Mos晶体管及其形成方法、以及闪存的形成方法

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