JP2015053373A

JP2015053373A - 不揮発性半導体記憶装置

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Publication number: JP2015053373A
Application number: JP2013185034A
Authority: JP
Inventors: 久和松森; Hisakazu Matsumori; 村上　潤; Jun Murakami; 潤村上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-09-06
Filing date: 2013-09-06
Publication date: 2015-03-19
Also published as: US20150069488A1

Abstract

【課題】電気的特性を改善した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体基板上に第１ゲート絶縁膜、第１導電型の第１導電膜、第１電極間絶縁膜、および第１導電型の第２導電膜を順次積層したメモリセルトランジスタと、半導体基板上に形成された第２ゲート絶縁膜、第１導電型とは反対の型の第２導電型の第３導電膜、電極間絶縁膜、第１導電型の不純物がドープされた第４導電膜、バリア膜、および第２導電型の不純物がドープされた第５導電膜を順次積層した周辺トランジスタとを備え、周辺トランジスタは、バリア膜、第４導電膜および電極間絶縁膜に開口が形成されるとともに第３導電膜が露出され、第５導電膜は開口を介して第３導電膜に接するように形成されていることを特徴とする。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置において、半導体基板にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜、制御ゲート電極膜を積層してメモリセルトランジスタを構成している。この場合、周辺回路に用いるトランジスタについては、膜の積層構成は同様にして、電極間絶縁膜を開口して浮遊ゲート電極膜と制御ゲート電極膜を短絡する構成として形成している。

しかし、半導体装置の製造工程においては熱処理工程がある。浮遊ゲート電極と制御ゲート電極の不純物の導電型の組み合わせによっては、この熱処理工程の際に、開口付近において導電型が異なる不純物が混じり合い、開口付近の制御ゲートの抵抗値が高くなる可能性がある。

特開２０１１−２３３６７７号公報

電気的特性を改善した不揮発性半導体記憶装置を提供する。

本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１ゲート絶縁膜、第１導電型の不純物がドープされた第１導電膜、電極間絶縁膜、および前記第１導電型の不純物がドープされた第２導電膜を順次積層したメモリセルトランジスタと、
前記半導体基板上に形成された第２ゲート絶縁膜、前記第１導電型とは反対の型の第２導電型の不純物がドープされた第３導電膜、前記電極間絶縁膜、前記第１導電型の不純物がドープされた第４導電膜、バリア膜、および前記第２導電型の不純物がドープされた第５導電膜を順次積層した周辺回路のトランジスタとを備え、前記周辺回路のトランジスタは、前記バリア膜、前記第４導電膜および前記電極間絶縁膜に開口が形成されるとともに前記第３導電膜が露出され、前記第５導電膜は前記開口を介して前記第３導電膜に接するように形成されていることを特徴とする。

第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例（ａ）メモリセル領域および（ｂ）周辺回路領域のトランジスタの模式的な平面図の一例（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その１）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その２）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その３）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その４）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その５）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その６）第２実施形態における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例第３実施形態における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その１）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その２）製造工程の一段階における（ａ）図２（ａ）中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例（その３）

以下、実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを、図面を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

（第１実施形態）
以下、第１実施形態について、図１から図９を参照して説明する。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。

メモリセル領域内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２個）のメモリセルトランジスタＭＴが直列接続されたものである。

１つのブロックは、セルユニットＵＣをＸ方向（行方向：図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックをＹ方向（列方向：図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。

周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。

アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、ブロックの選択信号が与えられると外部から供給されている駆動電圧を昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに所定電圧を供給する。

転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、転送ゲートトランジスタＷＴＧＳ、ワード線転送ゲートトランジスタＷＴなどを備えている。転送トランジスタ部ＷＴＢは各ブロックに対応して設けられる。

転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に設けられるワード線ＷＬにそれぞれ接続されている。

Ｘ方向に配列された複数のセルユニットＵＣにおいて、それぞれの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは選択ゲート線ＳＧＬＤによって電気的に接続されている。同じくそれぞれの選択ゲートトランジスタＳＴＳのゲート電極ＳＧは選択ゲート線ＳＧＬＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。Ｘ方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴは、それぞれゲート電極ＭＧがワード線ＷＬによって電気的に接続されている。

各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。

図２（ａ）は、メモリセル領域の一部のレイアウトパターンの一例である。図２（ａ）に示すように、半導体基板としてのシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２（ａ）中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２（ａ）中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２（ａ）中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。

ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＭＴのゲート電極ＭＧが形成される。

Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列の一部となる。選択ゲートトランジスタＳＴ（ＳＴＤ、ＳＴＳ）は、ＮＡＮＤ列の両端部メモリセルトランジスタＭＴのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＳＴはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴのゲート電極ＳＧは選択ゲート線ＳＧＬを通じて電気的に接続される。なお選択ゲート線ＳＧＬと交差する素子領域Ｓａ上に、選択ゲートトランジスタＳＴのゲート電極ＳＧが形成される。

図２（ｂ）は周辺回路のトランジスタＰＴのレイアウトの一例を示している。シリコン基板２には、矩形状の活性領域Ｓａａを残すように素子分離領域Ｓｂｂが形成される。周辺回路に形成されるトランジスタＴｒＰは、この矩形状の活性領域Ｓａａに設けられる。活性領域Ｓａａには、これを横切るように孤立したゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられる。

図３（ａ）、（ｂ）はそれぞれメモリセル領域および周辺回路の素子構成の断面構造の一例を模式的に示している。図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う部分のメモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴの縦断面図である。図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う部分の周辺回路のトランジスタＰＴの縦断面図である。なお、これら図３（ａ）、（ｂ）では、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴおよびトランジスタＰＴの各ゲート電極を分離する加工を施した後の状態を示している。

図３（ａ）において、シリコン基板２の上面には、シリコン酸化膜などからなるゲート絶縁膜（第１ゲート絶縁膜）３が形成されている。ゲート絶縁膜３の上面に、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴのゲート電極ＳＧが所定間隔を存して形成されている。メモリセルトランジスタＭＴは、ゲート電極ＭＧとゲート絶縁膜３およびその両側のシリコン基板２に形成されたソース／ドレイン領域とを含む構成である。メモリセルトランジスタＭＴはＹ方向（図２（ａ）参照）に複数隣接して形成されている。

端部に配置されたメモリセルトランジスタＭＴに隣接して選択ゲートトランジスタＳＴが配置される。図示の選択ゲートトランジスタＳＴのゲート電極ＳＧには、メモリセルトランジスタＭＴのゲート電極ＭＧと反対側に隣接するブロックの選択ゲートトランジスタＳＴが所定間隔を存して形成されている。隣接する２個の選択ゲートトランジスタＳＴの間のドレイン領域２ａとなる側にはビット線コンタクトを形成することができる。

メモリセルトランジスタＭＴのゲート電極ＭＧは、ゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、シリコン酸化層７、多結晶シリコン膜８、多結晶シリコン膜９、窒化タングステン（ＷＮ）膜１０、タングステン（Ｗ）膜１１およびシリコン窒化膜１２を順に積層したものである。

ここで、ゲート絶縁膜３は、シリコン基板２の表面を酸化処理することにより形成したシリコン酸化膜（ＳｉＯ_２）、酸窒化処理などにより形成したシリコン酸窒化膜（ＳｉＮＯ）、あるいは窒化処理で形成したシリコン窒化膜（ＳｉＮ）、またはこれらの膜のうちから２つ以上の積層膜を用いることができる。多結晶シリコン膜４は、第１導電膜として形成され、メモリセルトランジスタＭＴにおいては浮遊ゲート電極として機能する。また、多結晶シリコン膜４は、例えば不純物としてボロン（Ｂ）がドープされており半導体の導電型としてＰ型（第１導電型）に形成されている。電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。

多結晶シリコン膜６は、第２導電膜として形成されている。多結晶シリコン膜６は、メモリセルトランジスタＭＴにおいては制御ゲート電極の一部として機能している。また、多結晶シリコン膜６は、例えば不純物としてボロン（Ｂ）がドープされており、Ｐ型（第１導電型）の導電型を有している。

シリコン酸化層７は、多結晶シリコン膜６の上面を酸化処理することにより形成された薄いシリコン酸化膜（ＳｉＯ_２）の層である。このシリコン酸化層７は、多結晶シリコン膜６中にドープされた不純物であるボロン（Ｂ）が上層の多結晶シリコン膜８、９側に侵入するのを抑制する機能を有する。シリコン酸化層７は、メモリセルトランジスタＭＴの電気的特性を損なわない範囲の膜厚で形成することができる。例えば、シリコン酸化層７の膜厚は多結晶シリコン膜６の膜厚よりも薄くすることができる。多結晶シリコン膜８は、不純物をドープしないノンドープの膜として形成され、シリコン酸化層７と共にバリア層として機能している。また、多結晶シリコン膜８は保護層としても機能する。

多結晶シリコン膜９は、メモリセルトランジスタＭＴにおいては制御ゲート電極の一部として機能している。また、多結晶シリコン膜９は、不純物がドープされないノンドープの膜として形成されている。

窒化タングステン（ＷＮ）膜１０は、この上面に形成するタングステン（Ｗ）膜１１のバリアメタル膜として機能するものである。そして、電極間絶縁膜５の上部に形成された多結晶シリコン膜６、８、９、窒化タングステン膜１０、タングステン膜１１が制御ゲート電極およびワード線として機能する。

次に、メモリセルトランジスタＭＴのゲート電極ＭＧに隣接して配置される選択ゲートトランジスタＳＴのゲート電極ＳＧについて説明する。ゲート電極ＳＧは、メモリセルトランジスタＭＴのゲート電極ＭＧと同様の膜構成である。すなわち、シリコン基板２上に形成されたゲート絶縁膜（第１ゲート絶縁膜）３上に、多結晶シリコン膜４（第１導電膜）、電極間絶縁膜５、多結晶シリコン膜６（第２導電膜）、シリコン酸化層（バリア膜）７、多結晶シリコン膜（バリア膜、保護膜）８、多結晶シリコン膜９、窒化タングステン（ＷＮ）膜１０、タングステン（Ｗ）膜１１およびシリコン窒化膜１２を順に積層したものである。

上記構成のゲート電極ＳＧにおいて、電極間絶縁膜５、多結晶シリコン膜６、シリコン酸化層７および多結晶シリコン膜８には、中央部に所定幅寸法で開口５ａが形成されている。また、この開口５ａと同じ位置の多結晶シリコン膜４の上面部に凹部４ａが形成されている。そして、多結晶シリコン膜８は、開口５ａおよび凹部４ａ内を埋めるように形成されており、多結晶シリコン膜４と電気的に導通している。

選択ゲートトランジスタＳＴにおいては、浮遊ゲート電極は不要である。そのため、電極間絶縁膜５に開口５ａを設けることで制御ゲート電極となる多結晶シリコン膜８を、凹部４ａの表面を介して多結晶シリコン膜４と接触させることで電気的に短絡した状態に設けている。この場合、凹部４ａの深さが深いと多結晶シリコン膜８と４とが接触する面積が増大するので、多結晶シリコン膜８と多結晶シリコン膜４との接触抵抗の増大を抑制できる。また、ターゲットとする抵抗値に対して接触抵抗が低い場合には、凹部４ａを浅くあるいは実質的に凹部４ａを形成せずに多結晶シリコン膜４の上面をほぼ平坦な状態にすることもできる。

シリコン基板２の表層部において、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間およびゲート電極ＳＧ−ＳＧ間（図３（ａ）中ゲート電極ＳＧの右側の部分）には、不純物をドープして形成したソース／ドレイン領域２ａが設けられている。

次に、図３（ｂ）を参照して周辺回路のトランジスタＰＴのゲート電極ＰＧの構成について説明する。シリコン基板２の素子形成領域Ｓａａ上にはゲート絶縁膜（第２ゲート絶縁膜）３が形成されている。周辺回路領域に設けられるトランジスタＰＴは、種々のタイプが存在しており、例えば電気的な耐圧の観点では高耐圧トランジスタ、低耐圧トランジスタなどに分けられる。

ゲート絶縁膜３は、トランジスタＰＴの耐圧によって異なる膜厚に形成することができる。トランジスタＰＴの耐圧が高いものでは厚い膜厚のゲート絶縁膜を形成し、耐圧が低いものでは薄い膜厚のゲート絶縁膜を形成することができる。この実施形態では、図３（ｂ）に示したように、メモリセルトランジスタＭＴや選択ゲートトランジスタＳＴのゲート絶縁膜３と同じ膜厚のゲート絶縁膜３が形成されている。そして、周辺回路領域のトランジスタＰＴのゲート電極ＰＧがゲート絶縁膜３上に形成されている。

ゲート電極ＰＧは、ゲート絶縁膜３上に、多結晶シリコン膜（第３導電膜）１３、電極間絶縁膜５、多結晶シリコン膜（第４導電膜）６、シリコン酸化層（バリア膜）７、多結晶シリコン膜（バリア膜、保護膜）８、多結晶シリコン膜（第５導電膜）１４、窒化タングステン膜（ＷＮ）１０、タングステン（Ｗ）膜１１およびシリコン窒化膜１２を積層したものである。

上記構成において、多結晶シリコン膜１３は、第３導電膜として形成され、例えば不純物としてリン（Ｐ）がドープされており、Ｎ型（第２導電型）の導電型を有している。多結晶シリコン膜１３は、メモリセルトランジスタＭＴの多結晶シリコン膜４とは導電型が異なるように形成され、不純物として例えばリン（Ｐ）がドープされたＮ型の導電型を有している。

多結晶シリコン膜６は、第４導電膜として形成され、メモリセル領域に形成した多結晶シリコン膜６と同じ膜であり、不純物としてボロン（Ｂ）がドープされており、Ｐ型（第１導電型）の導電型を有している。シリコン酸化層７は、メモリセル領域に形成したものとほぼ同様に、多結晶シリコン膜６の上面を酸化処理することにより形成された薄いシリコン酸化膜（ＳｉＯ_２）の層である。

同じく、多結晶シリコン膜８は、不純物をドープしないノンドープの膜として形成され、シリコン酸化層７と共にバリア層として機能している。また、多結晶シリコン膜８は保護層としても機能する。多結晶シリコン膜１４は、第５導電膜として形成され、Ｎ型の不純物としてリン（Ｐ）がドープされている。他の膜の構成はゲート電極ＭＧ、ＳＧと同様である。

また、上記構成のゲート電極ＰＧにおいて、電極間絶縁膜５、多結晶シリコン膜６、シリコン酸化層７および多結晶シリコン膜８には、中央部に所定幅寸法で開口５ｂが形成されている。また、この開口５ｂと同じ位置の多結晶シリコン膜１３の上面部に凹部１３ｂが形成されている。そして、多結晶シリコン膜１４は、上記した開口５ｂおよび凹部１３ｂ内を埋めるように形成されており、多結晶シリコン膜１３と電気的に導通する状態とされている。

周辺回路のトランジスタＰＴにおいても、選択ゲートトランジスタＳＴと同様に浮遊ゲート電極は不要である。したがって、上記した開口５ｂを設けることで制御ゲート電極となる多結晶シリコン膜１４を、凹部１３ｂの表面を介して多結晶シリコン膜１３と接触させることで、多結晶シリコン膜１４と多結晶シリコン膜１３とを電気的に接続している。この場合、凹部１３ｂの深さが深いと多結晶シリコン膜１４と１３とが接触する面積が増大するので多結晶シリコン膜１４と多結晶シリコン膜１３との接触抵抗の増大を抑制できる。また、ターゲットとする抵抗値に対して接触抵抗が低い場合には、凹部４ａを浅くあるいは実質的に凹部４ａを形成せずに多結晶シリコン膜１３の上面をほぼ平坦な状態にすることもできる。

上記構成において、従来の構成では、浮遊ゲート電極の導電膜としてＮ型の多結晶シリコン膜を形成する場合があった。しかし、ここではメモリセルトランジスタＭＴの特性を考慮して、浮遊ゲート電極の電極膜としてＰ型の多結晶シリコン膜を形成する構成を採用している。一方、周辺回路のトランジスタＰＴでは、同時に形成する浮遊ゲート電極用の多結晶シリコン膜９の導電型と異なり、Ｎ型の多結晶シリコン膜１３を採用している。これはゲート絶縁膜上に形成する半導体の導電型の変更に伴うトランジスタの特性の変化を考慮している。例えば、ゲート絶縁膜上に形成する半導体をＮ型としてデバイス設計をした場合、ゲート絶縁膜上に形成する半導体をＰ型に変更するには多くの時間を要する。このように、周辺回路のトランジスタＰＴの設計変更を不要としている。

つまり、周辺回路のトランジスタＰＴでは、ゲート電極ＰＧの多結晶シリコン膜１３がＮ型にドープされ、これと電気的に導通する多結晶シリコン膜１４もＮ型に形成されているので、電気的な特性上において良好な状態を保持できている。また、選択ゲートトランジスタＳＴ、周辺回路のトランジスタＰＴでは多結晶シリコン膜６は不要であるが、製造工程簡略化のために、メモリセルトランジスタＭＴのゲート電極ＭＧと同様にＰ型の不純物をドープした多結晶シリコン膜６を有している。このため、多結晶シリコン膜６中の不純物が、途中の熱処理工程を経ることで上層の多結晶シリコン膜１４に拡散する可能性が生じる。しかし、シリコン酸化層７およびノンドープの多結晶シリコン膜８を設けていることで、多結晶シリコン膜６中の不純物が多結晶シリコン膜１４に拡散することを抑制することができる。多結晶シリコン膜８は、多結晶シリコン膜１４の下層に設けている。そのため、多結晶シリコン膜８と多結晶シリコン膜１４の境界部分にあるグレイン境界層が不純物の通過を抑制することができる。この結果、多結晶シリコン膜１４の開口５ｂおよび凹部１４ｂを埋める部分のＰ型の不純物濃度を低下させることが抑制でき、抵抗値の上昇を抑制できる。

次に、図３（ａ）、（ｂ）に示した構成に至る製造工程の一例について、図４（ａ）、（ｂ）から図９（ａ）、（ｂ）も参照して説明する。各工程の図４（ａ）、（ｂ）から図９（ａ）、（ｂ）においては、図３（ａ）、（ｂ）のそれぞれと同じ位置で切断した一例の図を示している。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。

メモリセル領域の断面を示す図４（ａ）および周辺回路のトランジスタＰＴの断面を示す図４（ｂ）において、シリコン基板２の上面にゲート絶縁膜３として熱酸化法などを用いて所定膜厚のシリコン酸化膜を形成する。続いて、ゲート絶縁膜３の上面にノンドープの多結晶シリコン膜を形成する。

ノンドープの多結晶シリコン膜には次のようにして不純物がドープされる。まず、メモリセル領域の多結晶シリコン膜にはＰ型の不純物としてボロン（Ｂ）をドープしてＰ型の多結晶シリコン膜４を形成する。また、周辺回路領域の多結晶シリコン膜にはＮ型の不純物としてリン（Ｐ）をドープしてＮ型の多結晶シリコン膜１３を形成する。この場合、不純物のドープはイオン注入により行うことができる。この時、不純物を選択的にドープするため、ドープしない領域にはレジスト膜などでマスキングを行うことで作り分けをすることができる。

また、これとは別に、多結晶シリコン膜４と１３とを２回に分けて形成することもできる。すなわち、Ｐ型の不純物をドープした多結晶シリコン膜４を全面に形成し、周辺回路領域の部分の多結晶シリコン膜４を除去する。次に、Ｎ型の不純物をドープした多結晶シリコン膜１３を全面に形成してからメモリセル領域の部分の多結晶シリコン膜１３を除去することで作り分ける。

この後、図示はしていないが、多結晶シリコン膜４、１３の上面にハードマスク用のシリコン窒化膜などを形成し、多結晶シリコン膜４、１３、ゲート絶縁膜３をエッチングすると共に、シリコン基板２を所定深さまでエッチングして素子分離溝を形成する。素子分離溝内に素子分離絶縁膜を埋め込んで素子分離領域Ｓｂを形成し、これによりシリコン基板２の表面部に素子形成領域Ｓａを形成する。なお、この工程では、同時に周辺回路領域の素子分離領域Ｓｂｂが形成され、これによってシリコン基板２に素子形成領域Ｓａａが形成される。なお、素子分離領域Ｓｂの加工で図４に示す部分の形状には変化はない。

この後、多結晶シリコン膜４、１３の上面に電極間絶縁膜５を形成する。電極間絶縁膜５としては、前述のようにＯＮＯ膜あるいはＮＯＮＯＮ膜などを用いることができる。続いて、電極間絶縁膜５および素子分離絶縁膜Ｓｂの上面を覆うようにＰ型の不純物としてボロン（Ｂ）をドープした多結晶シリコン膜６を所定膜厚で形成する。

続いて、多結晶シリコン膜６を酸素雰囲気中に晒すことで多結晶シリコン膜６の表層部分を酸化させてシリコン酸化層７を形成する。さらにこの上面にノンドープの多結晶シリコン膜８を所定膜厚で形成する。例えば、多結晶シリコン膜６の膜厚は１０〜２０ｎｍ、多結晶シリコン膜８の膜厚は５〜１０ｎｍである。シリコン酸化層７の膜厚は、例えば１から２ｎｍの酸化層として形成されている。多結晶シリコン膜６、シリコン酸化層７および多結晶シリコン膜８の形成は、同一チャンバー中で連続的に形成することができる。

上記の場合に、シリコン酸化層７に代えて、窒化処理を行うことでシリコン窒化層を設けることもできる。また、酸化処理に代えて、極薄い酸化膜を成膜する処理を行ってシリコン酸化層７を形成することもできる。シリコン酸化層７および多結晶シリコン膜８はバリア膜として機能するものである。

次に、図５（ａ）、（ｂ）に示すように、選択ゲートトランジスタＳＴのゲート電極ＳＧに対応する位置、および周辺回路のトランジスタＰＴのゲート電極ＰＧに対応する位置に、フォトリソグラフィ法により開口５ａ、凹部４ａ、開口５ｂ、凹部１３ｂを形成する。具体的には、ＲＩＥ（reactive ion etching）法により、多結晶シリコン膜８、シリコン酸化層７、多結晶シリコン膜６および電極間絶縁膜５をエッチングして所定幅寸法の開口５ａ、５ｂを形成し、さらに多結晶シリコン膜４、１３に所定深さ寸法の凹部４ａ、１３ｂを形成する。

エッチング処理の後は、多結晶シリコン膜８の表面、開口５ａ、５ｂおよび凹部４ａ、１３ｂの表面に形成された酸化膜などを除去するため洗浄処理を行う。洗浄処理では、希弗酸などを用いて処理をするため、洗浄対象の表面にシリコン酸化層７を露出させた状態ではエッチングされて消失する可能性がある。本実施形態では、多結晶シリコン膜８がシリコン酸化層７の上面を覆うように設けられるので、シリコン酸化層７が洗浄液にさらされるのを保護することができるので、シリコン酸化層７が消失することを防止できる。

次に、図６（ａ）、（ｂ）に示すように、多結晶シリコン膜６の上面および凹部４ａ内を埋めるようにノンドープの多結晶シリコン膜９を所定膜厚で形成する。この場合、多結晶シリコン膜９の膜厚は、開口５ａ、凹部４ａの幅寸法の半分以上にすることで上面に段差が発生するのを抑制できる。また、段差を解消するために膜厚を幅寸法の半分よりも大きくして成膜し、成膜後にエッチバック処理をすることもできる。

次に、図７（ａ）、（ｂ）に示すように、メモリセル領域側にレジスト膜１５を形成し、周辺回路領域側を露出させる。レジスト膜１５をマスクとして、周辺回路領域の多結晶シリコン膜９にイオン注入法によりＮ型の不純物であるリン（Ｐ）イオンを注入する。レジスト膜１５を剥離した後、熱処理を行うことで注入したリンイオンを活性化させＮ型の多結晶シリコン膜１４を形成する。なお、この熱処理はイオンを注入した直後でなくても良い。例えば、拡散領域２ａを活性化させる熱処理と同時に行うこともできる。

上記のイオン注入後の熱処理では、多結晶シリコン膜６中の不純物であるボロンが多結晶シリコン膜６外に拡散しようとする。この場合、周辺回路領域においてリン（Ｐ）をドープした多結晶シリコン膜１４中にボロンが侵入すると、キャリアとして機能する不純物濃度が低下して抵抗が増大するので好ましくない。しかし、多結晶シリコン膜６の上面に形成しているシリコン酸化層７およびノンドープの多結晶シリコン膜８により多結晶シリコン膜１４にボロンが侵入することを抑制できる。

不純物の移動を抑制する機能は、シリコン酸化層７を設けていることで達成することができる。また、保護層としての多結晶シリコン膜８は、上下の膜との界面部分にグレイン境界層が形成されているので、このグレイン境界層がボロンの拡散を抑制する効果をもたらす。この結果、多結晶シリコン膜６中のボロンが多結晶シリコン膜１４の膜中に拡散する経路としては、開口５ｂ部分に露出している多結晶シリコン膜６の端面からとなる。しかし、多結晶シリコン膜６と多結晶シリコン膜１４が接する部分は、多結晶シリコン膜６上面よりも開口５ｂにより露出した部分の方が小さく、拡散量も少ない量となる。すなわち、多結晶シリコン膜６の開口５ｂに露出された部分から拡散する量よりも多結晶シリコン膜６の上面から拡散された不純物が多結晶シリコン膜１４を介して開口５ｂまで拡散する量の方が多い。その結果、開口５ｂおよび凹部１３ｂ内に埋め込まれた多結晶シリコン膜１３の抵抗が高くなるのを抑制できる。

次に、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）に示すように、多結晶シリコン膜９、１４の上面に、スパッタ法により窒化タングステン（ＷＮ）膜１０およびタングステン膜１１を順に形成する。窒化タングステン膜１０はバリアメタル膜として機能する。これにより、タングステン膜１１を、窒化タングステン膜１０を介した状態で形成することができ、タングステン膜１１が多結晶シリコン膜９、１４と直接接触することで反応するのを抑制できる。

続いて、図３に示すように、タングステン膜１１の上面にシリコン窒化膜１２を形成した後にゲート加工を行ってゲート電極ＭＧ、ＳＧおよびＰＧを形成する。このゲート加工では、シリコン窒化膜１２をハードマスクとし、ＲＩＥ法によりタングステン膜１１、窒化タングステン膜１０、多結晶シリコン膜９、１４、８、シリコン酸化層７、多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４、１３をエッチングしてゲート電極ＭＧ、ＳＧ、ＰＧを分離形成する。ゲート加工後には、イオン注入によりゲート電極ＭＧ、ＳＧ間のシリコン基板２の表面およびゲート電極ＰＧの両側のシリコン基板２の表面に不純物を導入して拡散領域２ａ、２ｂなどを形成する。

この後、図示はしていないが、層間絶縁膜を形成してゲート電極ＭＧ、ＳＧの上面を覆い、コンタクト等を形成してＮＡＮＤ型フラッシュメモリ装置１を形成する。
このような第１実施形態によれば、電極間絶縁膜５の上面に形成するＰ型の多結晶シリコン膜６の上面にシリコン酸化層７を設けた。その結果、多結晶シリコン膜６中の不純物であるボロンがＮ型の多結晶シリコン膜１４中に侵入するのを抑制でき、多結晶シリコン膜１４の抵抗値の増大を抑制できる。

シリコン酸化層７の上面にノンドープの多結晶シリコン膜８を設けたので、加工工程でシリコン酸化層７を保護することができると共に、シリコン酸化層７の上面にノンドープの多結晶シリコン膜８との間に形成されるグレイン境界層により不純物が拡散するのを抑制する効果を得ることができる。

（第２実施形態）
図１０は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態において形成したシリコン酸化層７を設けない構成としているところである。すなわち、図１０（ａ）、（ｂ）に示しているように、多結晶シリコン膜６の上面にはノンドープの多結晶シリコン膜８が直接接触するように形成されている。

この場合、多結晶シリコン膜６と８との間、８と１４との間のそれぞれの界面部分にシリコンのグレイン境界層が形成される。その結果、これらのグレイン境界層がボロンの拡散を抑制することができる。これにより、Ｎ型の多結晶シリコン膜１４のキャリアとして寄与する不純物濃度が低下するのを抑制でき、抵抗値が高くなるのを防止することができる。

上記構成の製造工程においては、Ｐ型の不純物としてボロンをドープした多結晶シリコン膜６を形成した後に、酸化処理を行わず、続けてノンドープの多結晶シリコン膜８を形成している。この構成では、多結晶シリコン膜６、８、１４が連続的に積層された構成となる。しかし、多結晶シリコン膜６、８、１４のそれぞれの界面部分に結晶粒を終端させたグレイン境界層が形成されているので、グレイン境界層が不純物の移動を妨げる効果を有する。
したがって、この第２実施形態において、シリコン酸化層７を設けない場合でも、Ｎ型の多結晶シリコン膜１４へのボロンの侵入を抑制する効果を有する。

（第３実施形態）
図１１から図１４は第３実施形態を示している。以下、第１実施形態と異なる部分について説明する。
この実施形態では、図１１（ｂ）に示しているように、第１実施形態の構成に加えて、開口５ｂ、凹部１３ｂの側壁面を覆うようにスペーサ１６を形成している。このスペーサ１６は、例えば、シリコン窒化膜（ＳｉＮ膜）で形成されている。このスペーサ１６によってＰ型の多結晶シリコン膜６の開口５ｂに露出する端面部からボロンが多結晶シリコン膜１４に侵入するのを抑制することができる。この結果、Ｎ型の多結晶シリコン膜１４の開口５ｂ、凹部１３ｂ内の不純物濃度の変動を抑制でき、抵抗値が増大するのを防止することができる。

次に、図１２から図１４を参照してスペーサ１６の形成工程部分について説明する。なお、他の部分の形成工程については、第１実施形態と同様であるので、説明を省略する。図１２（ａ）、（ｂ）は、第１実施形態における図５（ａ）、（ｂ）に示した状態と同等の状態を示している。すなわち、図１２（ａ）、（ｂ）に示すように、選択ゲートトランジスタＳＴのゲート電極ＳＧに対応する位置、および周辺回路のトランジスタＰＴのゲート電極ＰＧに対応する位置に、フォトリソグラフィ技術を用いて開口５ａ、凹部４ａ、開口５ｂ、凹部１３ｂを形成している状態である。

次に、図１３（ａ）、（ｂ）に示すように、開口５ａ、５ｂ、凹部４ａ、１３ｂの側壁部にシリコン窒化膜からなるスペーサ１６を形成する。スペーサ１６は次のように形成することができる。例えば、図１２（ａ）、（ｂ）に示した構成の上面にシリコン窒化膜を全面に形成する。次に、シリコン窒化膜をＲＩＥ法などでエッチバック処理することにより多結晶シリコン膜８の上面部分および凹部４ａ、１３ｂの底面部分を露出させるように加工する。これにより、開口５ａ、５ｂ、凹部４ａ、１３ｂの側壁部にスペーサ１６が形成される。この場合、スペーサ１６は、多結晶シリコン膜８の上面から中間部にかけた位置に上端部が位置するように形成され、シリコン酸化層７の開口５ａ、５ｂに露出する端面部を覆うように形成されている。

次に、図１４（ａ）、（ｂ）に示すように、多結晶シリコン膜６の上面および凹部４ａ、１３ｂ内を埋めるようにノンドープの多結晶シリコン膜９を所定膜厚で形成する。この後、第１実施形態と同様にして周辺回路領域側の多結晶シリコン膜９にリン（Ｐ）イオンを注入してＮ型の多結晶シリコン膜１４を形成する工程を経て、前述同様の製造工程を経てＮＡＮＤ型フラッシュメモリ装置を形成する。

このような第３実施形態によれば、開口５ｂ、凹部１３ｂの側壁面にもスペーサ１６を形成したので、実施形態の効果に加えて、開口５ｂに露出していた多結晶シリコン膜６の端面部からボロンが拡散するのを抑制でき、Ｎ型の多結晶シリコン膜１４の抵抗値増大を極力抑制することができるようになる。
バリア側壁膜としてのスペーサ１６は、シリコン窒化膜により形成したが、シリコン酸化膜あるいは他の膜を用いることもできる。

（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。

多結晶シリコン膜６にドープする不純物は、Ｐ型の不純物としてボロン（Ｂ）を使用する例を示したが、Ｐ型の不純物であれば他の不純物を使用することができる。また、第１導電型としてＰ型、第２導電型としてＮ型を使用する例を示したが、Ｐ型とＮ型とを入れ替えて使用することもできる。

バリア膜は、シリコン酸化層７以外に、多結晶シリコン膜を窒化処理して得るシリコン窒化層、や酸化層および窒化層の複合層を形成しても良い。また、他の膜を形成して不純物の移動を抑制するバリア膜として構成することもできる。

バリア膜は、多結晶シリコン膜６の表層を酸化処理してシリコン酸化層７に形成する以外に、多結晶シリコン膜６の上面に別途に膜として形成することもできる。
第３実施形態で示したスペーサ１６を第２実施形態の構成に適用することもできる。また、シリコン酸化層７およびノンドープの多結晶シリコン膜８を設けない従来相当の構成に適用することもできる。この場合には、Ｐ型の多結晶シリコン膜６の上面からＮ型の多結晶シリコン膜１４にボロンが入りやすくなるが、開口５ｂおよび凹部１３ｂの部分にはスペーサ１６が形成されているので、直接的にボロンが侵入するのを抑制できるので、この部分における抵抗の増大を抑制する効果がある。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜（第１ゲート絶縁膜、第２ゲート絶縁膜）、４は多結晶シリコン膜（第１導電膜）、５は電極間絶縁膜、６は多結晶シリコン膜（第２導電膜、第４導電膜）、７はシリコン酸化層（バリア膜）、８は多結晶シリコン膜（バリア膜、保護膜）、９は多結晶シリコン膜、１３は多結晶シリコン膜（第３導電膜）、１４は多結晶シリコン膜（第５導電膜）、１６はスペーサ（バリア側壁膜）、ＭＴはメモリセルトランジスタ、ＳＴは選択ゲートトランジスタ、ＰＴは周辺回路のトランジスタ、ＭＧ、ＳＧ、ＰＧはゲート電極である。

Claims

半導体基板と、
前記半導体基板上に第１ゲート絶縁膜、第１導電型の不純物がドープされた第１導電膜、電極間絶縁膜、および前記第１導電型の不純物がドープされた第２導電膜を順次積層したメモリセルトランジスタと、
前記半導体基板上に形成された第２ゲート絶縁膜、前記第１導電型とは反対の型の第２導電型の不純物がドープされた第３導電膜、前記電極間絶縁膜、前記第１導電型の不純物がドープされた第４導電膜、バリア膜、および前記第２導電型の不純物がドープされた第５導電膜を順次積層した周辺回路のトランジスタと
を備え、
前記周辺回路のトランジスタは、
前記バリア膜、前記第４導電膜および前記電極間絶縁膜に開口が形成されるとともに前記第３導電膜が露出され、
前記第５導電膜は前記開口を介して前記第３導電膜に接するように形成されていることを特徴とする不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置において、
前記バリア膜は、前記第４導電膜との境界側部分にグレイン分断層を有することを特徴とする不揮発性半導体記憶装置。
請求項１または２に記載の不揮発性半導体記憶装置において、
前記バリア膜は、前記第４導電膜側と接する側にシリコン酸化層を有することを特徴とする不揮発性半導体記憶装置。
請求項３に記載の不揮発性半導体記憶装置において、
前記バリア膜は、前記シリコン酸化層の上部に保護膜を備えていることを特徴とする不揮発性半導体記憶装置。
請求項１から４のいずれか一項に記載の不揮発性半導体記憶装置において、
前記周辺回路のトランジスタの前記開口および前記凹部が前記第５導電膜と面する側壁部に沿うように形成されるバリア側壁膜を備えたことを特徴とする不揮発性半導体記憶装置。