CN109309093A - 减少存储器阵列边缘cmp凹陷效应的集成芯片及其形成方法 - Google Patents

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Abstract

在一些实施例中，本发明涉及一种集成芯片。该集成芯片包括：逻辑区，具有设置在衬底内的多个晶体管器件；嵌入式存储器区，具有设置在衬底内的多个存储器件；以及边界区，将逻辑区与嵌入式存储器区分开。边界区包括第一隔离结构，其中，第一隔离结构具有第一上表面和位于第一上表面下面的第二上表面。通过位于第一隔离结构上方的内侧壁连接第一上表面和第二上表面。边界区还包括：存储器壁，布置在第二上表面上并围绕嵌入式存储器区；以及逻辑壁，布置在第一上表面上并围绕存储器壁。逻辑壁具有位于多个存储器件和存储器壁之上的上表面。本发明的实施例还提供了集成芯片的形成方法。

Description

减少存储器阵列边缘CMP凹陷效应的集成芯片及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成芯片及其形成方法。
背景技术
现在的电子装置(例如，计算机、数码相机、视频游戏等)通常包括用于存储数据(例如，文件、图片等)的电子存储器。电子存储器有各种不同的类型。广泛使用的一种类型电子存储器是闪存。闪存是可以提供容易和快速的数据存储的非易失性存储器(即，在未通电时保持数据的存储器)。闪存通过捕获位于存储器单元中的电荷捕获层上的电荷来存储信息。捕获的电荷指示由存储器单元存储的数据状态。
发明内容
根据本发明的一方面，提供了一种集成芯片，包括：逻辑区，包括设置在衬底内的多个晶体管器件；嵌入式存储器区，包括设置在所述衬底内的多个存储器件；边界区，将所述逻辑区与所述嵌入式存储器区分开，其中，所述边界区包括：第一隔离结构，具有第一上表面和位于所述第一上表面下面的第二上表面，其中，所述第一上表面通过位于所述第一隔离结构上方的内侧壁连接至所述第二上表面；存储器壁，布置在所述第二上表面上并围绕所述嵌入式存储器区；以及逻辑壁，布置在所述第一上表面上并围绕所述存储器壁，其中，所述逻辑壁具有位于所述多个存储器件和所述存储器壁之上的上表面。
根据本发明的另一方面，提供了一种集成芯片，包括：多个晶体管器件，设置在衬底的逻辑区内；多个存储器件，设置在所述衬底的嵌入式存储器区内；第一隔离结构，包括第一介电材料，在所述衬底内设置在所述多个晶体管器件和所述多个存储器件之间；第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述多个晶体管器件之间；多个伪栅极堆叠件，布置在所述第二隔离结构上方；存储器壁，连续地布置在所述第一隔离结构的下表面上方并且作为围绕所述多个存储器件的第一完整结构延伸；以及逻辑壁，布置在所述第一隔离结构的较高表面上方并且作为围绕所述存储器壁的第二完整结构连续地延伸，其中，所述逻辑壁具有沿着水平面布置的最上表面，其中，所述最上表面通过非零距离与所述存储器壁和所述多个伪栅极堆叠件分开。
根据本发明的又一方面，提供了一种形成集成芯片的方法，包括：在衬底的逻辑区内形成多个晶体管器件；在所述衬底的嵌入式存储器区内形成多个存储器件；在位于所述衬底中的凹槽内形成第一电介质，以在所述衬底的边界区内形成第一隔离结构的基底区，其中，所述边界区位于所述逻辑区和所述嵌入式存储器区之间，其中，所述第一隔离结构的上表面远离所述衬底；后续通过形成从所述上表面向外延伸的凸出物来增加所述第一隔离结构的部分的高度，其中，所述凸出物包括限定在所述第一电介质正上方的第二电介质；以及在所述凸出物上方形成逻辑壁，其中，所述逻辑壁围绕所述嵌入式存储器区并且所述逻辑壁的高度大于所述多个存储器件的高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出集成芯片的一些实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
图2A-图2D示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些实施例。
图3示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些额外的实施例。
图4示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些额外的实施例。
图5A-图5B示出集成芯片的一些额外实施例，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
图6示出集成芯片的一些额外的实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
图7-图15示出形成集成芯片的方法的一些实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
图16示出形成集成芯片的方法的一些实施例的流程图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成的第一部件和第二部件实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
许多现代集成芯片包括嵌入式存储器系统，其中，在同一半导体主体上集成逻辑器件和非易失性存储(NVM)器件。相比于具有用于存储器和逻辑器件的单独芯片的系统，将逻辑器件和NVM存储器件集成到同一半导体主体上提供了改进的性能和较低的成本。例如，将逻辑器件和NVM器件集成到同一半导体主体上减少了通过连接两个单独芯片的引线或导线而产生的不期望的延迟。通常，通过在半导体主体的不同区内单独形成NVM器件(例如，闪存器件)和逻辑器件(例如，晶体管)来制造嵌入式存储器系统。
有时，为了进一步改进性能，嵌入式存储器系统可以使用包括由金属栅极替换工艺形成的高k金属栅极晶体管的逻辑器件。在典型的金属栅极替换工艺中，在衬底上方形成伪栅电极，并且在伪栅电极上方和周围形成介电材料。然后实施第一平坦化工艺以暴露伪栅电极的顶部，接着进行蚀刻工艺以去除伪栅电极。后续形成一种或多种栅极金属来替换去除的伪栅电极，并且使用第二平坦化工艺来去除多余的栅极金属。
在嵌入式存储器系统内，将对NVM器件和晶体管器件两者进行用于金属栅极替换工艺中的平坦化工艺。应当理解，在平坦化工艺期间，围绕NVM器件的阵列的较软材料允许沿着阵列边缘的侵蚀和/或凹陷。该侵蚀和/或凹陷可导致沿着边缘的控制栅极具有比位于阵列的中心处的控制栅极更小的高度。例如，凹陷可导致沿着边缘的控制栅极的高度比位于阵列的中心处的控制栅的高度小约35％。当后续硅化阵列的控制栅极以减小接触电阻时，较低的控制栅极高度可导致沿着边缘的控制栅极的完全硅化，从而导致控制栅极与半导体主体之间的泄漏增加。
在一些实施例中，本发明涉及一种集成芯片及相关的制造方法，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区，其中，边界区配置为减少沿着嵌入式存储器阵列的边缘的侵蚀和/或凹陷。集成芯片包括具有多个晶体管器件的逻辑区和具有多个存储器件的嵌入式存储器区。边界区将嵌入式存储器区与逻辑区分开。边界区包括围绕嵌入式存储器区的存储器壁和围绕存储器壁的逻辑壁。逻辑壁具有位于存储器壁和多个存储器件之上的上表面。因为逻辑壁具有位于存储器壁和多个存储器件之上的上表面，所以逻辑壁能够提供增加的沿着存储器件的阵列的边缘的抗侵蚀和/或抗凹陷。
图1示出集成芯片100的一些实施例的截面图，其中，该集成芯片100具有通过边界区分开的逻辑区和嵌入式存储器区。
集成芯片100包括衬底102，其中，衬底102包括通过边界区106分开的嵌入式存储器区108和逻辑区104。逻辑区104包括布置在衬底102内的多个晶体管器件110，并且嵌入式存储器区108包括设置在衬底102内的多个存储器件124。在一些实施例中，多个晶体管器件110可以包括高k金属栅极(HKMG)MOSFET晶体管。在一些实施例中，多个存储器件124可以包括非易失性存储(NVM)器件(例如，闪存器件)。接触蚀刻停止层(CESL)126位于衬底102上方，并且层间介电(ILD)层128位于CESL 126上方。在ILD层128内布置导电接触件130，并且在位于ILD层128上方的金属间介电(IMD)层132内布置一个或多个金属互连层134。
边界区106包括壁区106a和伪区106b。壁区106a和伪区106b包括非电活性结构(electrically inactive structure)，其中，非电活性结构配置为在制造集成芯片100期间减轻逻辑区104内和/或嵌入式存储器区108内的平坦化去除速率(例如，由化学机械平坦化工艺引起的侵蚀和/或凹陷)的不均匀性。在伪区106b和嵌入式存储器区108之间设置壁区106a。壁区106a包括逻辑壁116和存储器壁118。在一些实施例中，可以在第一隔离结构112上方布置逻辑壁116和存储器壁118，其中，第一隔离结构112包括设置在衬底102内的介电材料(例如，氧化物)。伪区106b布置在壁区106a和逻辑区104之间，并且包括多个伪栅极堆叠件122(即，多个非电活性栅极堆叠件)。在一些实施例中，可以在第二隔离结构120上方布置多个伪栅极堆叠件122，其中，第二隔离结构120通过衬底102与第一隔离结构112分开。
逻辑壁116和存储器壁118具有通过CESL 126与ILD层128横向分开的侧壁。逻辑壁116和存储器壁118还具有背离衬底102的上表面，其中，该上表面完全被ILD层128覆盖。在一些实施例中，ILD层128的接触逻辑壁116的下表面也可以接触CESL 126。
在第一隔离结构112的第一上表面112a上方布置逻辑壁116，并且在第一隔离结构112的第二上表面112b上方布置存储器壁118。沿着从第二上表面112b向外延伸的凸出物114设置第一上表面112a。逻辑壁116具有沿着水平面117布置的上表面，其中，水平面117以非零距离119位于多个存储器件124的上表面上方。
因为逻辑壁116的上表面高于多个存储器件124的上表面，所以逻辑壁116能够提供能够减轻沿着嵌入式存储器区108的外边缘的多个存储器件124上的侵蚀和/或凹陷(例如，由于替换金属栅极平坦化工艺)的结构。通过减轻沿着嵌入式存储器区108的外边缘的多个存储器件124上的侵蚀和/或凹陷，改善了嵌入式存储器区108内的存储器件124的性能。此外，还改善了平坦化工艺的工艺窗口，从而降低了与平坦化工艺相关的处理成本。
在一些实施例中，非零距离119可以在约25埃和约100埃之间的范围内。具有大于25埃的非零距离119提供了改进的由平坦化(例如，CMP)工艺导致的凹陷的抵抗力，同时具有低于100埃的非零距离保持了嵌入式存储器区106a的良好平坦化。在一些实施例中，水平面117还可以位于存储器壁118、伪栅极堆叠件122和晶体管器件110上方。使水平面117位于存储器壁118和多个伪栅极堆叠件122上方防止和/或减少了由于逻辑壁116所导致的沿着嵌入式存储器区108和逻辑区104的周边的抛光不足。
图2A-图2D示出布置在嵌入式存储器区(例如，图1的108)和逻辑区(例如，图1的104)之间的边界区(例如，图1的106)的一些实施例的截面图。图2A-图2D的截面图中所示的实施例示出了可以在逻辑壁(例如，图1的116)和多个伪栅极堆叠件(例如，图1的122)中使用的材料的各种组合的一些示例性实施例。应当理解，材料的组合不限于图2A-图2D中所示的那些。
如图2A的截面图200所示，边界区包括第一隔离结构112和通过非零距离与第一隔离结构112横向分开的第二隔离结构120。在第一隔离结构112上方布置逻辑壁116和存储器壁118。在第二隔离结构120上方布置多个伪栅极堆叠件122。
逻辑壁116包括通过介电结构208与第一隔离结构112分开的逻辑壁核芯210，其中，该介电结构208包括一种或多种介电材料。存储器壁118包括布置在第一隔离结构112上方的存储器壁核芯212。在一些实施例中，存储器壁核芯212可以直接接触第一隔离结构112。多个伪栅极堆叠件122分别包括通过栅极介电结构204与第二隔离结构120分开的伪栅极202，其中，该栅极介电结构204包括一种或多种介电材料。在一些实施例中，栅极介电结构204和介电结构208可以包括相同介电材料的堆叠件。
在一些实施例中，可以通过包括一种或多种介电材料的侧壁间隔件206围绕多个伪栅极202和逻辑壁核芯210。在一些实施例中，侧壁间隔件206可以包括氮化物(例如，氮化硅)、氧化物(例如，氧化硅)等。在一些实施例中，还可以通过包括一种或多种介电材料的侧壁间隔件213围绕存储器壁核芯212。在一些实施例中，侧壁间隔件213可以包括与侧壁间隔件206相同的介电材料。在其他实施例中，侧壁间隔件213可以包括与侧壁间隔件206不同的介电材料。在一些实施例中，多个伪栅极202分别在侧壁间隔件206之间具有第一长度L1，并且逻辑壁核芯210在侧壁间隔件206之间具有第二长度L2，其中，第二长度L2大于第一长度L1。在一些实施例中，存储器壁核芯212在侧壁间隔件213之间具有第三长度L3，其中，第三长度L3大于第一长度L1。在一些实施例中，第三长度L3可以在第一长度L1和第二长度L2之间。
在一些实施例中，存储器壁核芯212可包括多晶硅。在各个实施例中，伪栅极202和逻辑壁核芯210可包括一种或多种导电材料的各种组合。例如，在图2A的截面图200所示的一些实施例中，伪栅极202和逻辑壁核芯210可包括多晶硅。在这种实施例中，栅极介电结构204和介电结构208可以包括相同的材料(例如，氧化物)。应当理解，在替换金属栅极工艺期间用于去除栅极金属的平坦化工艺可以以比栅极金属(例如，化学机械平坦化工艺可以在去除10埃的多晶硅期间，去除50埃的栅极金属)更慢的速率去除多晶硅。因此，在逻辑壁核芯210内使用多晶硅可以进一步减少嵌入式存储器区(例如，图1中的108)内的存储器件的凹陷。
在其他实施例中，如图2B的截面图214所示，边界区可以包括伪栅极218和逻辑壁核芯222，该伪栅极218和逻辑壁核芯222包括一种或多种栅极金属。在这种实施例中，伪栅极218可以通过栅极介电结构216与衬底102分开，其中，栅极介电结构216包括与将逻辑壁核芯222和衬底102分开的介电结构220相同的材料(例如，高k介电材料)。在一些实施例中，一种或多种栅极金属可包括铝、铂、钯、镍、钛或类似的金属。
在其他实施例中，如图2C的截面图224所示，边界区可以具有包括多晶硅的伪栅极202和包括一种或多种栅极金属的逻辑壁核芯222。在这种实施例中，伪栅极202可以通过栅极介电结构204与衬底102分开，其中，栅极介电结构204包括与将逻辑壁核芯222和衬底102分开的介电结构220不同的材料。例如，栅极介电结构204可以包括氧化物和/或氮化物，并且介电结构220可以包括高k介电材料(例如，氧化铪)。
在其他实施例中，如图2D的截面图226所示，边界区可以具有包括一种或多种栅极金属的伪栅极218和包括多晶硅的逻辑壁核芯210。在这种实施例中，伪栅极218可以通过栅极介电结构216与衬底102分开，其中，栅极介电结构216包括与将逻辑壁核芯210和衬底102分开的介电结构208不同的材料。例如，栅极介电结构216可以包括高k介电材料(例如，氧化铪)，并且介电结构208可以包括氧化物和/或氮化物。
图3示出布置在嵌入式存储器区(例如，图1的108)与逻辑区(例如，图1的104)之间的所公开边界区(例如，图1中的106)的一些额外实施例的截面图300。
如截面图300所示，边界区包括壁区106a和伪区106b。壁区106a包括第一隔离结构112，其中，第一隔离结构112具有通过衬底102凸出物围绕的基底区113和上面的凸出物114。凸出物114直接接触基底区113的上表面113a并且具有位于基底区113的上表面113a之上的上表面。在一些实施例中，凸出物114完全限定在基底区113正上方。在凸出物114上方布置逻辑壁116，并且在与凸出物114横向相邻的位置处的基底区113的上表面113a上布置存储器壁118。
在一些实施例中，基底区113可包括第一材料，并且凸出物114可包括与第一材料不同和/或具有与第一材料不同的特性的第二材料。例如，在一些实施例中，第一材料可包括二氧化硅，并且第二材料可包括氮化硅、碳化硅等。在一些实施例中，基底区113可以包括低温氧化物(LTO)，并且凸出物114可以包括高温氧化物(HTO)(例如，在大于或等于约600℃的温度下使用LPCVD工艺形成的氧化物)。凸出物114的HTO具有比基底区113的LTO更高的密度和更高的介电强度。在其他实施例中，基底区113可以包括介电材料(例如，二氧化硅)，并且凸出物114可以包括半导体(例如，硅、多晶硅、锗等)或金属(例如，铝、钨、钛等)。在又一些实施例中，基底区113和凸出物114可包括相同的材料(例如，二氧化硅)。
凸出物114具有宽度302和高度304。在一些实施例中，宽度302与高度304的比率可以在约20和约250之间的范围内。例如，在一些实施例中，宽度302可以在约300微米和约3750微米之间的范围内，并且高度304可以在约150埃和约500埃之间的范围内。
如上所述，凸出物的高度304允许逻辑壁116具有提供额外的支撑的高度以防止嵌入式存储器区(例如，图1中的108)内的CMP凹陷。如果凸出物114的高度304小于约150埃，则逻辑壁116将不能提供防止CMP凹陷的足够支撑，从而不能避免损坏嵌入式存储器区(例如，图1中的108)。额外地，如果凸出物114的高度304大于约500埃，则逻辑壁116将突出到会对嵌入式存储器区的平坦化CMP工艺产生负面影响的高度(例如，导致NVM栅极高度在NVM阵列的边缘周围比在NVM阵列的中心处更大)。此外，如果凸出物114的宽度302小于约300微米，则逻辑壁116将不能提供防止CMP凹陷的足够支撑，从而不能避免损坏嵌入式存储器区(例如，图1中的108)，而如果凸出物114的宽度302大于约3750微米，凸出物114将不必要地消耗集成芯片上的昂贵空间。
凸出物114的高度304使得逻辑壁116的最上表面延伸超出多个伪栅极202的最上表面之上的第一距离306并且延伸超出存储器壁118的最上表面之上的第二距离308。在一些实施例中，第一距离306可以小于第二距离308。在一些实施例中，第一距离306可以在约100埃和约300埃之间的范围内，并且第二距离308可以在约100埃和约400埃之间的范围内。在其他实施例中，第一距离306可以在约150埃和约250埃之间的范围内，并且第二距离308可以在约200埃和约300埃之间的范围内。在一些实施例中，逻辑壁116和存储器壁118可以具有大致相同的高度(例如，在约600埃和约700埃之间)，从而使得第二距离308可以约等于高度304。具有在约100埃和约400埃之间的范围内的第二距离308可以提供防止CMP凹陷的支撑，而不会导致NVM栅极高度在NVM阵列的边缘周围比在NVM阵列的中心处更大。
在一些实施例中，凸出物114具有最外侧壁，其中，该最外侧壁可以从基底区113的最外侧壁横向偏移第一距离310。在一些实施例中，第一距离310可以在约0nm和约150nm之间的范围内。在其他实施例中，第一距离310可以在约50nm和约100nm之间的范围内。在一些实施例中，逻辑壁116的最外侧壁可以从凸出物114的最外侧壁横向偏移第二距离312。在各个实施例中，第二距离312可以在约100nm和约200nm之间的范围内。第一距离310和/或第二距离312解决了未对准误差并且将凸出物114和/或逻辑壁116保持在基底区113正上方，从而能够在与第一隔离结构112相邻的位置处形成导电接触件(例如，如图5A，所示能够使导电接触件130到达接触件区544)。
图4示出布置在嵌入式存储器区(例如，图1的108)与逻辑区(例如，图1的104)之间的所公开边界区(例如，图1中的106)的一些额外实施例的截面图400。
如截面图400所示，边界区106包括壁区106a和伪区106b。壁区106a包括第一隔离结构112，第一隔离结构112具有通过衬底102围绕的基底区113和设置在该基底区113上的上面的凸出物114。在一些实施例中，凸出物114的侧壁可以以0°和90°之间的角度倾斜，其中，相对于与基底区113的上表面113a垂直的线测量该角度。在其他实施例中，凸出物114的侧壁可以在5°和85°之间的角度倾斜，其中，相对于与基底区113的上表面113a垂直的线测量该角度。
在一些实施例中，基底区113可以具有一个或多个表面，从而限定凹进到基底区113的上表面113a下面的第一凹痕(divot，又称草皮断片状凹陷)402。可以沿着基底区113的边缘布置第一凹痕402。在一些实施例中，凸出物114包括延伸到第一凹痕402内的一种或多种介电材料。在一些实施例中，凸出物114可具有一个或多个表面，从而限定沿着凸出物114的上表面布置的第二凹痕404。在一些实施例中，可以在第一凹痕402正上方布置第二凹痕404。在其他实施例中，可以在第一凹痕402和逻辑壁116之间横向地布置第二凹痕404。在其他实施例中，可以在凸出物114的第一上表面和凸出物114的第二上表面之间布置第二凹痕404，其中，第二上表面高于第一上表面。在一些实施例中，第一凹痕可具有第一深度406，其中，第一深度406大于第二凹痕404的第二深度408。
图5A-图5B示出具有通过边界区分开的逻辑区和嵌入式存储器区的集成芯片的一些额外实施例。
如图5A的截面图500所示，集成芯片包括衬底102，其中，衬底102具有逻辑区104、嵌入式存储器区108，以及将逻辑区104与嵌入式存储器区108分开的边界区106。在各个实施例中，衬底102可以包括诸如硅、锗等的半导体材料。在一些实施例中，衬底102可以包括SOI(绝缘体上硅)衬底。
逻辑区104包括多个晶体管器件。在一些实施例中，晶体管器件可以是高k金属栅极(HKMG)晶体管502a和502b。HKMG晶体管502a和502b分别包括通过一个或多个介电层506-510与衬底102分开的金属栅电极504a和504b。在金属栅电极504a和504b的相对侧上布置源极/漏极区518。侧壁间隔件206沿着金属栅电极504a和504b的外侧壁延伸。在一些实施例中，侧壁间隔件206可包括具有不同的介电材料的多个间隔件层512-516。例如，侧壁间隔件206可以包括具有第一氧化物的第一间隔件层512、具有氮化物的第二间隔件层514以及具有第二氧化物的第三间隔件层516。
在一些实施例中，金属栅电极504a可以包括p型金属(例如，钌、钯等)，并且金属栅电极504b可以包括n型金属(例如，铪、锆、钛等)。在一些实施例中，一个或多个介电层506-510包括位于基底介电层506(例如，氧化物)上方的高k介电层508。在一些额外的实施例中，一个或多个介电层506-510还可以包括位于高k介电层508上方的蚀刻停止层510。在一些实施例中，源极/漏极区518可以包括衬底102的高掺杂区。在其他实施例中，源极/漏极区518可以包括外延源极/漏极区，其中，外延源极/漏极区包括设置在位于衬底102内的凹槽内的半导体材料(例如，设置在位于硅衬底内的凹槽内的硅锗)。
嵌入式存储器区108包括多个分栅式(split-gate)闪存单元520a和520b。分栅式闪存单元520a和520b分别包括通过电荷捕获层526分开的选择栅极522和控制栅极524。在一些实施例中，选择栅极522可以通过栅极电介质528(例如，氧化物、氮化物等)与衬底102分开。沿分栅式闪存单元520a和520b的相对侧布置源极/漏极区532。在一些实施例中，在选择栅极522和控制栅极524的上表面上设置硅化物层534。
在一些实施例中，选择栅极522和控制栅极524可以包括多晶硅。在一些实施例中，电荷捕获层526包括夹置于两个氧化物层之间的电荷捕获氮化物层。在其他实施例中，电荷捕获层526可以包括硅纳米颗粒点层。在一些实施例中，沿着选择栅极522和控制栅极524的外侧壁设置侧壁间隔件530。在一些实施例中，侧壁间隔件530可以与侧壁间隔件206相同(例如，包括以相同顺序的介电材料的相同堆叠件)。
导电接触件130被ILD层128围绕，并从硅化物层534延伸至上面的金属互连层(未示出)。硅化物层534配置为减小导电接触件130的接触电阻。在一些实施例中，ILD层128可包括氧化物、低k介电材料或超低k介电材料。例如，在一些实施例中，ILD层128可包括硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)和磷硅酸盐玻璃(PSG)等。在一些实施例中，接触蚀刻停止层(CESL)126位于衬底102和ILD层128之间。
边界区106包括壁区106a和伪区106b。伪区106b布置在壁区106a和逻辑区104之间，并且包括多个伪栅极堆叠件122(即，多个非电活性栅极堆叠件)。在各个实施例中，多个伪栅极堆叠件122可以包括伪栅电极536，其中，伪栅电极包括多晶硅或一种或多种栅极金属。壁区106a包括逻辑壁116和存储器壁118。在各个实施例中，逻辑壁116可包括逻辑壁核芯538，其中，逻辑壁核芯538包括多晶硅或一种或多种栅极金属。在一些实施例中，存储器壁118可包括存储器壁核芯540，其中，存储器壁核芯包括多晶硅或一种或多种栅极金属。在一些实施例中，存储器壁核芯540可以是与选择栅极522和/或控制栅极524相同的材料(例如，多晶硅)。
在一些实施例中，可以在第一隔离结构112上方布置逻辑壁116和存储器壁118，其中，第一隔离结构112包括设置在衬底102内的介电材料(例如，氧化物)。第一隔离结构112具有带有第一上表面112a的凸出物114。凸出物114从第一隔离结构112的第二上表面112b向外突出。在一些实施例中，在第一上表面112a上方布置逻辑壁116，并且在第二上表面112b上方布置存储器壁118。在一些实施例中，可以在通过衬底102与第一隔离结构112分开的第二隔离结构120上方布置多个伪栅极堆叠件122。
在一些实施例中，可以在位于衬底102内的阱区542(例如，p型衬底内的n阱)内布置多个存储器件520a和520b。阱区542可以延伸至位于第一隔离结构112和第二隔离结构120之间的位置。在这种实施例中，导电接触件130可以延伸穿过ILD层128到达拾取区，其中，该拾取区包括位于阱区542内的接触件区544(例如，n+区)。导电接触件130使得偏压能够施加到阱区542上，以在多个分栅式闪存单元520a和520b的操作中提供隔离和改变。在一些实施例中，衬底102的上表面在第一隔离结构112和第二隔离结构120之间凹进。
图5B示出以截面图500所示的集成芯片的顶视图546。如顶视图546所示，存储器壁118布置在第一隔离结构112上方并且作为围绕存储器区108的完整结构连续地延伸，其中，存储器区108包括多个分栅式闪存单元(例如，图5A的520a和520b)。逻辑壁116布置在第一隔离结构112上方并且与存储器壁118分开。逻辑壁116作为完整的结构围绕存储器壁118连续地延伸。多个伪栅极堆叠件122布置在第二隔离结构120上方并围绕逻辑壁116。第一隔离结构112通过拾取区与第二隔离结构120分开。
尽管图5A-图5B示出具有分栅式闪存单元的嵌入式存储器区，但是应当理解，所公开的边界区不限于与这种存储器单元结构一起使用。相反，所公开的边界区不限于与包括具有变化结构的存储器单元的嵌入式存储器区一起使用。例如，图6示出集成芯片600的一些可选实施例的截面图，其中，该集成芯片600具有通过边界区分开的逻辑区和嵌入式存储器区。
集成芯片600包括衬底102，其中，衬底102具有逻辑区104、嵌入式存储器区108和边界区106。嵌入式存储器区108包括一对闪存单元602a和602b，其中，闪存单元包括位于第一漏极区616a和第二漏极区616b之间的公共源极区614。沿着衬底102的顶面设置公共源极区614、第一漏极区616a和第二漏极区616b。第一沟道区在公共源极区614和第一漏极区616a之间延伸，并且第二沟道区在公共源极区614和第二漏极区616b之间延伸。
闪存单元602a和602b还包括设置在衬底102上方的介电层604。浮置栅极606a和606b位于介电层604上方。浮置栅极606a和606b可以包括多晶硅、金属、金属硅化物、金属氮化物或诸如氮化硅的具有高捕获密度的电介质。在浮置栅极606a和606b上方设置控制栅极608a和608b，同时分别在浮置栅极606a和606b旁边设置选择栅极610a和610b。控制栅极608a和608b以及选择栅极610a和610b配置为控制存储在相邻的浮置栅极606a和606b中的数据状态。在浮置栅极606a和606b之间并且在公共源极区614上方布置擦除栅极612。
在一些实施例中，在衬底102上方的控制栅极608a和608b、选择栅极610a和610b、公共擦除栅极612和浮置栅极606a和606b之间设置额外的介电材料618。在一些实施例中，可以在额外的介电材料618上方设置保护涂层620。保护涂层620可包括诸如氧化硅、氮化硅或它们的组合的介电层。
图7-图15示出形成集成芯片的方法的一些实施例的截面图700-1500，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。尽管参考方法描述图7-图15所示的截面图700-1500，但是应当理解，图7-图15所示的结构不限于该方法，而是可以独立于该方法。
如图7的截面图700所示，提供衬底102。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)以及与其相关联的任何其他类型的半导体、外延层、介电层或金属层。衬底102包括通过边界区106分开的嵌入式存储器区108和逻辑区104。
在衬底102的边界区106内形成第一隔离结构112的基底区113和第二隔离结构120。在一些实施例中，可以通过选择性地蚀刻衬底102以形成由衬底102的内表面限定的凹槽来形成第一隔离结构112的基底区113和第二隔离结构120。后续在凹槽内形成介电材料(例如，氧化物、氮化物等)。在一些实施例中，可以通过沉积技术(例如，物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成介电材料。在其他实施例中，可以通过低温氧化工艺(例如，在小于或等于约500℃的温度下实施的氧化工艺)形成介电材料。在一些实施例中，第一隔离结构112的基底区113和第二隔离结构120通过非零距离从衬底102的周围表面向外突出。
如图8A-图8C的截面图800A所示，在嵌入式存储器区108内形成多个存储器件结构(图8C的810a-810b)，并且在位于边界区106内的第一隔离结构112的基底区113上方形成存储器壁(图8C的804)。在一些实施例中，多个存储器件结构(图8C的810a-810b)可以对应于非易失性存储(NVM)器件(例如，闪存器件)。可以在形成图8C的多个存储器件结构810a-810b的同时形成存储器壁(图8C的804)。
如图8A的截面图800所示，在衬底102上方形成栅极介电层。在一些实施例中，栅极介电层可包括通过热工艺形成的氧化物(例如，SiO2)。在可选实施例中，可以通过沉积工艺(例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)来形成栅极介电层。在栅极介电层和第一隔离结构112的基底区113上方形成选择栅极层，并且在选择栅极层上方选择性地形成第一硬掩模层802。然后根据第一硬掩模层802蚀刻选择栅极层和栅极介电层，以限定位于栅极电介质528上方的选择栅极522和位于第一隔离结构112的基底区113上方的具有存储器壁核芯540的存储器壁804。在一些实施例中，位于存储器壁核芯540上方的第一硬掩模层802的上表面从位于选择栅极522上方的第一硬掩模层802的上表面垂直偏移了非零距离803。
如图8B的截面图806所示，在存储器壁核芯540和选择栅极522上方形成电荷捕获层526，并且在位于嵌入式存储器区108内的电荷捕获层上方形成控制栅极层。在控制栅极层上方选择性地形成第二硬掩模层808。然后根据第二硬掩模层808蚀刻控制栅极层和电荷捕获层，以在多个存储器件结构810a-810b内限定控制栅极524和电荷捕获层526。在一些实施例中，选择栅极层和控制栅极层可以包括通过沉积工艺(例如，CVD、PVD、ALD等)形成的掺杂的多晶硅。在一些实施例中，第一硬掩模层802和第二硬掩模层808可包括氧化物(例如，PE-SiON)、氮化物(例如，氮化硅(SiN))、碳化物(例如，SiC)等。
如图8C的截面图812所示，沿着存储器壁804和存储器件结构810a-810b的侧壁形成侧壁间隔件530。在一些实施例中，可以通过使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)在衬底102上方沉积一个或多个间隔件层来形成侧壁间隔件530。在各个实施例中，一个或多个间隔件层可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)或类似的材料。后续蚀刻一个或多个间隔件层以从水平表面去除一个或多个间隔件层，保留沿着存储器壁804和存储器件结构810a-810b的相对侧的侧壁间隔件530。
在嵌入式存储器区108内形成源极/漏极区532。在一些实施例中，可以通过向半导体衬底102内选择性地注入掺杂剂物质来成源极/漏极区532。在一些实施例中，可以根据包括存储器件结构810a-810b的掩模来将掺杂剂物质选择性地注入到衬底102中。在各个实施例中，掺杂剂物质可以包括p型掺杂剂(例如硼、镓等)或n型掺杂剂(例如磷、砷等)。在一些实施例中，在将掺杂剂物质注入到衬底102中之后，可以实施驱入退火(drive-in annel)以使掺杂剂物质扩散到衬底102内。
如图9的截面图900所示，调节第一隔离结构112的最大高度。在一些实施例中，可以通过形成从第一隔离结构112的基底区113的上表面向外突出的凸出物114来调节最大高度。在一些实施例中，可以使用高温氧化物(HTO)工艺来形成凸出物114，以增加第一隔离结构112的部分的高度(例如，在100埃和300埃之间)。例如，在一些实施例中，可以在逻辑区104和嵌入式存储器区108上方形成掩模层902，并且可以后续通过热氧化工艺形成掩模层902。在其他实施例中，可以使用沉积工艺接着进行蚀刻工艺来形成凸出物114。
在一些实施例中，凸出物114可以形成为包括高温氧化物(HTO)(例如，在大于或等于约600℃的温度下形成的氧化物)。在一些这种实施例中，可以使用低压化学汽相沉积(LPCVD)工艺来形成凸出物114。在一些实施例中，可以在约10mT(毫托)和约1000mT之间的范围内的压力下实施LPCVD工艺。在其他实施例中，可以在其他压力下实施LPCVD工艺。在一些实施例中，可以在约800℃和约1300℃的范围内的温度下实施用于形成HTO的LPCVD工艺。在一些实施例中，HTO可包括通过使二氯硅烷(SiH2Cl2)和一氧化二氮(2N2O)在处理室内发生反应(例如SiH2Cl2+2N2O→SiO2+2N2+2HCl)而形成的二氧化硅。
如图10A-图10B的截面图1000和1014所示，在逻辑区104内形成多个晶体管栅极堆叠件1008a-1008b。在边界区106内，在第二隔离结构120上方形成多个伪栅极堆叠件1010a-1010b，并且在凸出物114上方形成逻辑壁1012。在一些实施例中，通过嵌入式存储器覆盖件1002覆盖多个存储器件结构810a-810b和存储器壁804，可以形成多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012。在一些实施例中，可以同时形成多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012。
如图10A的截面图1000所示，在衬底102上方形成一个或多个栅极介电层。在一个或多个栅极介电层上方形成栅电极层。选择性地图案化一个或多个栅极介电层和栅电极层以限定分别包括布置在栅极电介质508-510上方的栅电极层1004的多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012。逻辑壁1012的上表面位于存储器壁804和存储器件结构810a-810b的上表面上方。在各个实施例中，位于多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和/或逻辑壁1012内的栅电极层1004可以包括后续在金属栅极替换工艺期间(例如，如图13A-图13B所示)去除的牺牲栅电极层。
在一些实施例中，在蚀刻工艺之前，可以在栅电极层1004和一个或多个栅极介电层上方选择性地形成硬掩模层1006。后续将硬掩模层1006用作蚀刻工艺的掩模。在一些实施例中，栅电极层可以包括多晶硅。在一些实施例中，一个或多个栅极介电层可以包括氧化物(例如，氧化硅)、氮化物(例如，氮氧化硅)等。在其他实施例中，一个或多个栅极介电层可以包括诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等的高k介电材料。
如图10B的截面图1014所示，沿着多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012的相对侧形成侧壁间隔件206。在各个实施例中，侧壁间隔件206可包括氮化硅、二氧化硅、氮氧化硅或类似的材料。在一些实施例中，可以通过在衬底102上方沉积一个或多个间隔件层512-516来形成侧壁间隔件206。在一些实施例中，使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)在衬底102上方沉积一个或多个间隔件层512-516。在一些实施例中，一个或多个间隔件层512-516可以包括具有氧化物的第一间隔件层512、具有氮化物的第二间隔件层514、以及具有氧化物的第三间隔件层516。后续蚀刻一个或多个间隔件层512-516以从水平表面去除一个或多个间隔件层512-516。
在逻辑区104内形成源极/漏极区518。在一些实施例中，可以根据包括多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b、逻辑壁1012和侧壁间隔件206的掩模通过选择性地将掺杂剂物质注入到衬底102中来形成源极/漏极区518。
在一些可选实施例(未示出)中，可在形成多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012之后，同时形成侧壁间隔件206和530。在这种实施例中，可以在形成多个晶体管栅极堆叠件1008a-1008b、多个伪栅极堆叠件1010a-1010b和逻辑壁1012之后去除嵌入式存储器覆盖件1002。后续在逻辑区104、边界区106和嵌入式存储器区108中形成一个或多个间隔件层。然后通过从水平表面去除一个或多个间隔件层512-516来蚀刻一个或多个间隔件层以同时形成侧壁间隔件206和530。
如图11的截面图1100所示，在衬底102上形成接触蚀刻停止层(CESL)126。CESL126可以通过沉积工艺(例如，CVD、PVD、PE-CVD等)形成，并且包括氮化物层(例如，氮化硅)、碳化物层(例如，碳化硅)等。在位于CESL 126之上的位置处，在衬底102上形成第一层间介电(ILD)层1102。在一些实施例中，ILD层1102可以包括氧化物、低k介电材料或超低k介电材料。
如图12的截面图1200所示，实施第一平坦化工艺1201。第一平坦化工艺1201去除CESL 126和第一ILD层1102的部分以形成多个晶体管栅极堆叠件1202a-1202b、多个伪栅极堆叠件122和逻辑壁116。在一些实施例中，第一平坦化工艺1201可以包括化学机械平坦化(CMP)工艺。第一平坦化工艺1201去除CESL 126的部分、第一ILD层1102的部分和硬掩模层(图11的1006)以向下到达并暴露多晶硅栅极。在一些实施例中，第一平坦化工艺1201还可以去除第一硬掩模层(图8B的802)和第二硬掩模层(图8B的808)以限定存储器壁118和多个存储器件520a-520b。在其他实施例中，可以在第一平坦化工艺之前去除第一硬掩模层(图8B的802)和第二硬掩模层(图8B的808)。
应当理解，CMP工艺的去除速率基于诸如CMP工艺的压力、温度和速度的因素。还应当理解，对于不同材料，CMP工艺的去除速率是不同的(导致在衬底上方的局部非平面性)。因为逻辑壁116的第一高度高于多个存储器件520a-520b和存储器壁118的高度，所以逻辑壁116限制第一平坦化工艺1201应用于存储器壁118和沿着嵌入式存储器区108的边缘的压力。有限的压力将降低存储器壁118和沿着嵌入式存储器区108的边缘的多个存储器件520a-520b的去除速率，并且因此将减轻沿边缘的凹陷。
如图13A-图13B的截面图1300和1306所示，对逻辑区内的晶体管实施替换金属栅极工艺。
如图13A的截面图1300所示，替换金属栅极工艺从多个晶体管栅极堆叠件1202a-1202b去除栅电极层。去除伪栅极电极导致布置在侧壁间隔件之间的栅极腔1302a-1302b。在一些实施例中，可以通过蚀刻工艺1304去除栅电极层。例如，在一些实施例(未示出)中，可以在衬底102上方选择性地形成掩模层(例如，光刻胶)，并且可以实施后续的蚀刻工艺1304以去除栅电极层。在一些额外的实施例(未示出)中，蚀刻工艺1304还可以从伪栅极堆叠件122内和/或逻辑壁116内去除栅电极材料。
如图13B的截面图1306所示，在栅极腔1302a-1302b内和第一ILD层1102上方形成一种或多种栅极金属1308。在各个实施例中，可以通过沉积工艺(例如，PVD、CVE、PE-CVD等)形成一种或多种栅极金属。在一些额外的实施例(未示出)中，可以在伪栅极堆叠件内和/或逻辑壁内形成一种或多种栅极金属1308。在一些实施例中，一种或多种栅极金属1308可以包括n型金属，诸如可以包括铝、钽、钛等。在一些实施例中，一种或多种栅极金属1308可以包括诸如铂、钨、镍等的p型金属。在一些实施例中，还可以去除介电层并用高k栅极电介质进行替换。在其中介电层508包括高k介电层的其他实施例中，可以不去除介电层。
如图14的截面图1400所示，实施第二平坦化工艺1401以去除多余的一种或多种栅极金属1308。去除多余的一种或多种栅极金属1308导致高k金属栅极(HKMG)晶体管502a和502b。HKMG晶体管502a和502b分别包括通过一个或多个介电层508-510(参见附图11)与衬底102分开的金属栅电极504a和504b。在一些实施例中，第二平坦化工艺1401可以包括CMP工艺。因为逻辑壁116的第一高度高于多个存储器件520a-520b和存储器壁118的高度，所以逻辑壁116限制第二平坦化工艺1401应用于存储器壁118并沿着嵌入式存储器区108的边缘的压力。有限的压力将降低存储器壁118和沿着嵌入式存储器区108的边缘的多个存储器件520a-520b的去除速率，并且因此将减轻沿着边缘的凹陷。
如图15的截面图1500所示，实施硅化工艺以沿着位于存储器件520a-520b内的控制栅极524和选择栅极522的上表面形成硅化物层534。在一些实施例中，可通过沉积金属层(例如，镍层)并且然后实施热退火工艺(例如，快速热退火)来实施硅化工艺以形成硅化物层534。
在位于第一ILD层1102上方的第二ILD层1502内形成导电接触件130。导电接触件130延伸穿过第二ILD层1502以接触硅化物层534和金属栅电极504a和504b。在一些实施例中，可以通过镶嵌工艺形成导电接触件130。在这种实施例中，在第一ILD层1102上方形成第二ILD层1502。蚀刻第二ILD层1502以形成接触孔，并且后续用导电材料(例如，铜和/或铝)填充接触孔。后续实施化学机械平坦化(CMP)工艺以从第二ILD层1502上方去除多余的导电材料。
图16示出形成集成芯片的方法1600的一些实施例的流程图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。
虽然方法1600在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。另外，不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分开的步骤和/或阶段中执行本文所述的一个或多个步骤。
在步骤1602处，在衬底的边界区内形成第一隔离结构的基底区和第二隔离结构。图7示出与步骤1602相对应的一些实施例的截面图700。
在步骤1604处，在衬底的嵌入式存储器区内形成多个存储器件结构。在一些实施例中，多个存储器件可以包括非易失性存储(NVM)器件。图8A-图8C示出与步骤1604相对应的一些实施例的截面图。
在步骤1606处，在第一隔离结构的基底区113上方形成围绕多个存储器件结构的存储器壁。图8A-图8C示出与步骤1606相对应的一些实施例的截面图。
在步骤1608处，在多个存储器件结构和存储器壁上方形成嵌入式存储器覆盖件。图8A-图8C示出与步骤1608相对应的一些实施例的截面图。
在步骤1610处，通过形成从第一隔离结构的上表面向外突出的凸出物来调整第一隔离结构的部分的高度。在一些实施例中，可以通过实施高温氧化物(HTO)工艺增加第一隔离结构的部分的高度(例如，在100埃和200埃之间)来调节高度。图9示出与步骤1610相对应的一些实施例的截面图900。
在步骤1612处，在通过边界区与存储器区分开的衬底的逻辑区内形成多个晶体管器件堆叠件。在一些实施例中，多个晶体管器件堆叠件可以包括牺牲栅极结构。图10A-图10B示出与步骤1612相对应的一些实施例的截面图。
在步骤1614处，在位于边界区内的第二隔离结构上方形成多个伪栅极堆叠件。图10A-图10B示出与步骤1614相对应的一些实施例的截面图。
在步骤1616处，在凸出物上方形成逻辑壁。图10A-图10B示出与步骤1616相对应的一些实施例的截面图。
在步骤1618处，从多个存储器件结构和存储器壁上方去除嵌入式存储器覆盖件。
在步骤1620处，在衬底上方形成接触蚀刻停止层(CESL)。图11示出与步骤1620相对应的一些实施例的截面图1100。
在步骤1622处，实施第一平坦化工艺以去除CESL的部分并暴露牺牲栅极结构。图12示出与步骤1622相对应的一些实施例的截面图1200。
在步骤1624处，对多个晶体管器件堆叠件实施替换金属栅极工艺。替换金属栅极工艺从多个晶体管器件堆叠件去除牺牲栅电极，并在去除的牺牲栅电极的位置内形成一种或多种栅极金属。图13A-图13B示出与步骤1624相对应的一些实施例的截面图。
在步骤1626处，实施第二平坦化工艺以去除多余的一种或多种栅极金属。图14示出与步骤1626相对应的一些实施例的截面图1400。
在步骤1628处，实施硅化工艺。图15示出与步骤1628相对应的一些实施例的截面图1500。
在步骤1630处，在位于衬底上方的ILD层内形成导电接触件。图15示出与步骤1630相对应的一些实施例的截面图1500。
因此，在一些实施例中，本发明涉及一种集成芯片及其相关联的制造方法，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区，其中，边界区配置为减少沿着嵌入式存储器阵列的边缘的侵蚀和/或凹陷。
在一些实施例中，本发明涉及一种集成芯片。该集成芯片包括逻辑区，该逻辑区具有设置在衬底内的多个晶体管器件；嵌入式存储器区，具有设置在衬底内的多个存储器件；边界区，将逻辑区与嵌入式存储器区分开，边界区包括第一隔离结构，其中，第一隔离结构具有第一上表面和位于第一上表面下面的第二上表面，第一上表面通过位于第一隔离结构上方的侧壁连接至第二上表面；存储器壁，设置在第二上表面上并围绕嵌入式存储器区；逻辑壁，布置在第一上表面上并围绕存储器壁，逻辑壁具有位于多个存储器件和存储器壁之上的上表面。在一些实施例中，多个存储器件包括闪存器件，其中，闪存器件具有通过电荷捕获介电层分开的选择栅极和控制栅极；以及存储器壁，包括与控制栅极或选择栅极相同的材料。在一些实施例中，内侧壁定向为相对于与第二上表面垂直的线的非零角度。在一些实施例中，沿着位于第二上表面上方的水平面设置第一上表面。在一些实施例中，集成芯片还包括具有第二介电材料的第二隔离结构，其中，第二隔离结构设置在位于第一隔离结构和逻辑区之间的边界区中的衬底内；多个伪栅极堆叠件，布置在第二隔离结构上方。在一些实施例中，多个伪栅极堆叠件的上表面位于逻辑壁的上表面下面。在一些实施例中，在第二隔离结构的最上表面布置在第一隔离结构的第一上表面下面。在一些实施例中，第一隔离结构和第二隔离结构从位于第一隔离结构和第二隔离结构之间的衬底的表面向外突出。在一些实施例中，逻辑壁和多个伪栅极堆叠件包括多晶硅。在一些实施例中，逻辑壁包括多晶硅，并且多个伪栅极堆叠件包括一种或多种栅极金属。在一些实施例中，集成芯片还包括布置在衬底上方的接触蚀刻停止层；以及通过接触蚀刻停止层与存储器壁和逻辑壁横向分开的层间介电(ILD)层。
在实施例中，所述多个存储器件包括闪存器件，其中，所述闪存器件具有通过电荷捕获介电层分开的选择栅极和控制栅极；以及其中，所述存储器壁包括与所述控制栅极或所述选择栅极相同的材料。
在实施例中，所述内侧壁定向为相对于与所述第二上表面垂直的线的非零角度。
在实施例中，沿着位于所述第二上表面上方的水平面设置所述第一上表面。
在实施例中，集成芯片还包括：第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述逻辑区之间的所述边界区中；以及多个伪栅极堆叠件，布置在所述第二隔离结构上方。
在实施例中，所述多个伪栅极堆叠件具有位于所述逻辑壁的上表面下面的上表面。
在实施例中，所述第二隔离结构的最上表面布置在所述第一隔离结构的第一上表面下面。
在实施例中，所述第一隔离结构和所述第二隔离结构从位于所述第一隔离结构和所述第二隔离结构之间的所述衬底的表面向外突出。
在实施例中，所述逻辑壁和所述多个伪栅极堆叠件包括多晶硅。
在实施例中，所述逻辑壁包括多晶硅，并且所述多个伪栅极堆叠件包括一种或多种栅极金属。
在实施例中，集成芯片还包括：接触蚀刻停止层，布置在所述衬底上方；以及层间介电(ILD)层，通过所述接触蚀刻停止层与所述存储器壁和所述逻辑壁横向分开。
在其他实施例中，本发明涉及一种集成芯片。集成芯片包括多个晶体管器件，设置在衬底的逻辑区内；多个存储器件，设置在衬底的嵌入式存储器区内；第一隔离结构，具有第一介电材料，设置在位于多个晶体管器件和多个存储器件之间的衬底内；第二隔离结构，具有第二介电材料，设置在位于第一隔离结构和多个晶体管器件之间的衬底内；多个伪栅极堆叠件，布置在第二隔离结构上方；存储器壁，连续地布置在第一隔离结构的下表面上方并且作为围绕多个存储器件的第一完整结构延伸；以及逻辑壁，布置在第一隔离结构的较高表面上方，并作为围绕存储器壁的第二完整结构连续地延伸，逻辑壁具有沿水平面布置的最上表面，该最上表面通过非零距离与存储器壁和多个伪栅极堆叠件分开。在一些实施例中，第一隔离结构具有基底区和从基底区的上表面向外延伸并且完全限定在基底区之上的凸出物，存储器壁接触基底区并且逻辑壁接触凸出物。在一些实施例中，基底区包括第一材料，并且凸出物包括与第一材料不同的第二材料。在一些实施例中，凸出物具有高度和宽度，其中，宽度在比高度大在约20倍和约250倍之间的范围内。在一些实施例中，凸出物的最外侧壁可以从基底区的最外侧壁横向偏移了非零距离。在一些实施例中，基底区具有一个或多个表面，以限定凹进到基底区的上表面下面的凹痕，并且凸出物包括延伸到凹痕内的一种或多种介电材料。在一些实施例中，最上表面延伸超过存储器壁的相对侧壁。
在实施例中，所述第一隔离结构包括基底区和凸出物，其中，所述凸出物从所述基底区的上表面向外延伸并且完全限定在所述基底区之上；其中，所述存储器壁接触所述基底区，并且所述逻辑壁接触所述凸出物。
在实施例中，所述基底区包括第一材料，并且所述凸出物包括与所述第一材料不同的第二材料。
在实施例中，所述凸出物具有高度和宽度，其中，所述宽度在比所述高度大20倍与250倍之间的范围内。
在实施例中，所述凸出物的最外侧壁从所述基底区的最外侧壁横向偏移非零距离。
在实施例中，所述基底区具有一个或多个表面，以限定凹进到所述基底区的上表面下面的凹痕；以及其中，所述凸出物包括延伸到所述凹痕内的一种或多种介电材料。
在实施例中，所述最上表面延伸超过所述存储器壁的相对侧壁。
在又一实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底的逻辑区内形成多个晶体管器件；在衬底的嵌入式存储器区内形成多个存储器件；在位于衬底中的凹槽内形成第一电介质，以在设置在逻辑区和嵌入式存储器区之间的衬底的边界区内形成第一隔离结构的基底区，第一隔离结构具有远离衬底的上表面；后续通过形成从上表面向外延伸的凸出物来增加第一隔离结构的部分的高度，凸出物包括限定在第一电介质正上方的第二电介质；并且在凸出物上方形成逻辑壁，逻辑壁围绕嵌入式存储器区并且逻辑壁的高度具有大于多个存储器件的高度。在一些实施例中，逻辑壁与多个晶体管器件同时形成。
在实施例中，所述逻辑壁与所述多个晶体管器件同时形成。
在其他实施例中，本发明涉及集成芯片。集成芯片包括逻辑区，具有位于衬底内的多个晶体管器件；嵌入式存储器区，具有位于衬底内的多个非易失性存储(NVM)器件；以及边界区，将嵌入式存储器区与逻辑区分开，边界区包括布置在衬底上方的逻辑壁并且逻辑壁作为围绕嵌入式存储器区的第一完整结构连续地延伸，并且逻辑壁的第一高度大于多个NVM器件的高度。在一些实施例中，集成芯片还包括布置在逻辑壁和多个NVM器件之间的存储器壁，并且存储器壁作为围绕嵌入式存储器区的第二完整结构连续地延伸。在一些实施例中，集成芯片还包括第一隔离结构，具有设置在位于边界区中的衬底内的第一介电材料，布置在隔离结构的第一上表面上方的逻辑壁，布置在隔离结构的第二上表面上方的存储器壁。在一些实施例中，逻辑壁包括具有导电材料的逻辑壁核芯；以及将逻辑壁核芯与第一隔离结构分开的介电结构。在一些实施例中，集成芯片还包括具有第二介电材料的第二隔离结构，其中，第二隔离结构设置在位于第一隔离结构和逻辑区之间的边界区中的衬底内；以及多个伪栅极堆叠件，布置在第二隔离结构上方。在一些实施例中，多个伪栅极堆叠件具有小于逻辑壁的第一高度的第二高度。
在又一实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底上方形成多个存储器件结构；在位于衬底中的凹槽内形成第一隔离结构；增加第一隔离结构的部分的高度；在衬底上方形成多个晶体管栅极堆叠件，第一隔离结构位于多个晶体管栅极堆叠件与多个存储器件结构之间；以及在形成多个晶体管栅极堆叠件的同时在第一隔离结构上方形成逻辑壁，逻辑壁围绕多个存储器件结构。在一些实施例中，晶体管栅极堆叠件包括金属栅电极，该金属栅电极包括一种或多种栅极金属；以及逻辑壁，包括多晶硅。
在又一实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在位于衬底中的凹槽内形成第一隔离结构；在衬底内形成多个存储器件结构；增加第一隔离结构的部分的高度，以使第一隔离结构具有第一上表面和位于第一上表面下面的第二上表面；形成通过第一隔离结构与多个存储器件结构分开的多个晶体管栅极堆叠件，多个晶体管栅极堆叠件包括牺牲栅电极层；在形成多个晶体管栅极堆叠件的同时在第一上表面上方形成逻辑壁，逻辑壁围绕多个存储器件结构；并且实施替换金属栅极工艺以用一种或多种栅极金属替换多个晶体管栅极堆叠件(1008a-1008b)内的牺牲栅电极层。在一些实施例中，该方法还包括在第二上表面上方形成存储器壁，其中，存储器壁围绕多个存储器件并被逻辑壁围绕。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
逻辑区，包括设置在衬底内的多个晶体管器件；
嵌入式存储器区，包括设置在所述衬底内的多个存储器件；
边界区，将所述逻辑区与所述嵌入式存储器区分开，其中，所述边界区包括：
第一隔离结构，具有第一上表面和位于所述第一上表面下面的第二上表面，其中，所述第一上表面通过位于所述第一隔离结构上方的内侧壁连接至所述第二上表面；
存储器壁，布置在所述第二上表面上并围绕所述嵌入式存储器区；以及
逻辑壁，布置在所述第一上表面上并围绕所述存储器壁，其中，所述逻辑壁具有位于所述多个存储器件和所述存储器壁之上的上表面。
2.根据权利要求1所述的集成芯片，其中，所述多个存储器件包括闪存器件，其中，所述闪存器件具有通过电荷捕获介电层分开的选择栅极和控制栅极；以及
其中，所述存储器壁包括与所述控制栅极或所述选择栅极相同的材料。
3.根据权利要求1所述的集成芯片，其中，所述内侧壁定向为相对于与所述第二上表面垂直的线的非零角度。
4.根据权利要求3所述的集成芯片，其中，沿着位于所述第二上表面上方的水平面设置所述第一上表面。
5.根据权利要求3所述的集成芯片，还包括：
第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述逻辑区之间的所述边界区中；以及
多个伪栅极堆叠件，布置在所述第二隔离结构上方。
6.根据权利要求5所述的集成芯片，其中，所述多个伪栅极堆叠件具有位于所述逻辑壁的上表面下面的上表面。
7.根据权利要求5所述的集成芯片，其中，所述第二隔离结构的最上表面布置在所述第一隔离结构的第一上表面下面。
8.根据权利要求5所述的集成芯片，其中，所述第一隔离结构和所述第二隔离结构从位于所述第一隔离结构和所述第二隔离结构之间的所述衬底的表面向外突出。
9.一种集成芯片，包括：
多个晶体管器件，设置在衬底的逻辑区内；
多个存储器件，设置在所述衬底的嵌入式存储器区内；
第一隔离结构，包括第一介电材料，在所述衬底内设置在所述多个晶体管器件和所述多个存储器件之间；
第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述多个晶体管器件之间；
多个伪栅极堆叠件，布置在所述第二隔离结构上方；
存储器壁，连续地布置在所述第一隔离结构的下表面上方并且作为围绕所述多个存储器件的第一完整结构延伸；以及
逻辑壁，布置在所述第一隔离结构的较高表面上方并且作为围绕所述存储器壁的第二完整结构连续地延伸，其中，所述逻辑壁具有沿着水平面布置的最上表面，其中，所述最上表面通过非零距离与所述存储器壁和所述多个伪栅极堆叠件分开。
10.一种形成集成芯片的方法，包括：
在衬底的逻辑区内形成多个晶体管器件；
在所述衬底的嵌入式存储器区内形成多个存储器件；
在位于所述衬底中的凹槽内形成第一电介质，以在所述衬底的边界区内形成第一隔离结构的基底区，其中，所述边界区位于所述逻辑区和所述嵌入式存储器区之间，其中，所述第一隔离结构的上表面远离所述衬底；
后续通过形成从所述上表面向外延伸的凸出物来增加所述第一隔离结构的部分的高度，其中，所述凸出物包括限定在所述第一电介质正上方的第二电介质；以及
在所述凸出物上方形成逻辑壁，其中，所述逻辑壁围绕所述嵌入式存储器区并且所述逻辑壁的高度大于所述多个存储器件的高度。
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