JP2006086286A5 - - Google Patents
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- 複数の不揮発性メモリセルが2次元格子状に配列されたメモリアレイを備える半導体装置であって、
前記メモリアレイは、
半導体基板上に形成された第1電荷蓄積層を有する第1不揮発性メモリセルと、
前記半導体基板上に形成された第2電荷蓄積層を有し、かつ、第1方向において前記第1不揮発性メモリセルと隣接して配置された第2不揮発性メモリセルと、
前記第1および第2不揮発性メモリセルの各々のソース領域に電気的に接続するソース線と、
前記第1不揮発性メモリセルのドレイン領域に電気的に接続する第1ビット線と、
前記第2不揮発性メモリセルのドレイン領域に電気的に接続する第2ビット線と、
前記第1方向と直交する第2方向に延在する前記第1不揮発性メモリセルの第1ゲート電極と、
前記第2方向に延在する前記第2不揮発性メモリセルの第2ゲート電極とを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1不揮発性メモリセルの前記第1ゲート電極は、前記第1電荷蓄積層上に形成された第1メモリゲートと、前記半導体基板上に、第1ゲート絶縁膜を介して形成された第1コントロールゲートとを有し、
前記第2不揮発性メモリセルの前記第2ゲート電極は、前記第2電荷蓄積層上に形成された第2メモリゲートと、前記半導体基板上に、第2ゲート絶縁膜を介して形成された第2コントロールゲートとを有することを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1コントロールゲートは、前記第2コントロールゲートと同電位とされ、前記第1メモリゲートは、前記第2メモリゲートと同電位とされていることを特徴とする半導体装置。 - 請求項2または3記載の半導体装置において、
前記第1および第2コントロールゲートと、前記第1および第2メモリゲートは、それぞれ前記第2方向に延在していることを特徴とする半導体装置。 - 請求項2〜4のいずれか1項に記載の半導体装置において、
前記第1および第2電荷蓄積層は、窒化シリコン膜からなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2電荷蓄積層は、多結晶シリコン膜からなることを特徴とする半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置において、
前記ソース線は、前記第2方向に延在していることを特徴とする半導体装置。 - 請求項1〜7のいずれか1項に記載の半導体装置において、
前記第1および第2ビット線は、前記第1方向に延在していることを特徴とする半導体装置。 - 請求項1〜8のいずれか1項に記載の半導体装置において、
前記メモリアレイは、NOR型であることを特徴とする半導体装置。 - 請求項1〜9のいずれか1項に記載の半導体装置において、
前記第1および第2ビット線の各々に1つのラッチ回路が接続されることを特徴とする半導体装置。 - 請求項1〜10のいずれか1項に記載の半導体装置において、
前記第1および第2ビット線は、前記第1および第2不揮発性メモリセルよりも上層の第1層目のメタル配線で構成されていることを特徴とする半導体装置。 - 複数の不揮発性メモリセルが2次元格子状に配列されたメモリアレイを備える半導体装置であって、
前記メモリアレイは、
半導体基板上に形成された第1、第2、第3または第4電荷蓄積層をそれぞれ有し、かつ、第1方向に沿って配置された第1、第2、第3および第4不揮発性メモリセルと、
前記第1方向に延在する第1および第2ビット線と、
前記第1方向と直交する第2方向に延在する第1および第2ソース線と、
前記第2方向に延在する第1、第2、第3および第4ゲートとを有し、
前記第2不揮発性メモリセルは前記第1および第3不揮発性メモリセルと隣接して配置されており、
前記第3不揮発性メモリセルは前記第2および第4不揮発性メモリセルと隣接して配置されており、
前記第1、第2、第3および第4不揮発性メモリセルは、前記第1、第2、第3または第4ゲートをそれぞれ有し、
前記第1ソース線は、前記第1および第2不揮発性メモリセルのソース領域と電気的に接続しており、
前記第2ソース線は、前記第3および第4不揮発性メモリセルのソース領域と電気的に接続しており、
前記第1ビット線は、前記第2および第3不揮発性メモリセルのドレイン領域と電気的に接続しており、
前記第2ビット線は、前記第1および第4不揮発性メモリセルのドレイン領域と電気的に接続していることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1不揮発性メモリセルの前記第1ゲート電極は、前記第1電荷蓄積層上に形成された第1メモリゲートと、前記半導体基板上に、第1ゲート絶縁膜を介して形成された第1コントロールゲートとを有し、
前記第2不揮発性メモリセルの前記第2ゲート電極は、前記第2電荷蓄積層上に形成された第2メモリゲートと、前記半導体基板上に、第2ゲート絶縁膜を介して形成された第2コントロールゲートとを有し、
前記第3不揮発性メモリセルの前記第3ゲートは、前記第3電荷蓄積層上に形成された第3メモリゲートと、前記半導体基板上に、第3ゲート絶縁膜を介して形成された第3コントロールゲートとを有し、
前記第4不揮発性メモリセルの前記第4ゲートは、前記第4電荷蓄積層上に形成された第4メモリゲートと、前記半導体基板上に、第4ゲート絶縁膜を介して形成された第4コントロールゲートとを有することを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第1コントロールゲートは、前記第2コントロールゲートと同電位とされ、前記第1メモリゲートは、前記第2メモリゲートと同電位とされ、
前記第3コントロールゲートは、前記第4コントロールゲートと同電位とされ、前記第3メモリゲートは、前記第4メモリゲートと同電位とされていることを特徴とする半導体装置。 - 請求項13または14記載の半導体装置において、
前記第1、第2、第3および第4コントロールゲートと、前記第1、第2、第3および第4メモリゲートは、それぞれ前記第2方向に延在していることを特徴とする半導体装置。 - 請求項13〜15のいずれか1項に記載の半導体装置において、
前記第1、第2、第3および第4電荷蓄積層は、それぞれ窒化シリコン膜からなることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1、第2、第3および第4電荷蓄積層は、それぞれ多結晶シリコン膜からなることを特徴とする半導体装置。 - 請求項12〜17のいずれか1項に記載の半導体装置において、
前記メモリアレイは、NOR型であることを特徴とする半導体装置。 - 請求項12〜18のいずれか1項に記載の半導体装置において、
前記第1および第2ビット線の各々に1つのラッチ回路が接続されることを特徴とする半導体装置。 - 請求項12〜19のいずれか1項に記載の半導体装置において、
前記第1および第2ビット線は、前記第1、第2、第3および第4不揮発性メモリセルよりも上層の第1層目のメタル配線で構成されていることを特徴とする半導体装置。
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