JP2009033177A5 - - Google Patents

Claims (20)

1. ビットラインと、
   前記ビットラインに直列接続された複数個の抵抗性メモリセルと、を含み、
   前記複数個の抵抗性メモリセルのそれぞれは、
   第１ノード、第２ノード及び第３ノードと、
   前記第１ノードと第２ノードとの間に接続されたヒータと、
   前記第２ノードと第３ノードとの間に接続された可変抵抗体と、
   前記第１ノードに接続される第１端子及び前記第３ノードに接続された第２端子を有するスイッチング素子とを含むことを特徴とするＮＡＮＤ型抵抗性メモリセルストリング。
2. 前記直列接続された複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの第３ノードはビットラインコンタクトを介して前記ビットラインと直接接続し、
   前記直列接続された複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの第１ノードは第２番目の抵抗性メモリセルの第３ノードと接続していることを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
3. 前記スイッチング素子は、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタであり、前記第１端子は前記ソースであり、前記第２端子は前記ドレインであることを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
4. 前記ＭＯＳトランジスタのゲート電極はワードラインを含むことを特徴とする請求項３に記載のＮＡＮＤ型抵抗性メモリセルストリング。
5. 前記複数個の抵抗性メモリセルの一つに直列で接続されたメインスイッチング素子をさらに含むことを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
6. 共通ソースラインをさらに含み、
   前記メインスイッチング素子はメインソース、メインドレイン及びメインゲート電極を備えるメインＭＯＳトランジスタであり、前記メインＭＯＳトランジスタの前記メインドレインは前記複数個の抵抗性メモリセルのうちの一つと接続し、前記メインソースは前記共通ソースラインに接続し、前記メインゲート電極はメインワードラインを含むことを特徴とする請求項５に記載のＮＡＮＤ型抵抗性メモリセルストリング。
7. 前記可変抵抗体は変化、前記ヒータ要素を介して加えられた熱に応答して非晶質状態と結晶状態との間で変化する相変化物質を含むことを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
8. 基板と、
   前記基板上の絶縁層と、
   前記絶縁層内に積層され、直列接続された複数個の抵抗性メモリセルと、
   前記直列接続された複数個の抵抗性メモリセルのうちの第１番目の抵抗性メモリセルが前記絶縁層上に形成され、第２番目の抵抗性メモリセルが前記第１番目の抵抗性メモリセル上に形成されてＮＡＮＤ型抵抗性メモリセルストリングを定義し、
   前記絶縁層上に形成され、前記複数個の抵抗性メモリセルの最後の一つと電気的に接続したビットラインと、を含むことを特徴とする不揮発性メモリ素子。
9. 前記複数個の抵抗性メモリセルの少なくとも一つが、
   前記絶縁層内に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと、
   前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
   前記スイッチング素子と並列に接続されたデータ保存要素と、を含み、
   前記データ保存要素は、
   前記スイッチング素子の前記ボディパターンと離隔された下部電極と、
   前記下部電極上の可変抵抗体と、
   前記可変抵抗体上の上部電極と、を含み、
   前記複数個の抵抗性メモリセルの前記第１番目の抵抗性メモリセルの上部電極は、前記下部電極と前記複数個の抵抗性メモリセルの第２番目の抵抗性メモリセルのボディパターン上に形成されていることを特徴とする請求項８に記載の不揮発性半導体素子。
10. 前記複数個の抵抗性メモリセルのうち最後の抵抗性メモリセルの上部電極上に形成されたビットラインコンタクトプラグをさらに含み、
    前記ビットラインは前記ビットラインコンタクトプラグにより前記複数個の抵抗性メモリセルの最後の抵抗性メモリセルの上部電極と直接接続することを特徴とする請求項９に記載の不揮発性メモリ素子。
11. 前記スイッチング素子のゲート電極は前記絶縁層内に前記ビットラインと直交して延長されたワードラインを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
12. 前記可変抵抗体は、前記下部電極を介して加えられる熱によって非晶質状態と結晶質状態との間を変化する相変化物質層を含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
13. 前記基板上のメインスイッチング素子をさらに含み、前記メインスイッチング素子は前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルと電気的に接続することを特徴とする請求項８に記載の不揮発性メモリ素子。
14. 前記メインスイッチング素子は、
    前記基板内のメインソース領域及びメインドレイン領域と、
    前記メインソース領域と前記メインドレイン領域との間において前記基板上に形成されたメインゲート電極と、を含み、
    前記メインドレイン領域は前記複数個の抵抗性メモリセルのうち第１番目の抵抗性メモリセルの前記下部電極及び前記ボディパターンと電気的に接続されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
15. 前記メインスイッチング素子の前記ゲート電極は、前記ボディパターンに対向する側壁上に形成されていることを特徴とする請求項９に記載の不揮発性メモリ素子。
16. 前記可変抵抗体と前記下部電極は、前記絶縁層内のコンタクトホール内に限定されて形成されたことを特徴とする請求項１５に記載の不揮発性メモリ素子。
17. 前記コンタクトホールと前記可変抵抗体の側壁間に形成された絶縁性スペーサをさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子。
18. 前記複数個の抵抗性メモリセルの少なくとも一つは、
    前記絶縁層内に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
    前記スイッチング素子から離隔された可変抵抗体と、
    前記可変抵抗体と前記スイッチング素子の前記ドレイン領域上に形成された上部電極と、を含み、
    前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの上部電極は、前記可変抵抗体及び前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルのドレイン領域と、前記複数個の抵抗性メモリセルの第２番目の抵抗性メモリセルのソース領域と電気的に接続されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
19. 前記可変抵抗体はプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層のうち一つを含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
20. 前記可変抵抗体は、順に積層された固定層、トンネリング絶縁層及び自由層を含む磁気トンネル接合を含むことを特徴とする請求項１９に記載の不揮発性メモリ素子。