JPH043470A - 半導体不揮発性記憶装置およびその書き込み方法 - Google Patents
半導体不揮発性記憶装置およびその書き込み方法Info
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- JPH043470A JPH043470A JP2102860A JP10286090A JPH043470A JP H043470 A JPH043470 A JP H043470A JP 2102860 A JP2102860 A JP 2102860A JP 10286090 A JP10286090 A JP 10286090A JP H043470 A JPH043470 A JP H043470A
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- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 claims description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書き換え可能な半導体不揮発性記憶装
置とその書き込み方法に関するものである。
置とその書き込み方法に関するものである。
Ｃ従来技術およびその課題〕
電気的に書き換え可能な半導体不揮発性記憶素子として
ＭＮＯＳ （Ｍｅ ｔ ａ Ｉ −Ｎｉ ｔ ｒ １ｄ
ｅ−Ｏｘ ｉｄｅ−８ｅｍｉＣｏｎｄｕＣｔｏｒ）型の
不揮発性記憶素子およびこのＭＮＯＳ型の不揮発性記憶
素子の第２層ゲート絶縁膜であるシリコン窒化膜上にシ
リコン酸化膜を形成したＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘ
ｉｄｅ−Ｎｉ ｔ ｒ １ｄｅ−Ｏｘ １ｄｅ−８ｅｍ
ｉＣｏｎｄｕＣｔｏｒ）型の不揮発性記憶素子がある。
ＭＮＯＳ （Ｍｅ ｔ ａ Ｉ −Ｎｉ ｔ ｒ １ｄ
ｅ−Ｏｘ ｉｄｅ−８ｅｍｉＣｏｎｄｕＣｔｏｒ）型の
不揮発性記憶素子およびこのＭＮＯＳ型の不揮発性記憶
素子の第２層ゲート絶縁膜であるシリコン窒化膜上にシ
リコン酸化膜を形成したＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘ
ｉｄｅ−Ｎｉ ｔ ｒ １ｄｅ−Ｏｘ １ｄｅ−８ｅｍ
ｉＣｏｎｄｕＣｔｏｒ）型の不揮発性記憶素子がある。
ＭＮＯＳ型の不揮発性記憶素子オヨびＭＯＮＯＳ型の不
揮発性記憶素子を用いた従来のメモリセルの回路構成図
を第４図（ａｌに示す。第４図ｆａ）において、メモリ
セルはソース４１、不揮発性記憶素子４２．ＭＩＳ素子
４３、ドレイン４４を順次直列に接続して構成される。
揮発性記憶素子を用いた従来のメモリセルの回路構成図
を第４図（ａｌに示す。第４図ｆａ）において、メモリ
セルはソース４１、不揮発性記憶素子４２．ＭＩＳ素子
４３、ドレイン４４を順次直列に接続して構成される。
ＭＩＳ素子４６はメモリセルをマトリクス状に配列する
場合に任意のメモリセルを選択する素子である。
場合に任意のメモリセルを選択する素子である。
不揮発性記憶素子４２としてＭＯＮＯ３型の不揮発性記
憶素子、ＭＩＳ素子４６としてＭＯ８素子を用いた従来
のメモリセルの断面構造図を第４図（ｂ）に示す。第４
図（ｂ）はシリコン酸化膜４５、シリコン窒化膜４６、
シリコン酸化膜４７の三層ゲート絶縁膜とポリシリコン
ゲート電極５０とを有する不揮発性記憶素子４２、およ
びポリシリコンゲート電極４９を有しシリコン酸化膜４
８をゲート絶縁膜とするＭＩＳ素子４６、ソース４１、
ドレイン４４、半導体基板４０からなる。第４図（ａ）
の従来のメモリセルの書き込みはドレイン４４を開放状
態、ＭＩＳ素子４３を導通状態、不揮発性記憶素子４２
のゲートをプログラム電位、ソース４１を基板電位にし
て行う。書き込み禁止はソース４１をプログラム電位、
ドレイン４４、ＭＩＳ素子４６、不揮発性記憶素子４２
を前記書き込みと同じ状態にして行う。このため、メモ
リセルをマトリクス状に配列する場合、書き込みワード
線方向に隣接するメモリセルのソースおよびドレインを
それぞれ別々に配線する必要がある。従来のメモリセル
なマトリクス状に配列したメモリマトリクスの回路構成
図を第３図（ａ）、平面図を第３図（ｂ）に示す。第３
図（ａ）および第３図（ｂ）において、Ｘ３０、Ｘ、２
は選択ワード線、Ｗ、１、Ｗ３２は書き込みワード線、
Ｂ３１、Ｂ３□はデータ出力線、８３１％Ｓ３２はソー
ス線、３１は不揮発性記憶素子、３２はＭＩＳ素子、６
６はドレイン、６４はソース、６５はコンタクトホール
、６６は素子分離領域である。第３固自）において、書
き込みワード線Ｗ、１、Ｗ、２方向に隣接するメモリセ
ルはソース６４をそれぞれ別々にソース線Ｓ３１ ｓ
３３２で配線し、ドレイン６６もそれぞれ別々にデータ
出力線８３Ｂ３２で配線する。従って、第３図（ｂ）の
ように従来のメモリセルをマトリクス状に配列したメモ
リマトリクスはデータ出力線Ｂ３１ 、Ｂ３２ 、ソー
ス線Ｓ３１ 、 Ｓ３２を素子分離領域６６に配線する
必要があり素子分離領域３６が大きくなり半導体不揮発
性記憶装置の高集積化に不利である。
憶素子、ＭＩＳ素子４６としてＭＯ８素子を用いた従来
のメモリセルの断面構造図を第４図（ｂ）に示す。第４
図（ｂ）はシリコン酸化膜４５、シリコン窒化膜４６、
シリコン酸化膜４７の三層ゲート絶縁膜とポリシリコン
ゲート電極５０とを有する不揮発性記憶素子４２、およ
びポリシリコンゲート電極４９を有しシリコン酸化膜４
８をゲート絶縁膜とするＭＩＳ素子４６、ソース４１、
ドレイン４４、半導体基板４０からなる。第４図（ａ）
の従来のメモリセルの書き込みはドレイン４４を開放状
態、ＭＩＳ素子４３を導通状態、不揮発性記憶素子４２
のゲートをプログラム電位、ソース４１を基板電位にし
て行う。書き込み禁止はソース４１をプログラム電位、
ドレイン４４、ＭＩＳ素子４６、不揮発性記憶素子４２
を前記書き込みと同じ状態にして行う。このため、メモ
リセルをマトリクス状に配列する場合、書き込みワード
線方向に隣接するメモリセルのソースおよびドレインを
それぞれ別々に配線する必要がある。従来のメモリセル
なマトリクス状に配列したメモリマトリクスの回路構成
図を第３図（ａ）、平面図を第３図（ｂ）に示す。第３
図（ａ）および第３図（ｂ）において、Ｘ３０、Ｘ、２
は選択ワード線、Ｗ、１、Ｗ３２は書き込みワード線、
Ｂ３１、Ｂ３□はデータ出力線、８３１％Ｓ３２はソー
ス線、３１は不揮発性記憶素子、３２はＭＩＳ素子、６
６はドレイン、６４はソース、６５はコンタクトホール
、６６は素子分離領域である。第３固自）において、書
き込みワード線Ｗ、１、Ｗ、２方向に隣接するメモリセ
ルはソース６４をそれぞれ別々にソース線Ｓ３１ ｓ
３３２で配線し、ドレイン６６もそれぞれ別々にデータ
出力線８３Ｂ３２で配線する。従って、第３図（ｂ）の
ように従来のメモリセルをマトリクス状に配列したメモ
リマトリクスはデータ出力線Ｂ３１ 、Ｂ３２ 、ソー
ス線Ｓ３１ 、 Ｓ３２を素子分離領域６６に配線する
必要があり素子分離領域３６が大きくなり半導体不揮発
性記憶装置の高集積化に不利である。
本発明の目的は、かかる欠点を除去し高集積度を有する
半導体不揮発性記憶装置およびその書き込み方法を提供
するものである。
半導体不揮発性記憶装置およびその書き込み方法を提供
するものである。
本発明では前記の目的を達成するために、次のような半
導体不揮発性記憶装置およびその書き込み方法を提供す
る。（イ）一導電型の半導体基板の表面領域に該半導体
基板と逆導電型の第１の不純物拡散層とＭＯＮＯ３型の
不揮発性記憶素子とＭＩＳ素子と前記半導体基板と逆導
電型の第２の不純物拡散層とを順次直列に接続して設け
てなるメモリセルをマトリクス状に配列してなる半導体
不揮発性記憶装置において、前記第１の不純物拡散層を
ドレインとし、前記第２の不純物拡散層をソースとし、
かつ前記第２の不純物拡散層はすべての前記メモリセル
を接続してなることを特徴とする半導体不揮発性記憶装
置。（ロ）一導電型の半導体基板の表面領域に該半導体
基板と逆導電型の第１の不純物拡散層とＭＯＮＯＳ型の
不揮発性記憶素子とＭＩＳ素子と前記半導体基板と逆導
電型の第２の不純物拡散層とを順次直列に接続して設け
てなるメモリセルをマトリクス状に配列してなる半導体
不揮発性記憶装置において、書き込みはＭＩＳ素子を非
導通状態にして行うことを特徴とする半導体不揮発性記
憶装置の書き込み方法である。
導体不揮発性記憶装置およびその書き込み方法を提供す
る。（イ）一導電型の半導体基板の表面領域に該半導体
基板と逆導電型の第１の不純物拡散層とＭＯＮＯ３型の
不揮発性記憶素子とＭＩＳ素子と前記半導体基板と逆導
電型の第２の不純物拡散層とを順次直列に接続して設け
てなるメモリセルをマトリクス状に配列してなる半導体
不揮発性記憶装置において、前記第１の不純物拡散層を
ドレインとし、前記第２の不純物拡散層をソースとし、
かつ前記第２の不純物拡散層はすべての前記メモリセル
を接続してなることを特徴とする半導体不揮発性記憶装
置。（ロ）一導電型の半導体基板の表面領域に該半導体
基板と逆導電型の第１の不純物拡散層とＭＯＮＯＳ型の
不揮発性記憶素子とＭＩＳ素子と前記半導体基板と逆導
電型の第２の不純物拡散層とを順次直列に接続して設け
てなるメモリセルをマトリクス状に配列してなる半導体
不揮発性記憶装置において、書き込みはＭＩＳ素子を非
導通状態にして行うことを特徴とする半導体不揮発性記
憶装置の書き込み方法である。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明におけるメモリマトリクス回路の一例で
ある。ここでは、２×２の最小マトリクス構造で説明を
行うが、大規模なマ） ＩＪクス構造にまで拡張できる
ことは明白である。メモリセルＭＩ＋ハテータ出力線Ｂ
ｌｌに接続されたドレイン１１、ＭＯＮＯＳ型ノ不揮型
性不揮発性記憶素子１２素子１３、ソース線Ｓｌｌに接
続されたソース１４を順次直列に接続してなる。メモリ
セルＭｌｌ 、 Ｍ１２ 、Ｍ２１ 、 Ｍ２２のソー
スはすべてノース線Ｓ１１に接続する。第１図において
、Ｘ、、 、 Ｘ、、。
ある。ここでは、２×２の最小マトリクス構造で説明を
行うが、大規模なマ） ＩＪクス構造にまで拡張できる
ことは明白である。メモリセルＭＩ＋ハテータ出力線Ｂ
ｌｌに接続されたドレイン１１、ＭＯＮＯＳ型ノ不揮型
性不揮発性記憶素子１２素子１３、ソース線Ｓｌｌに接
続されたソース１４を順次直列に接続してなる。メモリ
セルＭｌｌ 、 Ｍ１２ 、Ｍ２１ 、 Ｍ２２のソー
スはすべてノース線Ｓ１１に接続する。第１図において
、Ｘ、、 、 Ｘ、、。
は選択ワード線、Ｗ、、 、Ｗ、□は書き込みワード線
、Ｂｌｌ Ｂ＋２はデータ出力線である。メモリセル
Ｍ１．の書き込み、消去、読み出しは、表１の電圧を各
端子に印加して行う。
、Ｂｌｌ Ｂ＋２はデータ出力線である。メモリセル
Ｍ１．の書き込み、消去、読み出しは、表１の電圧を各
端子に印加して行う。
表 １
表１において、Ｘ、１％Ｘ１□は選択ワード線、Ｗ、、
。
。
Ｗ１２は書き込みワード線％ＢＩＩ、Ｂ１□はデータ出
力線、Ｓｌ、はソース線、Ｖ ｐｐは負電位のプログラ
ム電圧、Ｖ ｃｃは電源電圧、０は■Ｉ１．電位でＯＶ
。
力線、Ｓｌ、はソース線、Ｖ ｐｐは負電位のプログラ
ム電圧、Ｖ ｃｃは電源電圧、０は■Ｉ１．電位でＯＶ
。
ＳＡはセンスアンプに接続されていることを表わす。Ｍ
ＯＮＯＳ型の不揮発性記憶素子の書き込みは、基板電位
をソースと同電位のＶ□とし不揮発性記憶素子のゲート
電位を基板電位に対して正電位（Ｖｃｃ−Ｖ、、 ’）
にすることにより基板から電子をゲート絶縁膜へ注入し
て行う。メモリセルＭ１１ト同一の書キ込みワード線上
のメモリセルＭ１２は、ドレインがゲートと同電位でか
つＭＩＳ素子が非導通状態のため、ドレイン空乏層がチ
ャネル領域まで延び書き込みが禁止される。消去は、基
板電位をＶ ｃｃとしゲート電位を基板に対して負電位
（Ｖ、、 −Ｖｃｃ）にすることによりゲート絶縁膜か
ら電子を基板へ放出して行う。メモリセルＭ１１の選択
的な消去を行う時の基板電位は、メモリセルＭ 、 １
、Ｍ２Ｉ、Ｍ２２がＶ ｃｃ、メモリセルＭ 、 ２が
Ｖ ｐＰである。しかし、書き込みワード線方向に隣接
するメモリセルを同時に消去するページ消去方式および
すべてのメモリセルを同時に消去するチップ−括消去方
式では、消去時の基板電位は書き込み時の基板電位と同
様に全てのメモリセルについてソースと同電位（Ｖｃｃ
）にすることができる。すなわち、本発明を用いるとす
べてのメモリセルのソースを接続でき、かつすべてのメ
モリセルの基板をソースに接続することも可能である。
ＯＮＯＳ型の不揮発性記憶素子の書き込みは、基板電位
をソースと同電位のＶ□とし不揮発性記憶素子のゲート
電位を基板電位に対して正電位（Ｖｃｃ−Ｖ、、 ’）
にすることにより基板から電子をゲート絶縁膜へ注入し
て行う。メモリセルＭ１１ト同一の書キ込みワード線上
のメモリセルＭ１２は、ドレインがゲートと同電位でか
つＭＩＳ素子が非導通状態のため、ドレイン空乏層がチ
ャネル領域まで延び書き込みが禁止される。消去は、基
板電位をＶ ｃｃとしゲート電位を基板に対して負電位
（Ｖ、、 −Ｖｃｃ）にすることによりゲート絶縁膜か
ら電子を基板へ放出して行う。メモリセルＭ１１の選択
的な消去を行う時の基板電位は、メモリセルＭ 、 １
、Ｍ２Ｉ、Ｍ２２がＶ ｃｃ、メモリセルＭ 、 ２が
Ｖ ｐＰである。しかし、書き込みワード線方向に隣接
するメモリセルを同時に消去するページ消去方式および
すべてのメモリセルを同時に消去するチップ−括消去方
式では、消去時の基板電位は書き込み時の基板電位と同
様に全てのメモリセルについてソースと同電位（Ｖｃｃ
）にすることができる。すなわち、本発明を用いるとす
べてのメモリセルのソースを接続でき、かつすべてのメ
モリセルの基板をソースに接続することも可能である。
ＭＯＮＯＳ型の不揮発性記憶素子は第３層ゲート絶縁膜
としゲート電極側からのキャリア注入を防ぐに十分なバ
リア高さを有するシリコン酸化膜を有するためにゲート
絶縁膜なｌＱｎｍ以下に薄膜化することが可能であり、
ＩＯＶ以下で書き換え可能である。表１のバイアス関係
で書き込みを行う場合のメモリセルＭ１２、Ｍ２□のド
レインと基板間の電位差は基板と不揮発性記憶素子のゲ
ート電極間の電位差と同値となり、プログラム電圧の高
い不揮発性記憶素子を用いるとドレインを高耐圧構造に
する必要がある。ＭＯＮＯＳ型の不揮発性記憶素子は前
記のようにプログラム電圧が低いためドレインを高耐圧
構造にする必要がなく高集積化に有利である。
としゲート電極側からのキャリア注入を防ぐに十分なバ
リア高さを有するシリコン酸化膜を有するためにゲート
絶縁膜なｌＱｎｍ以下に薄膜化することが可能であり、
ＩＯＶ以下で書き換え可能である。表１のバイアス関係
で書き込みを行う場合のメモリセルＭ１２、Ｍ２□のド
レインと基板間の電位差は基板と不揮発性記憶素子のゲ
ート電極間の電位差と同値となり、プログラム電圧の高
い不揮発性記憶素子を用いるとドレインを高耐圧構造に
する必要がある。ＭＯＮＯＳ型の不揮発性記憶素子は前
記のようにプログラム電圧が低いためドレインを高耐圧
構造にする必要がなく高集積化に有利である。
第２図は本発明におけるメモリマトリクスの平面図であ
る。第２図において、ドレイン２１はコンタクトホール
２２を介して、書き込みワード線Ｗ２菫、Ｗ２２と選択
ワード線Ｘ２８、Ｘ、２と直交するデータ出力線Ｂ２１
に接続する。不純物拡散層によりすべてのメモリセルの
ソースを接続したソース２６はコンタクトホール２４を
介してソース線Ｓ２□に接続する。なお、書き込みワー
ド線Ｗ２０、Ｗ２２はＭＯＮＯＳ型の不揮発性記憶素子
のゲートになり、選択ワード線Ｘ２Ｉ、Ｘ２□はＭＩＳ
素子のゲートになる。第２図において、Ｂ２２はデータ
出力線、２５は素子分離領域である。本発明におけるメ
モリマトリクスは、従来のメモリマトリクスと比較して
ソース線の配線数が減少し、かつデータ出力線を素子分
離領域２５以外の領域に配線できるため素子分離領域２
５が減少しメモリマ） ＩＪクス面積を縮小することが
可能である。
る。第２図において、ドレイン２１はコンタクトホール
２２を介して、書き込みワード線Ｗ２菫、Ｗ２２と選択
ワード線Ｘ２８、Ｘ、２と直交するデータ出力線Ｂ２１
に接続する。不純物拡散層によりすべてのメモリセルの
ソースを接続したソース２６はコンタクトホール２４を
介してソース線Ｓ２□に接続する。なお、書き込みワー
ド線Ｗ２０、Ｗ２２はＭＯＮＯＳ型の不揮発性記憶素子
のゲートになり、選択ワード線Ｘ２Ｉ、Ｘ２□はＭＩＳ
素子のゲートになる。第２図において、Ｂ２２はデータ
出力線、２５は素子分離領域である。本発明におけるメ
モリマトリクスは、従来のメモリマトリクスと比較して
ソース線の配線数が減少し、かつデータ出力線を素子分
離領域２５以外の領域に配線できるため素子分離領域２
５が減少しメモリマ） ＩＪクス面積を縮小することが
可能である。
以上、本発明により従来に比較して半導体不揮発性記憶
装置におけるソース線の配線領域および素子分離領域を
減少することが可能となる。さらに１本発明の書き込み
方法により、すべてのメモリセルのソースを接続した半
導体不揮発性記憶装置において、メモリセルの選択的な
書き込みが可能となる。すなわち、高集積度を有する半
導体不揮発性記憶装置およびその書き込み方法が実現で
きる。
装置におけるソース線の配線領域および素子分離領域を
減少することが可能となる。さらに１本発明の書き込み
方法により、すべてのメモリセルのソースを接続した半
導体不揮発性記憶装置において、メモリセルの選択的な
書き込みが可能となる。すなわち、高集積度を有する半
導体不揮発性記憶装置およびその書き込み方法が実現で
きる。
第１図は本発明における半導体不揮発性記憶装置のメモ
リマ） ＩＪクス回路図、第２図は本発明におけるメモ
リマトリクス平面図、第３図（ａｌは従来の半導体不揮
発性記憶装置のメモリマトリクス回路図、第３図ｆｂ）
は従来のメモリマトリクス平面図、第４図ｆａ）は従来
のメモリセル回路図、第４図（ｂ）は従来のメモリセル
断面図である。 １１・・・・・・ドレイン、 １２・・・・・・不揮発性記憶素子、 １６・・・・・・ＭＩＳ素子、 １４・・・・・・ソース、 Ｍｌｌ、Ｍ１７、Ｍ、、 、Ｍ２２・・・・・・メモリ
セル。 第３図 （Ｑ） （ｂ） 第１図 第２図 第４図 （Ｇ）
リマ） ＩＪクス回路図、第２図は本発明におけるメモ
リマトリクス平面図、第３図（ａｌは従来の半導体不揮
発性記憶装置のメモリマトリクス回路図、第３図ｆｂ）
は従来のメモリマトリクス平面図、第４図ｆａ）は従来
のメモリセル回路図、第４図（ｂ）は従来のメモリセル
断面図である。 １１・・・・・・ドレイン、 １２・・・・・・不揮発性記憶素子、 １６・・・・・・ＭＩＳ素子、 １４・・・・・・ソース、 Ｍｌｌ、Ｍ１７、Ｍ、、 、Ｍ２２・・・・・・メモリ
セル。 第３図 （Ｑ） （ｂ） 第１図 第２図 第４図 （Ｇ）
Claims (2)
- （１）一導電型の半導体基板の表面領域に該半導体基板
と逆導電型の第１の不純物拡散層とＭＯＮＯＳ型の不揮
発性記憶素子とＭＩＳ素子と前記半導体基板と逆導電型
の第２の不純物拡散層とを順次直列に接続して設けてな
るメモリセルをマトリクス状に配列してなる半導体不揮
発性記憶装置において、前記第１の不純物拡散層をドレ
インとし、前記第２の不純物拡散層をソースとし、かつ
前記第２の不純物拡散層はすべての前記メモリセルを接
続してなることを特徴とする半導体不揮発性記憶装置。 - （２）一導電型の半導体基板の表面領域に該半導体基板
と逆導電型の第１の不純物拡散層とＭＯＮＯＳ型の不揮
発性記憶素子とＭＩＳ素子と前記半導体基板と逆導電型
の第２の不純物拡散層とを順次直列に接続して設けてな
るメモリセルをマトリクス状に配列してなる半導体不揮
発性記憶装置において、書き込みは前記ＭＩＳ素子を非
導通状態にして行うことを特徴とする半導体不揮発性記
憶装置の書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102860A JPH043470A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置およびその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102860A JPH043470A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置およびその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043470A true JPH043470A (ja) | 1992-01-08 |
Family
ID=14338674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102860A Pending JPH043470A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置およびその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086286A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体装置およびｉｃカード |
-
1990
- 1990-04-20 JP JP2102860A patent/JPH043470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086286A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体装置およびｉｃカード |
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