JP2007081335A5 - - Google Patents

Claims (23)

1. 主面に絶縁層が形成された基板と、
   前記絶縁層上に形成されたソースおよびドレインと、
   前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、
   前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
   前記チャネルは、前記ソースおよび前記ドレインの側面で前記ソースと前記ドレインとを電気的に接続していることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ゲートの上面が、前記ソースの上面の高さより低く形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記ソースおよび前記ドレインのそれぞれの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有し、
   前記ゲートと前記ソースおよび前記ドレインとの間の前記絶縁膜の厚さが、前記ゲートと前記チャネルとの間の前記ゲート絶縁膜の厚さより厚いことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記ゲートの上面が、前記ソースの上面の高さより低く形成されており、
   前記ソースおよび前記ドレインの側面に形成され、前記ゲートと前記ソースおよび前記ドレインとを絶縁分離する絶縁膜を有することを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
6. 主面に絶縁層が形成された基板と、
   前記絶縁層上に形成されたソースおよびドレインと、
   前記ソースおよび前記ドレイン上に形成され、前記ソースと前記ドレインとを電気的に接続し、半導体からなるチャネルと、
   前記ソースおよび前記ドレインの上部に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタを備えた半導体装置であって、
   前記ゲートの下部全面に前記チャネルが形成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ソースの寸法と前記ドレインの寸法とが異なっていることを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、
   前記ソースから前記ドレインに前記チャネルを通じて電流が流れる方向と交差する方向であって、前記ゲート下部の前記ドレインの寸法が、前記ゲート下部の前記ソースの寸法より長いことを特徴とする半導体装置。
9. 請求項６記載の半導体装置において、
   前記チャネルの電流経路幅が、前記ソースの電流経路幅より広いことを特徴とする半導体装置。
10. 請求項６記載の半導体装置において、
    前記チャネルが、シリコンからなり、その厚さが５ｎｍ程度以下であることを特徴とする半導体装置。
11. 請求項６記載の半導体装置において、
    前記基板が、単結晶シリコンからなり、
    前記チャネルが、単結晶シリコンまたは単結晶の結晶性に近いシリコンからなることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記ソースまたは前記ドレインの少なくともどちらか一方が、単結晶シリコンからなり、
    前記チャネルが、前記ソースまたは前記ドレインと、金属配線を介さず直接接続されていることを特徴とする半導体装置。
13. 請求項１１記載の半導体装置において、
    前記ソースおよび前記ドレインは、それぞれ前記絶縁層上に形成された半導体層の表面に形成されていることを特徴とする半導体装置。
14. 主面にゲート絶縁膜が形成された基板と、
    前記ゲート絶縁膜上に形成されたソースおよびドレインと、
    前記ゲート絶縁膜下に形成され、チャネルの電位を制御するゲートと、
    前記ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなることを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記基板は、ＳＯＩ構造を有しており、
    前記ＳＯＩ構造の絶縁層上に前記ゲートが形成されていることを特徴とする半導体装置。
17. 主面にゲート絶縁膜が形成された基板と、
    前記ゲート絶縁膜上に形成されたソースおよびドレインと、
    前記ゲート絶縁膜下に形成され、チャネルの電位を制御する第１ゲートと、
    前記第１ゲートの上部に形成され、前記ソースと前記ドレインとを電気的に接続し、前記第１ゲートとは前記ゲート絶縁膜を介して電気的に絶縁され、半導体からなるチャネルと、
    前記第１ゲートとは、前記チャネルを挟んで形成された第２ゲートとを有する電界効果型トランジスタを備えることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記第１ゲートは、前記ソースおよび前記ドレインに対して自己整合により不純物が導入された半導体からなり、
    前記第１ゲートの不純物濃度を制御することによってしきい値電圧が設定されることを特徴とする半導体装置。
19. 同一チップ内に複数の単位メモリセルのアレイからなるメモリ部を有する半導体装置であって、
    前記単位メモリセルが、書込みトランジスタと読出しトランジスタを有しており、
    前記書込みトランジスタが、主面に絶縁層が形成された基板と、前記絶縁層上に形成されたソースおよびドレインと、前記絶縁層上であって前記ソースと前記ドレインとの間に形成され、半導体からなるチャネルと、前記絶縁層の上部であって前記ソースと前記ドレインとの間に形成され、前記チャネルとはゲート絶縁膜を介して電気的に絶縁され、前記チャネルの電位を制御するゲートとを有する電界効果型トランジスタであり、
    前記読出しトランジスタが、電界効果型トランジスタであり、
    蓄積電荷の出し入れを行う前記書込みトランジスタの前記ソースまたは前記ドレインが、ビット線に電気的に接続されており、前記ビット線とは電気的に接続されない前記ドレインまたは前記ソースが前記読出しトランジスタのゲートに電気的に接続されており、
    前記読出しトランジスタのゲート近傍に電極が形成されていることを特徴とする半導体装置。
20. 請求項１９記載の半導体装置において、
    前記電極が、前記読出しトランジスタのソースに電気的に接続されていることを特徴とする半導体装置。
21. 請求項１９記載の半導体装置において、
    前記電極が、メモリセル選択用のワード配線に電気的に接続されていることを特徴とする半導体装置。
22. 請求項１９記載の半導体装置において、
    前記単位メモリセルが、さらに選択トランジスタを有しており、
    前記選択トランジスタが、前記読出しトランジスタと直列に接続され、
    前記選択トランジスタのゲートが、メモリセル選択用のワード線に電気的に接続されていることを特徴とする半導体装置。
23. 請求項２２記載の半導体装置において、
    前記読出しトランジスタでは、前記書込みトランジスタによって出し入れされた蓄積電荷量に依存して前記読出しトランジスタのソースまたはドレイン間のコンダクタンスが変化し、
    前記読出しトランジスタのチャネル幅が前記選択トランジスタのチャネル幅よりも大きいことを特徴とする半導体装置。