CN116234299B - 动态存储器及其制作方法、soc芯片 - Google Patents
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Abstract
本申请提供了一种动态存储器及其制作方法、SOC芯片，动态存储器包括多个存储单元，存储单元包括依次层叠设置第一MOS管、导电介质层、第二MOS管。存储单元还包括连接结构，连接结构设置在贯穿导电介质层的通孔或过孔内，第一MOS管的第一栅极以及第二MOS管的第二源漏极通过连接结构实现电连接。通过在第一MOS管和第二MOS管之间设置接地的导电介质层，由于导电介质层与连接结构之间彼此绝缘，导电介质层与第一栅极以及第二源漏极也彼此绝缘，因此导电介质层可以屏蔽存储在存储节点上的电荷所产生的电场，即屏蔽了动态存储器中相邻的存储单元之间的静电干扰，即保证了存储单元内数据的测量和校准的精确性，避免了静电干扰对动态存储器的读写造成影响。
Description
技术领域
本申请涉及半导体器件技术领域，具体而言，本申请涉及一种动态存储器及其制作方法、SOC芯片。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器的应用日益广泛。
DRAM存储器通常包括多个阵列分布的存储单元，然而在现有的DRAM 存储器中，相邻的存储单元会互相干扰，这对DRAM存储器的使用造成了影响。
发明内容
本申请针对现有方式的缺点，提出一种动态存储器及其制作方法、SOC 芯片，用以解决现有技术中DRAM存储器存在的相邻存储单元之间互相干扰的问题。
第一个方面，本申请实施例提供了一种动态存储器，包括衬底和设置在所述衬底上的多个存储单元，所述存储单元包括：
第一MOS管，包括第一栅极、第一源漏极和第一有源区；
导电介质层，设置在所述第一MOS管上，所述导电介质层接地，所述导电介质层与所述第一栅极绝缘；
第二MOS管，设置在所述导电介质层上，包括第二栅极、第二源漏极和第二有源层，所述第二源漏极与所述导电介质层绝缘；
连接结构，所述连接结构设置在贯穿所述导电介质层的通孔或者过孔内，所述第一栅极与所述第二源漏极通过所述连接结构电连接，所述连接结构与所述导电介质层绝缘。
可选的，所述衬底的材料包括硅，所述连接结构和所述导电介质层之间设置有绝缘层。
可选的，在所述第一MOS管至所述第二MOS管的方向上，所述导电介质层与所述第一MOS管之间具有间距，所述导电介质层与所述第二MOS管之间具有间距。
可选的，所述导电介质层的材料包括掺杂非晶硅或者掺杂非晶硅锗，所述绝缘层的材料包括氧化硅。
可选的，所述连接结构包括至少一个过孔；和/或，所述连接结构包括至少一个金属块；
所述金属块填充在贯穿所述导电介质层的通孔内。
可选的，所述动态存储器还包括读字线、读位线、写字线、写位线；
所述读字线和读位线与所述第一源漏极电连接，所述写字线与所述第二栅极电连接，所述写位线与所述第二源漏极电连接。
第二个方面，本申请实施例提供了一种SOC芯片，包括本申请实施例中的动态存储器。
第三个方面，本申请实施例提供了一种动态存储器的制作方法，包括：
提供一衬底；
在所述衬底上制作第一MOS管，所述第一MOS管包括第一栅极；
在所述第一MOS管上制作导电介质层和连接结构，所述导电介质层接地，连接结构设置在贯穿所述导电介质层的通孔或者过孔内；
在所述导电介质层上制作第二MOS管，所述第二MOS管包括第二源漏极，所述第一栅极与所述第二源漏极通过所述连接结构电连接，所述连接结构与所述导电介质层绝缘。
可选的，所述在所述第一MOS管上制作导电介质层和连接结构，包括：
在所述第一MOS管上制作导电介质层；
在所述导电介质层上开设贯穿至所述第一栅极层的通孔；
在所述通孔的孔壁上制作绝缘层；
在所述通孔内填充金属，以形成所述连接结构，所述连接结构与所述第一栅极层电连接。
可选的，所述在所述通孔的孔壁上制作绝缘层，包括：
对所述通孔的孔壁做氧化处理，以形成所述绝缘层；
所述在所述通孔内填充金属，以形成所述连接结构，包括：
通过化学气相沉积或者原子沉积的工艺在所述通孔内填充钨，以形成所述连接结构；或者，通过电镀工艺在所述通孔内填充铜，以形成所述连接结构。
本申请实施例提供的技术方案带来的有益技术效果包括：
本申请实施例中的动态存储器包括多个存储单元，存储单元包括依次层叠设置第一MOS管、导电介质层、第二MOS管。存储单元还包括连接结构，连接结构设置在贯穿导电介质层的通孔或者过孔内，第一MOS管的第一栅极以及第二MOS管的第二源漏极通过连接结构实现电连接。通过在第一MOS管和第二MOS管之间设置接地的导电介质层，由于导电介质层与连接结构之间彼此绝缘，导电介质层与第一栅极以及第二源漏极也是彼此绝缘，因此导电介质层可以屏蔽存储在存储节点上的电荷所产生的电场，即屏蔽了动态存储器中相邻的存储单元之间的静电干扰，由此保证了存储单元内数据的测量和校准的精确性，避免了静电干扰对动态存储器的读写造成影响。
本申请实施例中的本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的动态存储器的截面结构示意图；
图2为本申请实施例提供的动态存储器的存储单元的电路结构示意图；
图3为本申请实施例提供的动态存储器的制作流程示意图；
图4a至图4y为本申请实施例提供的制作动态存储器的不同过程的结构示意图。
图中：
10-动态存储器；11-衬底；100-存储单元；101-存储节点；12-第一MOS 管；13-第二MOS管；141-读字线；142-读位线；151-写字线；152-写位线；
121-第一有源区；122-第一栅绝缘层；123-第一栅极；124-第一源漏极； 131-第二有源层；132-第二栅绝缘层；133-第二栅极；134-第二源漏极；
16-连接结构；160-金属块；18-其他膜层；
20-导电介质层；201-第一导电介质层；202-第二导电介质层；203-第三导电介质层；21-绝缘层；22-过孔；23-通孔。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
DRAM存储器中的存储单元通常包括MOS管(金属-氧化物半导体场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET) 以及一个电容，其结构较为简单，因此存储单元能够以较大密度进行集成，使得DRAM存储器的单位体积的容量较高。DRAM存储器的主要工作原理是利用电容存储电荷，通过电容内所存储电荷的多少来判断一个二进制比特是1 还是0。DRAM存储器也可以采用无电容的设计，即在存储单元中设置读取MOS 管和写入MOS管两个MOS管，读取MOS管的栅极与写入MOS管的源漏极电连接，读取MOS管的栅极电容可以作为DRAM存储器的存储电容，因此无需再另外设置电容器件，进一步简化了存储器的结构。
本申请的发明人考虑到，动态存储器在进行多比特操作时(即读取和写入多个比特的数据信息)，需要对存储单元中的数据进行高精度的校准和测量。然而对于现有的2T0C存储器(即存储器中设置2个MOS管，不设置电容)，当存储单元中的存储电容上带有电荷时，相邻的存储单元由于静电排斥的原因会互相干扰，造成存储单元内数据的测量和校准不精确，由此影响了存储器的正常读写。
本申请提供的动态存储器及其制作方法、SOC芯片，旨在解决现有技术的如上技术问题。
下面结合附图详细介绍一下本申请实施例提供的动态存储器及其制作方法、SOC芯片。
结合图1和图2所示，本申请实施提提供的动态存储器10包括衬底11 和设置在衬底11上的多个存储单元100，存储单元100包括：
第一MOS管12，包括第一栅极123、第一源漏极124和第一有源区121；
导电介质层20，设置在第一MOS管12上，导电介质层20接地，导电介质层20与第一栅极123绝缘；
第二MOS管13，设置在导电介质层20上，包括第二栅极133、第二源漏极 134和第二有源层131，第二源漏极134与导电介质层20绝缘；
连接结构16，连接结构16设置在贯穿导电介质层20的通孔23或者过孔 22内，第一栅极123与第二源漏极134通过连接结构16电连接，连接结构16 与导电介质层20绝缘。
具体的，衬底11上的多个存储单元100呈阵列排布。通过在衬底11表面需要制作第一MOS管12的区域进行掺杂工艺处理，以形成第一有源区121。第一MOS管12可以通过标准CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)工艺制成，其中，可以使用IO(Input Output，输入输出)MOS管的光罩制作第一MOS管12的氧化层(在衬底11上形成氧化层以形成第一MOS管的栅绝缘层)。第一栅极123以及第一源漏极124的位置与第一有源区121的位置对应，第一栅极123和第一有源区121绝缘，第一源漏极124 和衬底11电连接，其电连接点位于第一有源区121。第二MOS管13包括第二栅极133和第二源漏极134，第二源漏极134和第一栅极123电连接。第二MOS 管13还包括与第二源漏极134电连接的第二有源层131，第二有源层131的材料包括IGZO、ITO、IWO等金属氧化物。需要说明的是，衬底的材料可根据实际情况确定，可选的，衬底材料采用硅。因此动态存储器可以制作在硅晶圆上，即动态存储器可作为嵌入式处理器与SOC芯片或者中央处理器芯片等集成。
如图1所示，在本申请的实施例中，导电介质层20位于第一MOS管12之上(导电介质层20位于第一MOS管远离衬底的一侧)，第二MOS管13设置在导电介质层20上(第二MOS管13设置在导电介质层20远离衬底11的一侧)。第二MOS管13包括与第二源漏极134电连接的第二有源层131，第二有源层131 内制作有半导体膜层，该半导体膜层的材料包括IGZO、ITO、IWO等金属氧化物。连接结构16位于第一MOS管12和第二MOS管13之间，连接结构16穿过导电介质层20并分别与第一栅极123以及第二源漏极134电连接，即第一栅极与123 第二源漏极134通过连接结构16实现电连接。导电介质层20接地，导电介质层20与连接结构16之间彼此绝缘。
可选的，在图1中的第一方向上，导电介质层20与第一MOS管12之间具有间距h1，导电介质层20与第二MOS管13之间具有间距h2。在第一间距h1 以及第二间距h2的范围内，填充有非导电介质，以形成其他膜层18中的层间介质层或者绝缘层等。因此，可以较为容易地使导电介质层20与第一栅极123 以及第二源漏极124互相绝缘。第一间距h1以及第二间距h2的具体数值可以根据实际情况进行调整。需要说明的是，第一间距h1指的是图1中第一导电介质层201的下表面与第一栅极123的上表面之间的距离，第二间距h2指的是图 1中第二源漏极134的下表面与第三导电介质层203的上表面之间的距离。
具体地，如图1和图2所示，动态存储器10还包括读字线141、读位线142、写字线151和写位线152，其中读字线141和读位线142与第一源漏极124电连接，写字线151与第二栅极133电连接，写位线152与第二源漏极134电连接。第一MOS管12作为动态存储器10的读取MOS管，第二MOS管13作为动态存储器10的写入MOS管。存储单元100中包括存储节点101，第一MOS管的栅极寄生电容即可作为存储节点101的电容，即数据信号存储在第一MOS管栅极的寄生电容上。需要说明的是，动态存储器10中还包括其他膜层18，其他膜层18 包括钝化层、层间介质层等，具体可以根据实际情况进行确定。
本申请实施例中，通过在第一MOS管12和第二MOS管13之间设置接地的导电介质层20，由于导电介质层与20与连接结构16之间彼此绝缘，导电介质层20与第一栅极123以及第二源漏极134也是彼此绝缘，因此导电介质层20 可以屏蔽存储在存储节点101上的电荷所产生的电场，即屏蔽了动态存储器10 中相邻的存储单元100之间的静电干扰，由此保证了存储单元100内数据的测量和校准的精确性，避免了静电干扰对动态存储器10的读写造成影响。
需要说明的是，连接结构16与导电介质层20之间实现绝缘的方式可根据实际情况进行确定，例如，使连接结构16与导电介质层20之间保持一定的间隙，即连接结构16与导电介质层20之间不接触。可选的，如图1所示，在本申请的实施例中，连接结构16和导电介质层20之间设置有绝缘层21，由此可以保证连接结构16和导电介质层20之间的绝缘性能。另一方面，由于导电介质层20与连接结构16之间相隔有绝缘层21，导电介质层20和连接结构16之间形成了一个电容，该电容增大了动态存储器10的存储电容，因此可以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。绝缘层的材料以及厚度可以根据实际情况进行确定，此处不作限定。
在本申请的实施例中，导电介质层20的材料可以为掺杂的非晶硅，也可以是掺杂的非晶硅锗(SiGe)，具体可根据实际情况进行确定。在动态存储器10 的制作过程中,采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积)工艺或者LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)工艺沉积掺杂的非晶硅材料或者非晶硅锗材料，以形成导电介质层20。非晶硅材料或者非晶硅锗材料中的掺杂浓度决定了导电介质层20的导电能力，可以根据实际情况进行调整。采用掺杂非晶硅材料作为导电介质层20的材料，工艺上较为容易，制作成本较低。
如图1所示，在沉积形成导电介质层20后，可以通过蚀刻工艺在导电介质层20上开设过孔22，然后在对过孔22的孔壁进行氧化处理，以形成绝缘层21，绝缘层21的材料为氧化硅。可以理解的是，绝缘层21也可以通过在过孔22的孔壁上沉积绝缘材料形成，具体可根据实际情况确定。
可选的，连接结构16包括至少一个过孔22。例如，在动态存储器10的制作过程中，在第一栅极123和第二源漏极134之间的其他膜层18上开设通孔，然后在通孔的孔壁上沉积金属材料，并使金属材料分别连接第一栅极123和第二源漏极134，以形成过孔22。即第一栅极123和第二源漏极134通过过孔22 实现电连接。过孔22中的金属也可以增大第一MOS管12的栅极电容，即使得存储节点101的存储电容增大，以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。另外，在制作第二MOS管13的第二源漏极 134时，可以同时将金属膜层沉积在过孔22中，以实现一栅极层123和第二源漏极134的电连接，在工艺上较为容易。
若不是仅在通孔的孔壁上沉积金属层，而是在整个过孔中均沉积金属，可以形成金属块160的结构。如图1所示，在本申请的实施例中，连接结构16包括一个金属块160。通过在第一栅极123和第二源漏极134之间设置金属块160，可以进一步地增大第一MOS管12的栅极电容，即可以增大存储节点101的存储电容，有利于延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。金属块160的尺寸(例如面积大小、厚度等)可以根据实际情况进行调整，此处不作限定。各金属块160之间互相电连接，金属块160的数量越多，存储节点101的存储电容越大，金属块160的具体数量可根据实际情况进行确定。
需要说明的是，导电介质层20可以是单层结构，也可以是多层结构。如图 1所示，在本申请的实施例中，导电介质层20包括沿第一MOS管12至第二MOS 管13方向依次层叠设置的第一导电介质层201、第二导电介质层202和第三导电介质层203。第一导电介质层201和第三导电介质层203上开设有过孔22，过孔22中沉积有金属材料，过孔22中的金属材料与第一栅极123以及第二源漏极134电连接。第二导电介质层202上开设有通孔23，通孔23内填充金属材料以形成金属块160，金属块160与两个过孔22中的金属材料电连接，因此，两个过孔22与一个金属块160构成了使第一栅极123以及第二源漏极134电连接的连接结构16，即连接结构16包括至少一个金属块160和至少两个过孔22。连接结构16中金属块160以及过孔22的数量可根据实际情况进行调整，金属块160和过孔22的数量越多，越有利于增大存储节点101的存储电容，以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。
基于同一种发明构思，本申请实施例还提供一种SOC(System on chip，片上系统)芯片，该SOC芯片包括本申请实施例提供的上述动态存储器10。由于 SOC芯片包括本申请实施例提供的上述动态存储器10，因此SOC芯片具有与动态存储器10相同的有益效果，这里不再赘述。
基于同一种发明构思，本申请实施例还提供一种动态存储器10的制作方法，如图3所示，包括：
S101、提供一衬底；
S102、在衬底上制作第一MOS管，第一MOS管包括第一栅极；
S103、在第一MOS管上制作导电介质层和连接结构，导电介质层接地，连接结构设置在贯穿导电介质层的通孔或者过孔内；
S104、在第一导电介质层上制作第二MOS管，第二MOS管包括第二源漏极，第一栅极与第二源漏极通过连接结构电连接，连接结构与导电介质层绝缘。
在一种具体的实施方式中，本申请实施例中在第一MOS管上制作导电介质层和连接结构，包括：
在第一MOS管上制作导电介质层；
在导电介质层上开设贯穿至第一栅极层的通孔；
在通孔的孔壁上制作绝缘层；
在通孔内填充金属，以形成连接结构，连接结构与第一栅极层电连接。
在一种具体的实施方式中，本申请实施例中在通孔的孔壁上制作绝缘层，包括：
对通孔的孔壁做氧化处理，以形成绝缘层；
在通孔内填充金属，以形成连接结构，包括：
通过化学气相沉积或者原子沉积的工艺在通孔内填充钨，以形成连接结构；或者，通过电镀工艺在通孔内填充铜，以形成连接结构。
下面结合附图详细介绍本申请实施例中制作动态存储器10的具体过程。
如图4a所示，首先，提供一衬底11，该衬底11的材料可以为硅。可选的，将硅晶圆作为衬底11。将高纯度的多晶硅溶解后掺入硅晶体晶种，然后将其慢慢拉伸，形成圆柱形的单晶硅棒；单晶硅棒在经过研磨、抛光、切片后所形成的晶圆片，即是硅晶圆，在硅晶圆上刻蚀出集成电路结构后，即可制成SOC芯片。通过将硅晶圆作为动态存储器10的衬底11，动态存储器10可以作为嵌入式存储器与SOC芯片集成。
如图4b所示，接着，对衬底11上需要制作第一栅极123的位置对应位置处制作第一栅绝缘层122，第一栅绝缘层122的材料包括氧化硅或者氮化硅等具有良好绝缘性能的材料。
如图4c所示，接着，对衬底11上需要制作第一MOS管12的位置对应位置处进行掺杂处理，以形成第一有源区121。
如图4d所示，接着，通过构图工艺在第一栅绝缘层122上制作第一栅极123 (即在第一栅绝缘层122远离衬底11的一侧制作第一栅极123)。第一栅极123 的材料可以是掺杂的多晶硅，也可以是金属，具体可根据实际情况进行确定。
如图4e所示，接着，通过构图工艺在第一有源区121远离衬底11的一侧制作第一源漏极124、读字线以及读位线(图4e中均未示出)，第一源漏极124 的材料包括铝或者铜等具有良好导电性能的金属，具体可根据实际情况进行确定。需要说明的是，第一源漏极124、读字线以及读位线可以是同层设置，即在动态存储器10的制作过程中第一源漏极124、读字线以及读位线通过一道构图工艺形成，由此简化动态存储器10的结构和制作工艺。
如图4f所示，接着，在第一MOS管12远离衬底11的一侧制作其他膜层18，其他膜层18包括层间介质层或者绝缘层等非导电介质层，具体可根据实际情况进行确定。其他膜层18覆盖第一MOS管12。
如图4g所示，接着，通过PECVD或者LPCVD工艺在其他膜层18远离衬底11的一侧制作第一导电介质层201。
如图4h所示，接着，通过构图工艺在第一导电介质层201上开设贯穿至第一栅极123的过孔22。
如图4i所示，接着，对第一导电介质层201的表面做氧化处理，以形成绝缘层21。
如图4j所示，接着，在过孔22中填充金属材料，并使填充的金属材料与第一栅极123电连接；金属材料包括铜或者钨等具有良好导电性能的材料，具体可以根据实际情况确定。若金属材料为钨，采用化学气相沉积或者原子层沉积的方式在过孔22中填充，若金属材料为铜，采用电镀的方式在过孔22中填充。
如图4k所示，接着，对第一导电介质层201远离衬底11的表面，即对第一导电介质层201的上表面进行研磨处理，以去除第一导电介质层201上表面的绝缘层21，并使第一导电介质层201的表面平坦化。
如图4l所示，接着，通过PECVD或者LPCVD工艺在第一导电介质层201远离衬底11的一侧制作第二导电介质层202。
如图4m所示，接着，通过构图工艺在第二导电介质层202上开设贯穿至第一导电介质层201的通孔23。
如图4n所示，接着，对第二导电介质层202的表面做氧化处理，以在第二导电介质层202远离衬底的一侧以及通孔23的孔壁上形成绝缘层21。
如图4o所示，接着，在通孔23内填充金属材料，以形成金属块160。金属材料包括铜或者钨等具有良好导电性能的材料，具体可以根据实际情况确定。若金属材料为钨，采用化学气相沉积或者原子层沉积的方式在通孔23中填充形成金属块160，若金属材料为铜，采用电镀的方式在通孔23中填充形成金属块 160。需要说明的是，在填充第二导电介质层202的通孔23时，需要对下层金属(第一导电介质层201的过孔22中的金属)的表面进行清洗，以去除金属表面的氧化层，防止金属之间的接触不良，影响导电性能。另外，若采用铜作为填充的金属材料，在第一导电介质层201上刻蚀出过孔22后可以先不对其进行填充，待制作了第二导电介质层202并在第二导电介质层上刻蚀出通孔23后，再将通孔23和过孔22一起填充。
如图4p所示，接着，对第二导电介质层202远离衬底11的表面，即对第二导电介质层202的上表面进行研磨处理，以去除第二导电介质层202表面的绝缘层21；之后，对金属块160的表面作氧化处理(形成绝缘层)，之后进行研磨以使金属块160的部分表面被绝缘层21覆盖。以保证后续在第二导电介质层202上继续制作第三导电介质层203后，第三导电介质层203与金属块160 之间是绝缘的。金属块160表面所覆盖的绝缘层21的尺寸可根据金属块160的尺寸、以及后续在第三导电介质层203上刻蚀过孔的尺寸进行调整，能够保证金属块160与第三导电介质层203之间是绝缘的即可。
如图4q所示，接着，通过PECVD或者LPCVD工艺在第二导电介质层202上 (第二导电介质层202远离衬底11的一侧)制作第三导电介质层203。
如图4r所示，接着，通过构图工艺在第三导电介质层203上刻蚀出贯穿至第二导电介质层202中金属块160的过孔22。
如图4s所示，接着，对第三导电介质层203的表面做氧化处理，以在第三导电介质层203远离衬底11的一侧以及过孔22的孔壁上形成绝缘层21。
如图4t所示，接着，在过孔中沉积金属材料，沉积的金属材料包括铜或者钨等具有良好导电性能的材料，具体可以根据实际情况确定。若金属材料为钨，采用化学气相沉积或者原子层沉积的方式进行沉积，若金属材料为铜，采用电镀的方式进行沉积。
如图4u所示，接着，对第三导电介质层203远离衬底11的一侧进行研磨，以使过孔22处的金属材料以及与过孔22的位置对应位置处的绝缘层21突出第三导电介质层203远离衬底11一侧的表面。请参阅图1和图4u，使过孔处的金属材料突出第三导电介质层203远离衬底11一侧的表面，是为了在后续制作第二MOS管13时，使第二MOS管13的第二源漏极134的下表面与第三导电介质层203的上表面之间保持一定的间距，以使第二源漏极134与第三导电介质层 203之间保持绝缘。
如图4v所示，接着，在第三导电介质层203远离衬底11的一侧制作其他膜层18(非导电介质层),之后在其他膜层18上刻蚀凹槽，并在凹槽中通过沉积工艺制作第二MOS管的第二源漏极134。
如图4w所示，接着，通过构图工艺在其他膜层18以及第二源漏极134远离衬底11的一侧制作形成第二MOS管的第二有源层131。
如图4x所示，接着，在第二有源层131远离衬底11的一侧依次通过构图工艺制作形成第二栅绝缘层132和第二栅极层133，以形成第二MOS管13。
如图4y所示，接着，在第二MOS管13远离衬底11的一侧制作其他膜层18，并使其他膜层18覆盖第二MOS管13的第二有源层131，以完成动态存储器10 的制作。
应用本申请实施例，至少能够实现如下有益效果：
1、本申请实施例中的动态存储器包括多个存储单元，存储单元包括依次层叠设置第一MOS管12、导电介质层20、第二MOS管13。存储单元100 还包括连接结构16，连接结构16设置在贯穿导电介质层20的通孔23或者过孔22内，第一MOS管12的第一栅极133以及第二MOS管13的第二源漏极134 通过连接结构16实现电连接。通过在第一MOS管12和第二MOS管13之间设置接地的导电介质层20，由于导电介质层与20连接结构16之间彼此绝缘，导电介质层20与第一栅极123以及第二源漏极134也是彼此绝缘，因此导电介质层 20可以屏蔽存储在存储节点101上的电荷所产生的电场，即屏蔽了动态存储器 10中相邻的存储单元100之间的静电干扰，由此保证了存储单元100内数据的测量和校准的精确性，避免了静电干扰对动态存储器10的读写造成影响。
2、通过在连接结构16和导电介质层20之间设置有绝缘层21，由此可以保证连接结构16和导电介质层20之间的绝缘性能。另一方面，由于导电介质层20与连接结构16之间相隔有绝缘层21，导电介质层20和连接结构16之间形成了一个电容，该电容增大了动态存储器10的存储电容，因此可以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。
3、在本申请的实施例中，导电介质层20的材料为掺杂的非晶硅，在动态存储器10的制作过程中,采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积)工艺或者LPCVD(-Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)工艺沉积掺杂的非晶材料，以形成导电介质层20。采用掺杂非晶硅材料作为导电介质层20的材料，工艺上较为容易，制作成本较低。
4、通过在第一栅极123和第二源漏极134之间设置金属块160，可以进一步地增大第一MOS管12的栅极电容，即可以增大存储节点101的存储电容，有利于延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种动态存储器，包括衬底和设置在所述衬底上的多个存储单元，其特征在于，所述存储单元包括：
第一MOS管，包括第一栅极、第一源漏极和第一有源区；
导电介质层，设置在所述第一MOS管上，所述导电介质层接地，所述导电介质层与所述第一栅极绝缘；
第二MOS管，设置在所述导电介质层上，包括第二栅极、第二源漏极和第二有源层，所述第二源漏极与所述导电介质层绝缘；
连接结构，所述连接结构设置在贯穿所述导电介质层的通孔或者过孔内，所述第一栅极与所述第二源漏极通过所述连接结构电连接，所述连接结构与所述导电介质层绝缘。
2.根据权利要求1所述的动态存储器，其特征在于，所述衬底的材料包括硅，所述连接结构和所述导电介质层之间设置有绝缘层。
3.根据权利要求2所述的动态存储器，其特征在于，在所述第一MOS管至所述第二MOS管的方向上，所述导电介质层与所述第一MOS管之间具有间距，所述导电介质层与所述第二MOS管之间具有间距。
4.根据权利要求3所述的动态存储器，其特征在于，所述导电介质层的材料包括掺杂非晶硅或者掺杂非晶硅锗，所述绝缘层的材料包括氧化硅。
5.根据权利要求3所述的动态存储器，其特征在于，所述连接结构包括至少一个过孔；和/或，所述连接结构包括至少一个金属块；
所述金属块填充在贯穿所述导电介质层的通孔内。
6.根据权利要求1至5中任一项所述的动态存储器，其特征在于，所述动态存储器还包括读字线、读位线、写字线、写位线；
所述读字线和读位线与所述第一源漏极电连接，所述写字线与所述第二栅极电连接，所述写位线与所述第二源漏极电连接。
7.一种SOC芯片，其特征在于，包括权利要求1至6中任意一项所述的动态存储器。
8.一种动态存储器的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上制作第一MOS管，所述第一MOS管包括第一栅极；
在所述第一MOS管上制作导电介质层和连接结构，所述导电介质层接地，连接结构设置在贯穿所述导电介质层的通孔或者过孔内，所述导电介质层与所述第一栅极绝缘；
在所述导电介质层上制作第二MOS管，所述第二MOS管包括第二源漏极，所述第二源漏极与所述导电介质层绝缘，所述第一栅极与所述第二源漏极通过所述连接结构电连接，所述连接结构与所述导电介质层绝缘。
9.根据权利要求8所述的制作方法，其特征在于，所述在所述第一MOS管上制作导电介质层和连接结构，包括：
在所述第一MOS管上制作导电介质层；
在所述导电介质层上开设贯穿至所述第一栅极层的通孔；
在所述通孔的孔壁上制作绝缘层；
在所述通孔内填充金属，以形成所述连接结构，所述连接结构与所述第一栅极层电连接。
10.根据权利要求9所述的制作方法，其特征在于，所述在所述通孔的孔壁上制作绝缘层，包括：
对所述通孔的孔壁做氧化处理，以形成所述绝缘层；
所述在所述通孔内填充金属，以形成所述连接结构，包括：
通过化学气相沉积或者原子沉积的工艺在所述通孔内填充钨，以形成所述连接结构；或者，通过电镀工艺在所述通孔内填充铜，以形成所述连接结构。
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