JP2013207247A - 半導体装置及び半導体装置の作製方法 - Google Patents

Abstract

【課題】微細な構造を有する半導体装置を提供する。微細な構造を有する半導体装置を歩留まりよく作製する。
【解決手段】半導体層と、半導体層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層の側面を覆う側壁絶縁層と、を形成し、これらを覆うようにソース電極層及びドレイン電極層となる導電膜を形成し、導電膜上に第１の保護膜を形成し、第１の保護膜上に設けたレジスト膜に第１のエッチングを行うことで、ゲート電極層と重畳する領域が除去されたレジストマスクを形成し、該レジストマスクを用いて第１の保護膜に第２のエッチングを行うことで第２の保護膜を形成し、該第２の保護膜をマスクとして、導電膜に第３のエッチングを行うことで、導電膜のゲート電極層と重畳する領域を除去し、ソース電極層及びドレイン電極層を形成する。
【選択図】図２

Description

半導体装置及び半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

半導体装置の高集積化、高速化、低消費電力化を達成するためには、半導体装置に用いられるトランジスタの微細化が必須であり、微細化を達成するための技術が求められている。一般的に半導体装置製造工程では、フォトリソグラフィ工程を用いて微細な構造の形成が行われている。

しかし、近年の半導体装置の微細化は、フォトリソグラフィ工程に用いる露光装置の解像限界以下の構造を要求するまでに至っており、露光装置の解像限界以下の構造を形成する方法について研究が行われている（例えば、特許文献１参照）。

特開２００９−１６８１４号公報

露光装置の解像限界以下の構造を有する半導体装置では、形状を正確に加工することが困難であり、配線間のショートやコンタクト不良といった問題が生じやすい。そのため、半導体装置の微細化に伴って、歩留まりの低下が懸念される。

そこで、本発明の一態様は、微細な構造を有する半導体装置を提供することを課題の一とする。微細な構造を有する半導体装置を歩留まりよく作製することを課題の一とする。

本発明の一態様は、半導体層と、半導体層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層の側面を覆う側壁絶縁層と、を形成し、これらを覆うようにソース電極層及びドレイン電極層となる導電膜を形成し、導電膜上に第１の保護膜を形成し、第１の保護膜上に設けたレジスト膜に第１のエッチングを行うことで、ゲート電極層と重畳する領域が除去されたレジストマスクを形成し、該レジストマスクを用いて第１の保護膜に第２のエッチングを行うことで第２の保護膜を形成し、該第２の保護膜をマスクとして、導電膜に第３のエッチングを行うことで、導電膜のゲート電極層と重畳する領域を除去し、ソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。

レジスト膜は塗布法によって形成され、レジスト膜の下面はレジスト膜と重畳する構造に応じた凹凸を有しているが、レジスト膜の上面はほぼ平坦となっている。そのため、レジスト膜のゲート電極層と重畳する領域は他の領域よりも膜厚が薄くなっており、レジスト膜に異方性のエッチング（第１のエッチング）を行うと、自己整合的にゲート電極層と重畳する領域が除去されたレジストマスクを形成することができる。レジストマスクの形成において、精密な位置合わせが不要なため、精密な加工を正確に行うことができ、半導体装置の作製工程において、形状や特性のばらつきを低減することができる。

第１の保護膜に該レジストマスクを用いた第２のエッチングを行うことで第２の保護膜を形成する。そのため、第２のエッチングは、レジストマスクのエッチングレートより、第１の保護膜のエッチングレートが低い条件とする。

導電膜に第２の保護膜をマスクとした第３のエッチングを行うことで、ソース電極層及びドレイン電極層を形成する。第３のエッチングにおいて、導電膜のエッチングレートより第２の保護膜のエッチングレートは低い。

したがって、本発明の一態様は、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層の側面を覆う側壁絶縁層を形成し、半導体層、ゲート絶縁層、ゲート電極層、及び側壁絶縁層を覆う導電膜を形成し、導電膜上に第１の保護膜を形成し、第１の保護膜上にレジスト膜を形成し、レジスト膜に第１のエッチングを行い、レジスト膜のゲート電極層と重畳する領域が除去されたレジストマスクを形成し、レジストマスクを用いて第１の保護膜に第２のエッチングを行うことで、第１の保護膜のゲート電極層と重畳する領域が除去された第２の保護膜を形成し、第２の保護層をマスクとして導電膜に第３のエッチングを行うことで、前記導電膜の前記ゲート電極層と重畳する領域を除去し、ソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。

第３のエッチングにおける、第２の保護膜に対する導電膜のエッチングの選択比は２以上、より好ましくは５以上である。なお、第３のエッチングに用いるガスは、酸素を含むガス、酸素と塩素を含むガス等があげられる。

ソース電極層、ドレイン電極層、第２の保護膜、ゲート電極層、及び側壁絶縁層上に酸化物絶縁層を形成し、酸化物絶縁層及び第２の保護膜に、第４のエッチングを行うことで、ソース電極層及びドレイン電極層に達する開口を形成し、第４のエッチングにおいて、ソース電極層及びドレイン電極層のエッチングレートよりも酸化物絶縁層及び第２の保護膜のエッチングレートが大きい半導体装置の作製方法である。

また、本発明の一態様は半導体層と、半導体層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層の側面を覆う側壁絶縁層と、半導体層、ゲート絶縁層の側面及び側壁絶縁層の側面と接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上の保護膜と、ソース電極層、ドレイン電極層、保護膜、ゲート電極層、及び側壁絶縁層上の酸化物絶縁層と、を有し、酸化物絶縁層及び保護膜は、ソース電極層またはドレイン電極層に達する開口を含み、ソース電極層及びドレイン電極層の側壁絶縁層と接する側面は、側壁絶縁層と接する下端部と、保護膜と端部が一致する上端部と、を含み、下端部と上端部は高さが異なる半導体装置である。

保護膜は、ソース電極層及びドレイン電極層のエッチングにおいて、マスクとして機能する。保護膜は窒化タンタル、または酸化窒化シリコンを含む。

ソース電極層及びドレイン電極層はタングステン、またはモリブデンを含む導電膜から形成すればよい。

また、ゲート電極層上面に積層された絶縁層を形成してもよい。該絶縁層を形成することで、ゲート電極層と、ソース電極層及びドレイン電極層との絶縁性が保証されるため、さらに半導体装置の歩留まりを向上させることができる。

また、ゲート電極層上面に積層して、絶縁層を設ける場合、側壁絶縁層はゲート電極層及び絶縁層の側面を覆うことが好ましい。

また、本発明の一態様の半導体装置の作製方法によって、微細な半導体装置を歩留まりよく形成することができる。したがって、本発明の一態様の半導体装置はゲート電極層のチャネル長方向の長さを１００ｎｍ以下、好ましくは３０ｎｍ以下とすることができ、半導体装置の高集積化、高性能化を図ることができる。

また、半導体層として酸化物半導体層を用いると好ましい。

また、酸化物絶縁層が含む開口を介して、ソース電極層及びドレイン電極層と電気的に接続する配線層を有していてもよい。

本発明の一態様によって、微細な構造を有する半導体装置を提供することができる。微細な構造を有する半導体装置を歩留まりよく作製することができる。

本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 半導体装置の一形態を示す断面図、上面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態である電子機器を説明する図。 半導体装置の一形態である電子機器を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。

なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。

また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。

また「チャネル長方向」とは、ソース領域（またはソース電極）からドレイン領域（ドレイン電極）へと向かう方向、またはその反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通る方向をいう。

また、本明細書中では、Ａに対するＢのエッチングの「選択比」とは、同一のエッチング条件における、Ｂのエッチングレート（エッチング速度ともいう）をＡのエッチングレートで割ったものと定義する。例えば「保護膜に対する導電膜のエッチングの選択比」とは、導電層のエッチングレートを保護膜のエッチングレートで割った値を意味している。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について説明する。図１に本発明の一態様の半導体装置を示す。図１（Ａ）は本発明の一態様の半導体装置の上面図を示し、図１（Ｂ）は図１（Ａ）に示す一点鎖線Ａ−Ｂにおける断面図を示す。

トランジスタ４２０を含む半導体装置は、基板４００上の下地絶縁層４３６と、半導体層４０３と、半導体層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極層４０１と、ゲート電極層４０１の側面を覆う側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂと、半導体層４０３上の、ゲート絶縁層４０２及び側壁絶縁層４１２ａの側面を覆うソース電極層４０５ａと、半導体層４０３上の、ゲート絶縁層４０２及び側壁絶縁層４１２ｂの側面を覆うドレイン電極層４０５ｂと、ソース電極層４０５ａ上の保護膜４０７ａと、ドレイン電極層４０５ｂ上の保護膜４０７ｂと、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、とを有する。

また、本実施の形態に示す半導体装置は、第２の保護膜４０７ａ、第２の保護膜４０７ｂ、ゲート電極層４０１、及び側壁絶縁層４１２ａ、４１２ｂ上の酸化物絶縁層４０８と、酸化物絶縁層４０８、第２の保護膜４０７ａ及び第２の保護膜４０７ｂに設けられた開口を介してソース電極層４０５ａ及びドレイン電極層４０５ｂとそれぞれ接続する配線層４０９ａ及び配線層４０９ｂと、を有する。

保護膜４０７ａ及び保護膜４０７ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成するエッチングにおいてマスクとして機能する。そのため、保護膜４０７ａ及び保護膜４０７ｂの側壁絶縁層と重畳する側面はソース電極層４０５ａ及びドレイン電極層４０５ｂの側壁絶縁層と接する側面とはほぼ連続した面を形成している。

また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの側壁絶縁層と接する側面において、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂと接する端部を下端部とし、保護膜４０７ａ及び保護膜４０７ｂと接する端部を上端部とすると、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上端部は保護膜４０７ａ及び保護膜４０７ｂの端部と一致し、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上端部と下端部はそれぞれ高さが異なる。

保護膜４０７ａ及び保護膜４０７ｂは絶縁性材料であっても導電性材料であってもよい。保護膜４０７ａ及び保護膜４０７ｂが絶縁性材料で形成されている場合、保護膜４０７ａ及び保護膜４０７ｂは酸化物絶縁層４０８と同様に、トランジスタ４２０上に形成された絶縁層の一部として機能する。

保護膜４０７ａ及び保護膜４０７ｂが導電性材料で形成されている場合、保護膜４０７ａ及び保護膜４０７ｂはソース電極層４０５ａ及びドレイン電極層４０５ｂの一部として機能する。また、保護膜４０７ａ及び保護膜４０７ｂを積層構造として、ソース電極層及びドレイン電極層と接する領域は導電性材料、酸化物絶縁層４０８と接する領域は絶縁性材料で形成することもできる。

本発明の一態様の半導体装置の作製方法について、図２及び図３を用いて説明する。

まず、基板４００上に下地絶縁層４３６を形成する。

使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。

また、基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。

下地絶縁層４３６は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。なお、下地絶縁層４３６をスパッタリング法を用いて形成すると、水素等の不純物元素を低減することができる。

下地絶縁層４３６としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。

なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。

なお、基板４００と後に設ける半導体層４０３との絶縁性を確保できるようであれば、図４（Ａ）に示すトランジスタ４３０のように、下地絶縁層を設けない構成とすることもできる。

続いて、下地絶縁層４３６上に半導体層４０３を形成する。半導体層４０３は、シリコン系半導体（アモルファスシリコン、多結晶シリコン等）、酸化物半導体（酸化亜鉛、酸化インジウム等）等を用いることができる。半導体層４０３に用いる好適な半導体として酸化物半導体があげられる。酸化物半導体については、実施の形態２において詳細を説明する。

半導体層４０３は、基板４００上に半導体膜を成膜した後、該半導体膜を島状の半導体層４０３に加工することで形成できる。半導体膜はスパッタリング法、蒸着法、パルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ法）、ＰＬＤ法、ＡＬＤ法、またはＭＢＥ法などを用いて成膜することができる。

続いて、半導体層４０３上にゲート絶縁膜を形成する。

ゲート絶縁膜の材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などのＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜は、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁膜の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、いわゆるＣＰスパッタ装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。

本実施の形態では、ＣＶＤ法により、酸化窒化シリコンを２０ｎｍ成膜する。なお、ここでは、ゲート絶縁膜の成膜後、島状のゲート絶縁層４０２への加工は行わない。

なお、ゲート絶縁膜の被覆性を向上させるために、半導体層４０３上面に平坦化処理を行ってもよい。特にゲート絶縁膜として膜厚の小さい絶縁膜を用いる場合、半導体層４０３の表面は平坦性が良好であることが好ましい。

次に、ゲート絶縁膜上に、半導体層４０３と重畳するように、ゲート電極層４０１を形成する。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁膜と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ、または５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。

ゲート電極層４０１の膜厚は、５０ｎｍ以上３００ｎｍ以下が好ましい。本実施の形態では、スパッタリング法を用いて、膜厚３０ｎｍの窒化タンタルと膜厚２００ｎｍのタングステンの積層を成膜する。

また、ゲート電極層４０１のチャネル長方向の長さは、１００ｎｍ以下、好ましくは、３０ｎｍ以下であるとよい。本発明の一態様の半導体装置は、ゲート電極層４０１のチャネル長方向の長さによってチャネル長を決定することができるため、チャネル長が小さいトランジスタとすることができる。

なお、ここで、ゲート電極層４０１をマスクとして、半導体層４０３に不純物元素を導入し、半導体層４０３の抵抗を低減してもよい。不純物元素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０^１３〜５×１０^１６ｉｏｎｓ／ｃｍ^２とするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。

また、半導体層４０３に不純物元素を導入する処理は、複数回行っても良い。半導体層４０３に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。

不純物元素が導入されることで抵抗が低減された領域を半導体層が有することにより、半導体層４０３と、後に形成されるソース電極層及びドレイン電極層とのコンタクト抵抗が小さくなる。コンタクト抵抗が小さくなったことで、ソース電極層及びドレイン電極層近傍の電界が緩和され、オン特性が高く、高速動作、高速応答が可能な、電気特性に優れた半導体装置とすることができる。

次に、ゲート絶縁膜及びゲート電極層４０１上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂを形成する。エッチングには、異方性エッチングを用いる。さらに、ゲート電極層４０１、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂをマスクとして、ゲート絶縁膜をエッチングし、ゲート絶縁層４０２を形成する（図２（Ａ）参照）。

側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂとなる絶縁層は代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。また、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂはプラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。

本実施の形態では、酸化窒化シリコン膜を用いて、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂを形成する。

次いで、半導体層４０３、ゲート絶縁層４０２、ゲート電極層４０１、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂ上に、ソース電極層及びドレイン電極層（これらと同じ層で形成される配線等を含む）となる導電膜４１５を形成する（図２（Ｂ）参照）。

導電膜４１５は、ゲート電極層４０１と同様の材料、方法を用いて形成することができる。導電膜４１５は、導電膜を形成し、導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、導電膜を選択的にエッチングすることで島状に加工した後、レジストマスクを除去することで形成できる。なお、該エッチング工程では、ゲート電極層４０１と重畳する領域の導電膜４１５の除去は行わない。導電膜４１５の膜厚は、１０ｎｍ以上５０ｎｍ以下とする。本実施の形態では、３０ｎｍのタングステン膜を形成する。

続いて、導電膜４１５上に第１の保護膜４１６を形成し（図２（Ｃ）参照）、第１の保護膜上にレジスト膜４１７を形成する（図２（Ｄ）参照）。

第１の保護膜４１６は、後の形成工程において導電膜４１５のエッチング（第３のエッチング）のマスクとして機能する膜である。したがって、第１の保護膜４１６は導電膜４１５とエッチングの選択比がとれる材料を含む。具体的には、第３のエッチングにおいて、保護膜４１６に対する導電膜４１５のエッチングの選択比が２以上、好ましくは５以上とする。なお、ここで形成する保護膜と、マスクとして機能する保護膜とは形状が異なるため、説明の便宜上、マスク形状へ加工される以前の保護膜を第１の保護膜、マスクとして機能するように加工された保護膜を第２の保護膜と呼んで区別する。

例えば、導電膜４１５としてタングステンまたはモリブデンを用いた場合、第１の保護膜４１６としては酸化窒化シリコン、酸化タンタル等を用いることができる。本実施の形態では、第１の保護膜４１６として、酸化窒化シリコン膜を３０ｎｍ形成する。

レジスト膜４１７としては、フォトレジスト材料を使用すればよい。例えば、ノボラック樹脂を主成分とするレジスト、ポリエチレン系樹脂を主成分とするレジスト等を用いることができる。これらのレジストは、ドライエッチングに対する耐性が優れているため好ましい。

レジスト膜４１７は、塗布法によって形成する。そのためレジスト膜の下面は、レジスト膜の下に形成される構造に応じた凹凸を有しているが、レジスト膜の上面はほぼ平坦となっている。したがって図２（Ｄ）に示すように、レジスト膜４１７のゲート電極層４０１と重畳する領域は他の領域よりも膜厚が薄くなっている。

続いて、レジスト膜４１７に異方性のエッチング（第１のエッチング）を行い、ゲート電極層４０１と重畳するレジスト膜４１７が除去されるまで、レジスト膜４１７の膜厚を減少させて第１の保護膜４１６を露出させ、レジスト膜４１７のゲート電極層４０１と重畳する領域が除去されたレジストマスク４１８を形成する（図３（Ａ）参照）。

レジスト膜４１７のエッチング（第１のエッチング）は異方性エッチングである。先に述べたようにレジスト膜４１７はゲート電極層４０１と重畳する領域の膜厚が他の領域と比較して薄い。したがって、レジスト膜４１７に対して異方性のエッチングを行うと、膜厚の薄いゲート電極層４０１と重畳する領域のレジスト膜４１７が全て除去されても、他の領域のレジスト膜は残り、残ったレジスト膜によってレジストマスク４１８を自己整合的に形成することができる。レジストマスク４１８の形成において、精密な位置合わせが不要なため、精密な加工を正確に行うことができ、半導体装置の作製工程において、形状や特性のばらつきを低減することができる。

エッチングとしては、ドライエッチングを用いても、ウェットエッチングを用いてもよい。ただし、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、四フッ化炭素（ＣＦ_４）、塩素（Ｃｌ_２）、酸素（Ｏ_２）等を含むガスを用いることが好ましい。さらに、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。

次に、レジストマスク４１８を用いて第１の保護膜４１６をエッチング（第２のエッチング）し、第１の保護膜４１６のゲート電極層４０１と重畳する領域を除去して分断し、第２の保護膜４０７ａ、第２の保護膜４０７ｂを形成する（図３（Ｂ）参照）。

第１の保護膜４１６のエッチング（第２のエッチング）には異方性のエッチングを行う。例えば、エッチングガスとしてトリフルオロメタン（ＣＨＦ_３）、オクタフルオロシクロブタン（Ｃ_４Ｆ_８）、テトラフルオロメタン（ＣＦ_４）等のフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）等の希ガスまたは水素（Ｈ_２）を添加しても良い。さらに、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。

第２のエッチングは、第２の保護膜４０７ａ及び第２の保護膜４０７ｂにレジストマスク４１８の形状を反映した精密な加工を行う。そのため、レジストマスク４１８と第１の保護膜４１６（第２の保護膜４０７ａ及び第２の保護膜４０７ｂ）のエッチングの選択比がとれる、具体的には、第２のエッチングにおいて、レジストマスク４１８に対する第１の保護膜４１６のエッチングの選択比が２以上、好ましくは５以上とする。

レジストマスク４１８は、自己整合的に形成されることで精密な位置合わせが不要であるため、精密な加工を正確に行うことができるマスクである。したがって、レジストマスク４１８の形状を反映した第２の保護膜４０７ａ及び第２の保護膜４０７ｂも、精密な加工を正確に行うことのできるマスクとして機能する。

続いて、第２の保護膜４０７ａ及び第２の保護膜４０７ｂをマスクとして導電膜４１５をエッチング（第３のエッチング）することで、導電膜４１５のゲート電極層４０１と重畳する領域を除去して分断し、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図３（Ｃ）参照）。

なお、導電膜４１５のエッチング（第３のエッチング）において、レジストマスク４１８だけではなく、第２の保護膜４０７ａ及び第２の保護膜４０７ｂをマスクとして用いる理由を以下に説明する。

半導体装置の微細化によって、ゲート電極層４０１のチャネル長及びチャネル幅が小さくなり、ゲート電極層４０１の薄膜化も進んでいる。レジストマスク４１８は主としてゲート電極層４０１の膜厚を利用して自己整合的に形成される。そのため、ゲート電極層４０１が薄膜化することによって、レジストマスク４１８も薄膜化する。

レジストマスク４１８が薄膜化されると、導電膜４１５の材料によっては、導電膜４１５のエッチング工程が完了する前に、レジストマスク４１８がエッチングによって除去され、マスクとして十分に機能できない場合がある。

そのため、ソース電極層４０５ａ及びドレイン電極層４０５ｂを正確に加工するためには、ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる材料をレジストマスクと選択比のとれる材料に限定する必要があり、材料選択の自由度が低下し、十分にトランジスタ特性の向上を図れないといった問題が生じる。

本実施の形態で示す半導体装置はレジストマスク４１８とソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜４１５との間に、それぞれの膜とエッチングの選択比がとれる第２の保護膜４０７ａ及び第２の保護膜４０７ｂを形成しているため、導電膜４１５のエッチングにおいてレジストマスク４１８が消失しても、第２の保護膜４０７ａ及び第２の保護膜４０７ｂを用いて導電膜４１５のエッチングを完了させることができる。そのため、レジストマスクが薄膜化しても、エッチングを正確に行うことができる。

したがって、ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる材料は、作製工程による制限を受けずに、トランジスタ特性の向上を図る材料を適宜選択することができる。したがって、微細な半導体装置においても、半導体特性の向上を図ることができる。

第２の保護膜４０７ａ及び第２の保護膜４０７ｂは導電膜４１５とエッチングの選択比のとれる、具体的には、第３のエッチングにおいて、第２の保護膜４０７ａ及び第２の保護膜４０７ｂに対する導電膜４１５のエッチングの選択比が２以上、好ましくは５以上である材料を用いる。そのため、導電膜４１５のエッチング工程が完了する前に、第２の保護膜４０７ａ及び第２の保護膜４０７ｂがエッチングによって除去され、消失してしまうことがなく、正確に加工を終了することができる。

また、先に述べたように、第２の保護膜４０７ａ及び第２の保護膜４０７ｂは、レジストマスク４１８の形状が反映されているため、位置合わせ精度によらず、精密な形状が正確に形成されている。そのため、第２の保護膜４０７ａ及び第２の保護膜４０７ｂをマスクとして用いたエッチングによって形成されたソース電極層４０５ａ及びドレイン電極層４０５ｂも精密な形状を正確に形成することができる。精密な形状を正確に作製することができるため、トランジスタの形状や特性のばらつきを低減することができる。したがって、形状や特性のばらつきから生じる不良が発生しにくいため、半導体装置の歩留まりを向上させることができる。

なお、第２の保護膜４０７ａ及び第２の保護膜４０７ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成後、適宜除去してもよい。また、導電膜４１５のエッチング（第３のエッチング）によって膜厚が減少していてもよい。

また、レジストマスク４１８は、導電膜４１５のエッチング（第３のエッチング）において、同時にエッチングすることで除去することができる。このような方法をとることで、作製工程を低減することができる。

導電膜４１５のエッチング（第３のエッチング）に用いるエッチングガスとしては、四フッ化炭素（ＣＦ_４）、塩素（Ｃｌ_２）、酸素（Ｏ_２）等を含むガス、塩素及び酸素を含むガス、六フッ化硫黄（ＳＦ_６）を含むガス等を用いる。

なお、導電膜４１５のエッチング（第３のエッチング）において、ゲート電極層４０１がエッチングされないようにすることが好ましい。ゲート電極層４０１がエッチングされないように、ゲート電極層４０１と導電膜４１５の間に、それぞれの膜とエッチングの選択比がとれる膜を形成してもよい。

例えば、図４（Ｂ）に示すトランジスタ４４０のように、ゲート電極層４０１上に絶縁層４１３を積層する構造としてもよい。絶縁層４１３によって、ゲート電極層４０１と、ソース電極層４０５ａ及びドレイン電極層４０５ｂとの絶縁性を確保することができる。そのため、ゲート電極層４０１とソース電極層４０５ａ及びドレイン電極層４０５ｂの短絡を抑制することができる。したがって、ゲート電極層４０１とソース電極層４０５ａ及びドレイン電極層４０５ｂの短絡に起因する不良の発生を抑制することができるため、トランジスタの歩留まりをさらに向上させることができる。

なお、絶縁層４１３を形成した場合、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂを絶縁層４１３の側面も覆うように形成することによって、さらに絶縁性を確保することができるため好ましい。また、絶縁層４１３が設けられた場合、ソース電極層４０５ａ及びドレイン電極層４０５ｂは、ゲート電極層４０１の上面よりも高い位置にあってよい。

続いて、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、第２の保護膜４０７ａ、第２の保護膜４０７ｂ、側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ及びゲート電極層４０１上に酸化物絶縁層４０８を形成し、酸化物絶縁層４０８、第２の保護膜４０７ａ及び第２の保護膜４０７ｂにエッチング（第４のエッチング）を行うことによって開口を形成し、該開口に導電材料を成膜し、配線層４０９ａ及び配線層４０９ｂを形成する（図３（Ｄ）参照）。

酸化物絶縁層４０８としては代表的には、スパッタリング法やＣＶＤ法によって形成した酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、酸化ガリウム層、酸化ハフニウム層、酸化イットリウム層等を用いることができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコンを用いる。

酸化物絶縁層４０８を第２の保護膜４０７ａ及び第２の保護膜４０７ｂと同様の条件でエッチングできる材料とすると、配線層４０９ａ及び配線層４０９ｂが設けられる開口の形成が一度のエッチングで行えるため好ましい。

なお、第２の保護膜４０７ａ及び第２の保護膜４０７ｂとソース電極層４０５ａ及びドレイン電極層４０５ｂをエッチングの選択比がとれる材料とし、該開口の形成において、ソース電極層４０５ａ及びドレイン電極層４０５ｂをエッチングストッパーとして機能させてもよい。

なお、保護膜４０７ａ及び保護膜４０７ｂが導電性材料で形成されている場合、図４（Ｃ）に示すトランジスタ４５０のように、第２の保護膜４０７ａ及び第２の保護膜４０７ｂを介して、配線層４０９ａ及び配線層４０９ｂがソース電極層４０５ａ及びドレイン電極層４０５ｂと電気的に接続する構成としてもよい。

本実施の形態で示した半導体装置は、ゲート電極層上にレジスト膜を塗布法によって形成し、該レジスト膜に異方性のエッチングを行うことで自己整合的にレジストマスクを形成することができる。レジストマスクを自己整合的に形成することができるため、レジストマスクの精密な位置合わせが不要となる。レジストマスクの形成において、精密な位置合わせ精度が要求されないため、微細なトランジスタに要求される高い位置合わせ精度を実現しなくとも、微細なトランジスタを作製することができる。そのため、微細なトランジスタを歩留まりよく作製することができる。

さらに、レジストマスクと導電膜との間に、それぞれの膜とエッチングの選択比がとれる保護膜を形成している。そのため、半導体装置の微細化に伴ってレジストマスクが薄膜化しても、保護膜をマスクとして導電膜のエッチングを行うことができる。導電膜のエッチングにおいて、導電膜と選択比のとれる保護膜をマスクとしてエッチングを行うため、エッチング工程が完了する前にマスクが除去されることがなく、正確にエッチングを行うことができる。したがって、トランジスタの形状や特性のばらつきを低減することができ、形状や特性のばらつきから生じる不良が発生しにくいため、半導体装置の歩留まりを向上させることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の半導体層に適用できる半導体として好ましい形態である酸化物半導体について詳細を説明する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）、或いは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ガドリニウム（Ｇｄ）、セリウム（Ｃｅ）、ジルコニウム（Ｚｒ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝３：２：１（＝１／２：１／３：１／６）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする特性（例えば、移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする特性を得るために、キャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部のしめる割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物等を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向はＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。

なお、本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネルが形成される領域は高い結晶性を有し、それ以外の領域においては、結晶性の低い膜を用いてもよい。具体的には、チャネル形成領域はＣＡＡＣ−ＯＳ膜であり、その他の領域は非晶質構造とすることもできる。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの組成比を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。

酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

なお、ここで、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。

なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。

また、酸化物半導体膜は、複数の酸化物半導体層が積層された構造でもよい。例えば、酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。

また、酸化物半導体層を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。

なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成される場合があり、トランジスタのオフ電流を増大させる原因となるからである。

酸化物半導体膜の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上３５ｎｍ以下とする。

酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体膜の不純物元素濃度は低くなる。また、酸化物半導体膜の中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスや、アルゴン等の希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、酸素の純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい。

本実施の形態では、アルゴンと酸素の流量比が２：１の雰囲気下において、スパッタリング法を用い、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の近傍であるＩｎ−Ｇａ−Ｚｎ系酸化物膜を２０ｎｍ成膜する。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作時のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（ｘ，ｙ、ｚ）から成り立っており、Ｚ＝ｆ（ｘ，ｙ）によって表記される。

また、基準面は、指定面の平均の高さにおける、ｘｙ平面と平行な面である。つまり、指定面の高さの平均値をＺ_０とするとき、基準面の高さもＺ_０で表される。

酸化物半導体膜の形成面を平坦化するため、基板上に下地絶縁層を設け、該下地絶縁層に対して平坦化処理を行ってから、酸化物半導体層を形成してもよい。下地絶縁層は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、下地絶縁層をスパッタリング法を用いて形成すると、水素等の不純物元素低減することができる。

このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。

例えば、平坦化処理として、ドライエッチングなどを行えばよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。

また、酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。そのため、酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧雰囲気または不活性雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。

熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて熱処理を行うと、酸化物半導体層中の不純物（例えば、水素等）濃度を低減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。

酸化物半導体膜は、熱処理を行うことで、膜中の水素等の不純物元素を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。

酸化物半導体層と接する下地絶縁層には、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、下地絶縁膜として、酸化シリコン層を用いる場合には、ＳｉＯ_{（２＋α）}（ただし、α＞０）とする。

下地絶縁層としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にＣＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体層と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物半導体層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層に水素の拡散を抑制する他に、酸化物半導体層の酸素欠陥に下地絶縁層となる酸化物絶縁層から酸素が供給されるため、トランジスタの電気特性を良好にすることができる。

また、ゲート絶縁膜も下地絶縁層と同様に酸化物半導体層と接するため、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。

酸化物半導体層上に、平坦化絶縁層として、酸化アルミニウム膜を成膜した後、熱処理を行ってもよい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層、またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中、または絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、該膜の化学量論的組成比を超える酸素が存在する領域（酸素過剰領域とも表記する）を設けることができる。

実施の形態１に示す半導体装置に、本実施の形態で示す酸化物半導体を適用することで、オン特性に優れ、リーク電流の少ないトランジスタとすることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態２に示す酸化物半導体を半導体層に用いたトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。

図５は、半導体装置の構成の一例である。図５（Ａ）に半導体装置の断面図を、図５（Ｂ）に半導体装置の上面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ−Ｄ、及びＥ−Ｆにおける断面に相当する。なお、図５（Ｂ）においては、図の明瞭化のため、図５（Ａ）に示す半導体装置の一部の構成要素を省略している。

図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態３で示した、酸化物半導体層を半導体層に用いたトランジスタを適用することができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図５（Ａ）におけるトランジスタ１６０は、基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物元素領域１２０を含む半導体層と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、不純物元素領域１２０上の絶縁層１３０と、絶縁層１３０に設けられた開口に形成され、不純物元素領域１２０と接する導電層１１２ａ及び導電層１１２ｂと、を有する。

絶縁層１３０上には、絶縁層１３５が設けられ、絶縁層１３５は、ゲート電極層１１０、導電層１１２ａ及び導電層１１２ｂとそれぞれ接する導電層１１４ｃ、導電層１１４ａ、導電層１１４ｂ及びこれらと同一の層に設けられた配線層１１４ｄが形成されている。

絶縁層１３５上には絶縁層１４０が設けられ、絶縁層１４０には、導電層１１４ｃと接する導電層１１５が設けられている。導電層１１５は、トランジスタ１６２のソース電極層またはドレイン電極層となる電極層１４２ａと接する。

なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０が側壁絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面に側壁絶縁層を設け、不純物元素度が異なる領域を含む不純物元素領域１２０としてもよい。

絶縁層１４０上面において、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは、絶縁層１４０の上面の平均面粗さは０．１５ｎｍ以下）絶縁層１４０上に酸化物半導体層１４４を形成する。

図５（Ａ）に示すトランジスタ１６２は、実施の形態２に示した酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ１６２は実施の形態１に示した、作製工程においてゲート電極層１４８、及び側壁絶縁層１３６ａ、１３６ｂ上に導電膜、第１の保護膜、及びレジスト膜を順に積層する構造とすることで、該レジスト膜に異方性のエッチングを行うことで自己整合的にレジストマスクを形成し、該レジストマスクの形状がソース電極層及びドレイン電極層に転写される半導体装置である。

よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、電極層１４２ｂと酸化物半導体層１４４が接する領域（コンタクト領域）と、ゲート電極層１４８との距離が側壁絶縁層１３６ａ及び側壁絶縁層１３６ｂによって決定され、容易に距離を短くすることができる。したがって、電極層１４２ａ、１４２ｂと酸化物半導体層１４４とが接する領域（コンタクト領域）、及びゲート電極層１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。

また、レジストマスクと導電膜との間に、それぞれの膜とエッチングの選択比がとれる保護膜を形成している。そのため、半導体装置の微細化に伴ってレジストマスクが薄膜化しても、保護膜をマスクとして導電膜のエッチングを行うことができる。導電膜のエッチングにおいて、導電膜と選択比のとれる保護膜をマスクとしてエッチングを行うため、エッチング工程が完了する前にマスクが除去されることがなく、正確にエッチングを行うことができる。したがって、トランジスタの形状や特性のばらつきを低減することができ、形状や特性のばらつきから生じる不良が発生しにくいため、半導体装置の歩留まりを向上させることができる。

なお、本実施の形態では、保護膜１４６ａ及び保護膜１４６ｂは絶縁層として説明する。

トランジスタ１６２上には、絶縁層１４５が単層または積層で設けられている。また、絶縁層１４５上には絶縁層１５０が設けられ、絶縁層１５０のトランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、保護膜１４６ａと、絶縁層１３０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。

トランジスタ１６２および容量素子１６４の上には絶縁層１５５が設けられている。絶縁層１５５上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５８が設けられている。配線１５８はトランジスタ１６２のドレイン電極層となる電極層１４２ｂと電気的に接続している。

なお、電極層１４２ｂ及び配線１５８の電気的接続は、電極層１４２ｂ及び配線１５８を直接接続させて行ってもよいし、電極層１４２ｂ及び配線１５８の間の絶縁膜に電極を設け、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。図５（Ａ）では配線１５８は、絶縁層１５５、絶縁層１５０、絶縁層１４５及び保護膜１４６ｂなどに形成された開口に形成された導電層１５２、導電層１５４及び導電層１５６を介して電極層１４２ｂと電気的に接続される。

絶縁層１４５には、実施の形態１に示した酸化物絶縁層４０８と同様に、保護膜１４６ｂ及び保護膜１４６ｂと同様の条件でエッチングできる材料を用いることで、導電層１５２を設ける開口の形成において、絶縁層１４５と保護膜１４６ｂとに、一度のエッチングで開口を形成することができるため好ましい。

図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。

図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層に与えられた電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態３に記載の酸化物半導体層を半導体層に用いたトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１に示すトランジスタのいずれの構造も適用することができる。

図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。

図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。

酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図６（Ｂ）に示す半導体装置について、説明を行う。

図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。

図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。

次に、図６に示したメモリセル２５０に適用できる半導体装置の具体的な構成について図７を用いて説明する。図７（Ｂ）は半導体装置の上面図を示し、図７（Ａ）は図７（Ｂ）の一点鎖線Ｇ−Ｈ、Ｉ−Ｊにおける断面を示す。なお、図７（Ｂ）においては、図の明瞭化のため、図７（Ａ）に示す半導体装置の一部の構成要素を省略している。

図７に示すメモリセルは、酸化物半導体にチャネルが形成されるトランジスタ１６２と、容量素子２５４とを有する。なお、トランジスタ１６２の構成は、図５に示す半導体装置が有するトランジスタ１６２と同様であるため、その詳細な説明は省略する。

ただし、本実施の形態では保護膜１４６ａ及び保護膜１４６ｂは導電層として説明する。

図７において容量素子２５４は、電極層１４２ａ、保護膜１４６ａ、絶縁層１４５、及び導電層１５３で構成されている。すなわち、電極層１４２ａ及び保護膜１４６ａが容量素子２５４の一方の電極として機能し、導電層１５３が容量素子２５４の他方の電極として機能する。

図７に示す電極層１４２ｂ及び保護膜１４６ｂと電気的に接続する導電層１５２、導電層１５４、導電層１５６、配線１５８及びこれらと電気的に接続する層は、図６に示すビット線ＢＬとして機能する。また、図７に示すゲート電極層１４８と電気的に接続する層は、図７に示すワード線ＷＬとして機能する。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図６に示すように、トランジスタ１６２、容量素子２５４を含むメモリセルアレイ２５１を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

上記のようなトランジスタは、オン特性が高く、高速動作、高速応答が可能である。また、自己整合的に形成されたマスクを用いて形成することによって、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。

図８に、本実施の形態のＣＰＵの構成を示す。図８に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、実施の形態３及び実施の形態４で示した構成を有する半導体記憶装置が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体記憶装置において、データの退避及び復帰の必要がなく、電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態６）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。

図９に電子機器の具体例を示す。図９（Ａ）及び図９（Ｂ）は、２つ折り可能なタブレット型端末である。図９（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。

上記実施の形態に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、上記実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図９（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図９（Ａ）および図９（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の一面または二面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図９（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図９（Ｃ）にブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

１００ 基板
１０８ ゲート絶縁層
１１０ ゲート電極層
１１２ａ 導電層
１１２ｂ 導電層
１１４ａ 導電層
１１４ｂ 導電層
１１４ｃ 導電層
１１４ｄ 配線層
１１５ 導電層
１１６ チャネル形成領域
１２０ 不純物元素領域
１３０ 絶縁層
１３５ 絶縁層
１３６ａ 側壁絶縁層
１３６ｂ 側壁絶縁層
１４０ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ 絶縁層
１４６ａ 保護膜
１４６ｂ 保護膜
１４８ ゲート電極層
１５０ 絶縁層
１５２ 導電層
１５３ 導電層
１５４ 導電層
１５５ 絶縁層
１５６ 導電層
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ａ 保護膜
４０７ｂ 保護膜
４０８ 酸化物絶縁層
４０９ａ 配線層
４０９ｂ 配線層
４１２ａ 側壁絶縁層
４１２ｂ 側壁絶縁層
４１３ 絶縁層
４１５ 導電膜
４１６ 保護膜
４１７ レジスト膜
４１８ レジストマスク
４２０ トランジスタ
４３０ トランジスタ
４３６ 下地絶縁層
４４０ トランジスタ
４５０ トランジスタ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (13)

1. 半導体層を形成し、
   前記半導体層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上にゲート電極層を形成し、
   前記ゲート電極層の側面を覆う側壁絶縁層を形成し、
   前記半導体層、前記ゲート絶縁層、前記ゲート電極層、及び前記側壁絶縁層を覆う導電膜を形成し、
   前記導電膜上に第１の保護膜を形成し、
   前記第１の保護膜上にレジスト膜を形成し、
   前記レジスト膜に第１のエッチングを行い、前記レジスト膜の前記ゲート電極層と重畳する領域が除去されたレジストマスクを形成し、
   前記レジストマスクを用いて前記第１の保護膜に第２のエッチングを行うことで、前記第１の保護膜の前記ゲート電極層と重畳する領域が除去された第２の保護膜を形成し、
   前記第２の保護層をマスクとして前記導電膜に第３のエッチングを行うことで、前記導電膜の前記ゲート電極層と重畳する領域を除去し、ソース電極層及びドレイン電極層を形成する半導体装置の作製方法。
2. 請求項１において、前記第３のエッチングにおける、前記第２の保護膜に対する前記導電膜のエッチングの選択比は２以上である半導体装置の作製方法。
3. 請求項１または請求項２において、前記第３のエッチングに用いるガスは、酸素を含む半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、前記ソース電極層、前記ドレイン電極層、前記第２の保護膜、前記ゲート電極層、及び前記側壁絶縁層上に酸化物絶縁層を形成し、
   前記酸化物絶縁層及び前記第２の保護膜に、第４のエッチングを行うことで、前記ソース電極層及び前記ドレイン電極層に達する開口を形成し、
   前記第４のエッチングにおいて、前記ソース電極層及び前記ドレイン電極層のエッチングレートよりも前記酸化物絶縁層及び前記第２の保護膜のエッチングレートが大きい半導体装置の作製方法。
5. 半導体層と、
   前記半導体層上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極層と、
   前記ゲート電極層の側面を覆う側壁絶縁層と、
   前記半導体層、前記ゲート絶縁層の側面及び前記側壁絶縁層の側面と接するソース電極層及びドレイン電極層と、
   前記ソース電極層及び前記ドレイン電極層上の保護膜と、
   前記ソース電極層、前記ドレイン電極層、前記保護膜、前記ゲート電極層、及び前記側壁絶縁層上の酸化物絶縁層と、を有し、
   前記酸化物絶縁層及び前記保護膜は、前記ソース電極層または前記ドレイン電極層に達する開口を含み、
   前記ソース電極層及び前記ドレイン電極層の前記側壁絶縁層と接する側面は、前記側壁絶縁層と接する下端部と、前記保護膜と端部が一致する上端部と、を含み、
   前記下端部と前記上端部は高さが異なる半導体装置。
6. 請求項５において、前記保護膜は、前記ソース電極層及び前記ドレイン電極層のエッチングにおけるマスクとして機能する半導体装置。
7. 請求項５または請求項６において、前記ソース電極層及び前記ドレイン電極層はタングステン、またはモリブデンを含む半導体装置。
8. 請求項５乃至請求項７のいずれか一項において、前記保護膜は窒化タンタル、または酸化窒化シリコンを含む半導体装置。
9. 請求項５乃至請求項８のいずれか一項において、前記ゲート電極層上に積層された絶縁層を有する半導体装置。
10. 請求項９において、前記側壁絶縁層は、前記ゲート電極層及び前記絶縁層の側面を覆う半導体装置。
11. 請求項５乃至請求項１０のいずれか一項において、前記半導体層は酸化物半導体層である半導体装置。
12. 請求項５乃至請求項１１のいずれか一項において、前記ゲート電極層のチャネル長方向の長さは１００ｎｍ以下である半導体装置。
13. 請求項５乃至請求項１２のいずれか一項において、前記酸化物絶縁層が含む開口を介して、前記ソース電極層及び前記ドレイン電極層と電気的に接続する配線層を有する半導体装置。

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