JP2013207247A5 - - Google Patents

Claims (9)

1. 半導体層を形成し、
   前記半導体層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上にゲート電極層を形成し、
   前記ゲート電極層の側面を覆う側壁絶縁層を形成し、
   前記半導体層、前記ゲート絶縁層、前記ゲート電極層、及び前記側壁絶縁層を覆う導電膜を形成し、
   前記導電膜上に第１の保護膜を形成し、
   前記第１の保護膜上にレジスト膜を形成し、
   前記レジスト膜に第１のエッチングを行い、前記レジスト膜の前記ゲート電極層と重畳する領域が除去されたレジストマスクを形成し、
   前記レジストマスクを用いて前記第１の保護膜に第２のエッチングを行って、前記第１の保護膜の前記ゲート電極層と重畳する領域が除去された第２の保護膜を形成し、
   前記第２の保護層をマスクとして前記導電膜に第３のエッチングを行って、前記導電膜の前記ゲート電極層と重畳する領域を除去し、ソース電極層及びドレイン電極層を形成する半導体装置の作製方法。
2. 請求項１において、
   前記第３のエッチングにおける、前記第２の保護膜に対する前記導電膜のエッチングの選択比は２以上である半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記第３のエッチングに用いるガスは、酸素を含む半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記ソース電極層、前記ドレイン電極層、前記第２の保護膜、前記ゲート電極層、及び前記側壁絶縁層上に酸化物絶縁層を形成し、
   前記酸化物絶縁層及び前記第２の保護膜に、第４のエッチングを行って、前記ソース電極層及び前記ドレイン電極層に達する開口を形成し、
   前記第４のエッチングにおいて、前記ソース電極層及び前記ドレイン電極層のエッチングレートよりも前記酸化物絶縁層及び前記第２の保護膜のエッチングレートが大きい半導体装置の作製方法。
5. 半導体層と、
   前記半導体層上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極層と、
   前記ゲート電極層の側面を覆う側壁絶縁層と、
   前記半導体層、前記ゲート絶縁層の側面及び前記側壁絶縁層の側面と接するソース電極層及びドレイン電極層と、
   前記ソース電極層及び前記ドレイン電極層上の保護膜と、
   前記ソース電極層、前記ドレイン電極層、前記保護膜、前記ゲート電極層、及び前記側壁絶縁層上の酸化物絶縁層と、を有し、
   前記酸化物絶縁層及び前記保護膜は、前記ソース電極層または前記ドレイン電極層に達する開口を含み、
   前記ソース電極層及び前記ドレイン電極層の前記側壁絶縁層と接する側面は、前記側壁絶縁層と接する下端部と、前記保護膜と端部が一致する上端部と、を含み、
   前記下端部と前記上端部は高さが異なる半導体装置。
6. 請求項５において、
   前記ソース電極層及び前記ドレイン電極層はタングステン、またはモリブデンを含む半導体装置。
7. 請求項５又は６において、
   前記保護膜は窒化タンタル、または酸化窒化シリコンを含む半導体装置。
8. 請求項５乃至７のいずれか一項において、
   前記半導体層は酸化物半導体層である半導体装置。
9. 請求項５乃至８のいずれか一項において、
   前記ゲート電極層のチャネル長方向の長さは１００ｎｍ以下である半導体装置。