JPH06120499A - 薄膜トランジスタ、液晶表示装置および薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ、液晶表示装置および薄膜トランジスタの製造方法Info
- Publication number
- JPH06120499A JPH06120499A JP26632992A JP26632992A JPH06120499A JP H06120499 A JPH06120499 A JP H06120499A JP 26632992 A JP26632992 A JP 26632992A JP 26632992 A JP26632992 A JP 26632992A JP H06120499 A JPH06120499 A JP H06120499A
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- Japan
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- semiconductor layer
- thin film
- tft
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Abstract
(57)【要約】
【目的】 オン電流を向上でき、安価で大量生産に適し
たＴＦＴを得る。 【構成】 ＴＦＴの半導体層５として、アモルファスシ
リコンゲルマニウム（ａ−ＳｉＧｅ）膜を熱処理して形
成したｐ−ＳｉＧｅ膜が用いられている。ａ−ＳｉＧｅ
においては、ａ−Ｓｉと比較して低温で多結晶化するこ
とができる。よって、大面積のガラス基板を使用するこ
とができ、安価な装置を用いてＴＦＴを形成することが
できる。また、ａ−Ｓｉ半導体層に比べて電界効果移動
度を大きくすることができ、ＴＦＴのオン電流を向上す
ることができる。
たＴＦＴを得る。 【構成】 ＴＦＴの半導体層５として、アモルファスシ
リコンゲルマニウム（ａ−ＳｉＧｅ）膜を熱処理して形
成したｐ−ＳｉＧｅ膜が用いられている。ａ−ＳｉＧｅ
においては、ａ−Ｓｉと比較して低温で多結晶化するこ
とができる。よって、大面積のガラス基板を使用するこ
とができ、安価な装置を用いてＴＦＴを形成することが
できる。また、ａ−Ｓｉ半導体層に比べて電界効果移動
度を大きくすることができ、ＴＦＴのオン電流を向上す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に用いら
れる薄膜トランジスタ（以下ＴＦＴと称する）とその製
造方法および液晶表示装置に関する。
れる薄膜トランジスタ（以下ＴＦＴと称する）とその製
造方法および液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置においては、解像度の高い
映像を表示するために、各々の画素にＴＦＴなどのアク
ティブ素子が設けられる。このＴＦＴは大面積に渡って
形成することができ、非常に大量の画素を制御すること
ができる。
映像を表示するために、各々の画素にＴＦＴなどのアク
ティブ素子が設けられる。このＴＦＴは大面積に渡って
形成することができ、非常に大量の画素を制御すること
ができる。
【０００３】従来、このＴＦＴの半導体層として、ＲＦ
プラズマ化学蒸気成膜法（ＲＦ−ＰＣＶＤ法）により形
成されるアモルファスシリコン（ａ−Ｓｉ）膜や、熱化
学蒸気成膜法（熱ＣＶＤ法）などにより形成したａ−Ｓ
ｉ膜を固相成長法またはレーザーアニール法により再結
晶化した多結晶シリコン（ｐ−Ｓｉ）膜などが用いられ
てきた。
プラズマ化学蒸気成膜法（ＲＦ−ＰＣＶＤ法）により形
成されるアモルファスシリコン（ａ−Ｓｉ）膜や、熱化
学蒸気成膜法（熱ＣＶＤ法）などにより形成したａ−Ｓ
ｉ膜を固相成長法またはレーザーアニール法により再結
晶化した多結晶シリコン（ｐ−Ｓｉ）膜などが用いられ
てきた。
【０００４】
【発明が解決しようとする課題】しかし、上記のような
従来のＴＦＴにおいては以下のような問題点がある。
従来のＴＦＴにおいては以下のような問題点がある。
【０００５】大型で高精細な液晶表示を作成するには、
短時間のゲートスイッチング時間で液晶層および蓄積コ
ンデンサからなる容量を充電する必要がある。しかし、
半導体層として上記ａ−Ｓｉ膜を用いたＴＦＴにおいて
は、電界効果移動度が小さいため、オン電流を大きくす
ることができず、動作させることが困難である。このよ
うなＴＦＴにおいては、オン電流を大きくするためにＴ
ＦＴを大きくする必要があり、その場合には液晶表示装
置の開口率が低下する。
短時間のゲートスイッチング時間で液晶層および蓄積コ
ンデンサからなる容量を充電する必要がある。しかし、
半導体層として上記ａ−Ｓｉ膜を用いたＴＦＴにおいて
は、電界効果移動度が小さいため、オン電流を大きくす
ることができず、動作させることが困難である。このよ
うなＴＦＴにおいては、オン電流を大きくするためにＴ
ＦＴを大きくする必要があり、その場合には液晶表示装
置の開口率が低下する。
【０００６】一方、半導体層として上記ｐ−Ｓｉ膜を用
いたＴＦＴにおいては、電界効果移動度が大きく、オン
電流を大きくすることができる。しかし、ｐ−Ｓｉ膜を
得るために、ａ−Ｓｉ膜を固相成長法で結晶化するに
は、６００℃以上で１０時間程度の熱処理を行う必要が
ある。よって、通常のガラス基板を用いることが困難で
あり、大面積のＴＦＴを得ることができない。また、レ
ーザーアニール法により再結晶化してｐ−Ｓｉ膜を得る
場合には、高価で処理速度の遅いレーザーアニール装置
を用いる必要があり、大量生産には適さない。
いたＴＦＴにおいては、電界効果移動度が大きく、オン
電流を大きくすることができる。しかし、ｐ−Ｓｉ膜を
得るために、ａ−Ｓｉ膜を固相成長法で結晶化するに
は、６００℃以上で１０時間程度の熱処理を行う必要が
ある。よって、通常のガラス基板を用いることが困難で
あり、大面積のＴＦＴを得ることができない。また、レ
ーザーアニール法により再結晶化してｐ−Ｓｉ膜を得る
場合には、高価で処理速度の遅いレーザーアニール装置
を用いる必要があり、大量生産には適さない。
【０００７】本発明は、上記問題点を解決するためにな
されたものであり、その目的はオン電流を向上でき、安
価で大量生産に適したＴＦＴと、このＴＦＴを備えた大
型高精細な液晶表示装置およびＴＦＴの製造方法を提供
することにある。
されたものであり、その目的はオン電流を向上でき、安
価で大量生産に適したＴＦＴと、このＴＦＴを備えた大
型高精細な液晶表示装置およびＴＦＴの製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】本発明のＴＦＴは、基板
上に、ゲート電極と、絶縁膜と、半導体層と、ソース電
極と、ドレイン電極とを有する薄膜トランジスタであっ
て、該半導体層が多結晶シリコンゲルマニウムからな
り、そのことにより上記目的が達成される。
上に、ゲート電極と、絶縁膜と、半導体層と、ソース電
極と、ドレイン電極とを有する薄膜トランジスタであっ
て、該半導体層が多結晶シリコンゲルマニウムからな
り、そのことにより上記目的が達成される。
【０００９】本発明のＴＦＴの製造方法は、基板上に、
ゲート電極と、絶縁膜と、半導体層と、ソース電極と、
ドレイン電極とを有する薄膜トランジスタの製造方法に
おいて、該半導体層の形成部分に、シリコンゲルマニウ
ム膜を形成する工程と、該シリコンゲルマニウムからな
る膜を６００℃以下の温度で加熱処理して、多結晶シリ
コンゲルマニウムからなる半導体層を形成する工程とを
含み、そのことにより上記目的が達成される。
ゲート電極と、絶縁膜と、半導体層と、ソース電極と、
ドレイン電極とを有する薄膜トランジスタの製造方法に
おいて、該半導体層の形成部分に、シリコンゲルマニウ
ム膜を形成する工程と、該シリコンゲルマニウムからな
る膜を６００℃以下の温度で加熱処理して、多結晶シリ
コンゲルマニウムからなる半導体層を形成する工程とを
含み、そのことにより上記目的が達成される。
【００１０】前記加熱処理前のシリコンゲルマニウム膜
が、ゲルマニウムを１原子％以上含むことが好ましい。
が、ゲルマニウムを１原子％以上含むことが好ましい。
【００１１】本発明の液晶表示装置は、基板上に形成さ
れたゲート電極、絶縁膜、半導体層、ソース電極および
ドレイン電極からなる薄膜トランジスタを有する液晶表
示装置において、該半導体層が多結晶シリコンゲルマニ
ウムからなり、そのことにより上記目的が達成される。
れたゲート電極、絶縁膜、半導体層、ソース電極および
ドレイン電極からなる薄膜トランジスタを有する液晶表
示装置において、該半導体層が多結晶シリコンゲルマニ
ウムからなり、そのことにより上記目的が達成される。
【００１２】
【作用】ＴＦＴの半導体層として、アモルファスシリコ
ンゲルマニウム（ａ−ＳｉＧｅ）膜を熱処理して形成し
たｐ−ＳｉＧｅ膜が用いられている。ａ−ＳｉＧｅにお
いては、低温で多結晶化することができる。よって、ガ
ラス基板を使用することができ、大面積の基板にＴＦＴ
を形成することができる。また、ｐ−Ｓｉ膜を形成する
場合に比べて安価な装置で半導体層を形成することがで
きる。また、ａ−Ｓｉ半導体層に比べて電界効果移動度
を大きくすることができ、ＴＦＴのオン電流を向上する
ことができる。
ンゲルマニウム（ａ−ＳｉＧｅ）膜を熱処理して形成し
たｐ−ＳｉＧｅ膜が用いられている。ａ−ＳｉＧｅにお
いては、低温で多結晶化することができる。よって、ガ
ラス基板を使用することができ、大面積の基板にＴＦＴ
を形成することができる。また、ｐ−Ｓｉ膜を形成する
場合に比べて安価な装置で半導体層を形成することがで
きる。また、ａ−Ｓｉ半導体層に比べて電界効果移動度
を大きくすることができ、ＴＦＴのオン電流を向上する
ことができる。
【００１３】
【実施例】以下、図面を参照して本発明を説明する。
【００１４】図１は本発明の一実施例である液晶表示装
置の要部断面図である。
置の要部断面図である。
【００１５】この液晶表示装置は、ガラス基板１の上
に、ゲート電極２が形成され、ゲート電極２の表面には
陽極酸化膜３が形成されている。このような状態の基板
１全面を覆って、ゲート絶縁膜４が形成されている。ゲ
ート絶縁膜４の上でゲート電極２と重畳するように、ｐ
−ＳｉＧｅ半導体層５が形成されている。半導体層５上
の中央部には、エッチングストッパ６が形成され、エッ
チングストッパ６の端部と半導体層５の一部とを覆っ
て、エッチングストッパ６上で分断された状態で、ソー
ス薄膜７ａおよびドレイン薄膜７ｂが形成されている。
に、ゲート電極２が形成され、ゲート電極２の表面には
陽極酸化膜３が形成されている。このような状態の基板
１全面を覆って、ゲート絶縁膜４が形成されている。ゲ
ート絶縁膜４の上でゲート電極２と重畳するように、ｐ
−ＳｉＧｅ半導体層５が形成されている。半導体層５上
の中央部には、エッチングストッパ６が形成され、エッ
チングストッパ６の端部と半導体層５の一部とを覆っ
て、エッチングストッパ６上で分断された状態で、ソー
ス薄膜７ａおよびドレイン薄膜７ｂが形成されている。
【００１６】ソース薄膜７ａ上にはソース電極８ａが形
成され、ドレイン薄膜７ｂ上にはドレイン電極８ｂが形
成されている。ソース電極の上には保護膜１０ａが形成
され、ドレイン電極８ｂの上には絵素電極１０ｂが形成
され、さらに、最上層として基板１全面を覆って、保護
膜１１が形成されている。
成され、ドレイン薄膜７ｂ上にはドレイン電極８ｂが形
成されている。ソース電極の上には保護膜１０ａが形成
され、ドレイン電極８ｂの上には絵素電極１０ｂが形成
され、さらに、最上層として基板１全面を覆って、保護
膜１１が形成されている。
【００１７】上記のような液晶表示装置は、以下のよう
にして作製される。
にして作製される。
【００１８】まず、ガラス基板１上にスパッタリングに
より、厚み約３３０ｎｍにタンタル（Ｔａ）薄膜を形成
し、それをホトリソグラフィーとエッチングによりパタ
ーンニングして、ゲート電極２を形成する。その後、そ
の状態の基板１を酒石酸アンモニウム溶液中に浸漬し、
外部より電流を流して陽極酸化する。このことにより、
ゲート電極２上に、厚み３００ｎｍの陽極酸化絶縁膜３
が形成される。
より、厚み約３３０ｎｍにタンタル（Ｔａ）薄膜を形成
し、それをホトリソグラフィーとエッチングによりパタ
ーンニングして、ゲート電極２を形成する。その後、そ
の状態の基板１を酒石酸アンモニウム溶液中に浸漬し、
外部より電流を流して陽極酸化する。このことにより、
ゲート電極２上に、厚み３００ｎｍの陽極酸化絶縁膜３
が形成される。
【００１９】次に、図２に示すような、インライン式Ｃ
ＶＤ装置を用いて、窒化シリコン（ＳｉＮ4）膜４、ａ
−ＳｉＧｅ膜を形成する。まず、ロード室１２に、ガラ
ス基板１を搬入後、ＳｉＮ4成膜室１３において、モノ
シラン（ＳｉＨ4）、アンモニア（ＮＨ3）および水素
（Ｈ）を導入してプラズマ放電する。このことにより、
厚み３００ｎｍのＳｉ3Ｎ4ゲート絶縁膜４が形成され
る。次に、ａ−ＳｉＧｅ成膜室１４において、モノシラ
ン（ＳｉＨ4）、ゲルマン（ＧｅＨ4）および水素（Ｈ）
を導入してプラズマ放電する。このことにより、厚み３
００ｎｍのａ−ＳｉＧｅ膜が形成される。ここで、全ガ
ス流量は約１００ｓｃｃｍ、全ガス圧力０．３５ｔｏｒ
ｒ、印加電力密度約０．０３Ｗ／ｃｍ2、基板温度２０
０〜３００℃とし、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）ガ
ス流量比１〜５０％の範囲に変化させた。 その後、こ
の状態の基板１をインライン式ＣＶＤ装置より搬出し、
オーブン中で５００〜８００℃に１２〜４８時間保持し
て熱アニールを行い、ａ−ＳｉＧｅ膜の再結晶化を行
い、ｐ−ＳｉＧｅ半導体層５とする。この熱アニール
は、真空または不活性ガス雰囲気中で行うことができ
る。
ＶＤ装置を用いて、窒化シリコン（ＳｉＮ4）膜４、ａ
−ＳｉＧｅ膜を形成する。まず、ロード室１２に、ガラ
ス基板１を搬入後、ＳｉＮ4成膜室１３において、モノ
シラン（ＳｉＨ4）、アンモニア（ＮＨ3）および水素
（Ｈ）を導入してプラズマ放電する。このことにより、
厚み３００ｎｍのＳｉ3Ｎ4ゲート絶縁膜４が形成され
る。次に、ａ−ＳｉＧｅ成膜室１４において、モノシラ
ン（ＳｉＨ4）、ゲルマン（ＧｅＨ4）および水素（Ｈ）
を導入してプラズマ放電する。このことにより、厚み３
００ｎｍのａ−ＳｉＧｅ膜が形成される。ここで、全ガ
ス流量は約１００ｓｃｃｍ、全ガス圧力０．３５ｔｏｒ
ｒ、印加電力密度約０．０３Ｗ／ｃｍ2、基板温度２０
０〜３００℃とし、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）ガ
ス流量比１〜５０％の範囲に変化させた。 その後、こ
の状態の基板１をインライン式ＣＶＤ装置より搬出し、
オーブン中で５００〜８００℃に１２〜４８時間保持し
て熱アニールを行い、ａ−ＳｉＧｅ膜の再結晶化を行
い、ｐ−ＳｉＧｅ半導体層５とする。この熱アニール
は、真空または不活性ガス雰囲気中で行うことができ
る。
【００２０】図３に、７００℃、１２時間の熱アニール
を行った際のＳｉＧｅ膜のＸ線回折パターンを示す。Ｇ
ｅＨ4を含まないａ−Ｓｉ膜を熱アニールした場合に
は、結晶Ｓｉのピークが少ししか測定されないが、ａ−
ＳｉＧｅ膜を熱アニールした場合には、特にＧｅＨ4の
含有比率が多い膜において、結晶ＳｉＧｅの大きいピー
クが測定される。このことにより、同じ熱アニール温度
で処理した場合、ａ−Ｓｉ膜よりもａ−ＳｉＧｅ膜の方
が結晶化しやすいということができる。
を行った際のＳｉＧｅ膜のＸ線回折パターンを示す。Ｇ
ｅＨ4を含まないａ−Ｓｉ膜を熱アニールした場合に
は、結晶Ｓｉのピークが少ししか測定されないが、ａ−
ＳｉＧｅ膜を熱アニールした場合には、特にＧｅＨ4の
含有比率が多い膜において、結晶ＳｉＧｅの大きいピー
クが測定される。このことにより、同じ熱アニール温度
で処理した場合、ａ−Ｓｉ膜よりもａ−ＳｉＧｅ膜の方
が結晶化しやすいということができる。
【００２１】図４に、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）
を０、３、１１、４４％として成膜して、５００〜８０
０℃で１２時間熱アニールした場合について、（１１
１）面からのＸ線回折パターンのピークより求めた回折
角、半値幅および積分強度を示す。上記積分強度のデー
タから、ａ−Ｓｉ膜については７００℃以上で多結晶化
していることがわかる。また、別の実験においてａ−Ｓ
ｉ膜は、６００℃では４８時間で多結晶化することを確
認している。他方、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を
３％としたＳｉＧｅ膜においては、６００℃、１２時間
の熱アニールで、すでに多結晶化している。ここで、Ｇ
ｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を３％とするために、ａ
−ＳｉＧｅ膜において、Ｇｅ／（Ｓｉ＋Ｇｅ）を１原子
％として形成している。よって、ａ−ＳｉＧｅ膜におい
て、Ｇｅ／（Ｓｉ＋Ｇｅ）を１原子％含有することによ
り、熱アニール温度の低下に充分効果があることがわか
る。また、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を４４％と
したＳｉＧｅ膜においては、５００℃でも多結晶化して
おり、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を大きくした膜
ほど、低温で多結晶化することができる。
を０、３、１１、４４％として成膜して、５００〜８０
０℃で１２時間熱アニールした場合について、（１１
１）面からのＸ線回折パターンのピークより求めた回折
角、半値幅および積分強度を示す。上記積分強度のデー
タから、ａ−Ｓｉ膜については７００℃以上で多結晶化
していることがわかる。また、別の実験においてａ−Ｓ
ｉ膜は、６００℃では４８時間で多結晶化することを確
認している。他方、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を
３％としたＳｉＧｅ膜においては、６００℃、１２時間
の熱アニールで、すでに多結晶化している。ここで、Ｇ
ｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を３％とするために、ａ
−ＳｉＧｅ膜において、Ｇｅ／（Ｓｉ＋Ｇｅ）を１原子
％として形成している。よって、ａ−ＳｉＧｅ膜におい
て、Ｇｅ／（Ｓｉ＋Ｇｅ）を１原子％含有することによ
り、熱アニール温度の低下に充分効果があることがわか
る。また、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を４４％と
したＳｉＧｅ膜においては、５００℃でも多結晶化して
おり、ＧｅＨ4／（ＳｉＨ4＋ＧｅＨ4）を大きくした膜
ほど、低温で多結晶化することができる。
【００２２】ところで、結晶Ｓｉの（１１１）面の回折
角は２８．４°、結晶Ｇｅの（１１１）面の回折角は２
７．３°である。よって、図４の回折角のデータより、
格子定数はＧｅの含有量にしたがって、結晶Ｓｉと結晶
Ｇｅの間の値で変化することがわかる。また、半値幅の
データより、結晶粒の大きさは約３００オングストロー
ムと考えられる。上記においては、熱アニールを行う前
の結晶構造をアモルファスとしたが、これに限定され
ず、例えば、微結晶層を含むＳｉＧｅとしてもよい。
角は２８．４°、結晶Ｇｅの（１１１）面の回折角は２
７．３°である。よって、図４の回折角のデータより、
格子定数はＧｅの含有量にしたがって、結晶Ｓｉと結晶
Ｇｅの間の値で変化することがわかる。また、半値幅の
データより、結晶粒の大きさは約３００オングストロー
ムと考えられる。上記においては、熱アニールを行う前
の結晶構造をアモルファスとしたが、これに限定され
ず、例えば、微結晶層を含むＳｉＧｅとしてもよい。
【００２３】以上のように、ＳｉＧｅ膜を熱処理するこ
とにより、ｐ−ＳｉＧｅ膜を得ることができる。上記の
ように、Ｇｅを１原子％以上含む含むａ−ＳｉＧｅ膜の
場合には、６００℃以下の温度でも充分多結晶化するこ
とができる。
とにより、ｐ−ＳｉＧｅ膜を得ることができる。上記の
ように、Ｇｅを１原子％以上含む含むａ−ＳｉＧｅ膜の
場合には、６００℃以下の温度でも充分多結晶化するこ
とができる。
【００２４】次に、Ｓｉ3Ｎ4成膜装置によって、モノシ
ラン（ＳｉＨ4)、アンモニア（ＮＨ4）および水素
（Ｈ2）を導入し、プラズマ放電により厚み３００ｎｍ
のＳｉ3Ｎ4膜を形成し、パターニングして、エッチング
ストッパ６とする。続いて、ＣＶＤ法などによりｎ+−
ドープＳｉ膜を形成し、パターニングして、ソース薄膜
７ａ、ドレイン薄膜７ｂとする。
ラン（ＳｉＨ4)、アンモニア（ＮＨ4）および水素
（Ｈ2）を導入し、プラズマ放電により厚み３００ｎｍ
のＳｉ3Ｎ4膜を形成し、パターニングして、エッチング
ストッパ６とする。続いて、ＣＶＤ法などによりｎ+−
ドープＳｉ膜を形成し、パターニングして、ソース薄膜
７ａ、ドレイン薄膜７ｂとする。
【００２５】次に、スパッタリング法により、チタン
（Ｔｉ）を厚み約３００ｎｍに積層し、パターニングし
てソース電極８ａおよびドレイン電極８ｂを形成する。
ここでは、チャネル長１０μｍ、チャネル幅４０μｍと
して形成した。
（Ｔｉ）を厚み約３００ｎｍに積層し、パターニングし
てソース電極８ａおよびドレイン電極８ｂを形成する。
ここでは、チャネル長１０μｍ、チャネル幅４０μｍと
して形成した。
【００２６】その後、錫（Ｓｎ）５％を含む酸化インジ
ウムのターゲットを用いて、酸素雰囲気下でスパッタリ
ングして、酸化インジウムを厚み約７０ｎｍに形成し、
パターニングすることにより、ソース電極９ａ上には保
護膜１０ａを、ドレイン電極９ｂ上には絵素電極１０ｂ
を形成した。そして、Ｓｉ3Ｎ4膜を厚み３００ｎｍに形
成し、パターニングして、保護膜１１を形成した。
ウムのターゲットを用いて、酸素雰囲気下でスパッタリ
ングして、酸化インジウムを厚み約７０ｎｍに形成し、
パターニングすることにより、ソース電極９ａ上には保
護膜１０ａを、ドレイン電極９ｂ上には絵素電極１０ｂ
を形成した。そして、Ｓｉ3Ｎ4膜を厚み３００ｎｍに形
成し、パターニングして、保護膜１１を形成した。
【００２７】以上により、図２に示すようなＴＦＴを有
する液晶表示装置の一方の基板が形成される。
する液晶表示装置の一方の基板が形成される。
【００２８】この状態において、ＴＦＴの特性を測定す
ると、ゲート電圧１０Ｖを印加した際のオン電流は、３
×１０-6Ａ以上であり、半導体層として、ａ−Ｓｉ膜を
用いた場合の２倍以上の値とすることができた。
ると、ゲート電圧１０Ｖを印加した際のオン電流は、３
×１０-6Ａ以上であり、半導体層として、ａ−Ｓｉ膜を
用いた場合の２倍以上の値とすることができた。
【００２９】その後、カラーフィルターとブラックマト
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記の一方の基板と隙間
を設けて貼り合わせて、その隙間に液晶を注入する。そ
して、その両面に偏光板を貼り付け、バックライトを取
り付けることにより、液晶表示装置を形成する。
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記の一方の基板と隙間
を設けて貼り合わせて、その隙間に液晶を注入する。そ
して、その両面に偏光板を貼り付け、バックライトを取
り付けることにより、液晶表示装置を形成する。
【００３０】以上のように、半導体層をｐ−ＳｉＧｅ膜
とすることにより、ＴＦＴのオン電流を約２倍とするこ
とができる。このため、従来は困難であった１６インチ
の１２８０×３×１０２４の絵素を持つエンジニアリン
グワークステーション用の液晶表示装置を作製できる。
とすることにより、ＴＦＴのオン電流を約２倍とするこ
とができる。このため、従来は困難であった１６インチ
の１２８０×３×１０２４の絵素を持つエンジニアリン
グワークステーション用の液晶表示装置を作製できる。
【００３１】また、低温で半導体層を多結晶化すること
ができるので、安価な装置を追加するのみで、半導体層
を結晶化することができる。また、通常の安価なガラス
基板を用いることができるので、基板を大型化すること
ができる。
ができるので、安価な装置を追加するのみで、半導体層
を結晶化することができる。また、通常の安価なガラス
基板を用いることができるので、基板を大型化すること
ができる。
【００３２】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、電界効果移動度に優れたＴＦＴを、大型基板を
用いて安価に形成することができる。よって、エンジニ
アリングワークステーションなどの大型化・高精細化さ
れた液晶表示装置を実現することができる。
よれば、電界効果移動度に優れたＴＦＴを、大型基板を
用いて安価に形成することができる。よって、エンジニ
アリングワークステーションなどの大型化・高精細化さ
れた液晶表示装置を実現することができる。
【図１】本発明の一実施例である液晶表示装置の要部断
面図である。
面図である。
【図２】本発明に用いられるインラインＣＶＤ装置の図
である。
である。
【図３】シリコンゲルマニウム膜のＸ線回折パターンを
示す図である。
示す図である。
【図４】シリコンゲルマニウム膜のＸ線回折パターンを
示す図である。
示す図である。
１ ガラス基板 ２ ゲート電極 ３ 陽極酸化膜 ４ ゲート絶縁膜 ５ ｐ−ＳｉＧｅ半導体層 ６ エッチングストッパ ７ａ ソース薄膜 ７ｂ ドレイン薄膜 ８ａ ソース電極 ８ｂ ドレイン電極 １０ａ 保護膜 １０ｂ 絵素電極 １１ 保護膜
Claims (4)
- 【請求項１】 基板上に、ゲート電極と、絶縁膜と、半
導体層と、ソース電極と、ドレイン電極とを有する薄膜
トランジスタであって、 該半導体層が多結晶シリコンゲルマニウムからなる薄膜
トランジスタ。 - 【請求項２】 基板上に、ゲート電極と、絶縁膜と、半
導体層と、ソース電極と、ドレイン電極とを有する薄膜
トランジスタの製造方法において、 該半導体層の形成部分に、シリコンゲルマニウム膜を形
成する工程と、 該シリコンゲルマニウムからなる膜を６００℃以下の温
度で加熱処理して、多結晶シリコンゲルマニウムからな
る半導体層を形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項３】 前記加熱処理前のシリコンゲルマニウム
膜が、ゲルマニウムを１原子％以上含む請求項３に記載
の薄膜トランジスタの製造方法。 - 【請求項４】 基板上に形成されたゲート電極、絶縁
膜、半導体層、ソース電極およびドレイン電極からなる
薄膜トランジスタを有する液晶表示装置において、 該半導体層が多結晶シリコンゲルマニウムからなる液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26632992A JPH06120499A (ja) | 1992-10-05 | 1992-10-05 | 薄膜トランジスタ、液晶表示装置および薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26632992A JPH06120499A (ja) | 1992-10-05 | 1992-10-05 | 薄膜トランジスタ、液晶表示装置および薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120499A true JPH06120499A (ja) | 1994-04-28 |
Family
ID=17429421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26632992A Withdrawn JPH06120499A (ja) | 1992-10-05 | 1992-10-05 | 薄膜トランジスタ、液晶表示装置および薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120499A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
| US6479838B2 (en) | 2000-08-02 | 2002-11-12 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor, thin film transistor array substrate, liquid crystal display device, and electroluminescent display device |
| JP2013207247A (ja) * | 2012-03-29 | 2013-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| CN104280926A (zh) * | 2013-07-09 | 2015-01-14 | 三星显示有限公司 | 显示设备 |
| US9287436B2 (en) | 2012-07-18 | 2016-03-15 | Samsung Display Co., Ltd. | Display device and manufacturing method thereof |
-
1992
- 1992-10-05 JP JP26632992A patent/JPH06120499A/ja not_active Withdrawn
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| US6818485B2 (en) | 2000-08-02 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor, thin film transistor array substrate, liquid crystal display device, and electroluminescent display device |
| KR100477473B1 (ko) * | 2000-08-02 | 2005-03-17 | 마쯔시다덴기산교 가부시키가이샤 | 박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치 |
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