JP2004327617A - 半導体素子、及び半導体装置並びにその作製方法 - Google Patents

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Abstract

【課題】本発明では、アライメント精度、縮小投影露光による加工技術の精度、レジストマスクの仕上り寸法、エッチング技術等による歩留まりを克服し、微細構造の半導体素子、及び微細構造の半導体素子が高集積化された半導体装置を製造する方法を提供する。
【解決手段】本発明は、微細な構造を有する半導体素子の作製方法において、ゲート電極を覆う絶縁膜を形成し、ソース領域及びドレイン領域を露出し、その上に導電膜を成膜し、該導電膜上にレジストを塗布して膜厚の異なるレジストを形成し、該レジストの全面を露光及び現像し、又は該レジストの全面をエッチングしてレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチングしてソース電極及びドレイン電極を形成することを特徴とする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、微細構造の半導体素子、例えばトランジスタ、特に電界効果型トランジスタ、代表的にはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＭＯＳＦＥＴと示す。）や薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと示す。）、及び微細構造の半導体素子で形成される半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
近年、半導体装置を含む電気器具（ビデオカメラ、デジタルカメラ、プロジェクター、パーソナルコンピュータ、モバイルコンピュータ、携帯電話または電子書籍等）の小型化、軽量化、コストの低減に対する要求は高まるばかりである。電気器具を小型化、軽量化しても性能が落ちないことはユーザーにとって当然の要求であり、電気器具には今以上の性能が要求され続ける。なお、電気器具の機能や性能を決定するのは、システムを構成するＬＳＩの特性や、電気器具の表示部における表示装置の特性である。そこで、ＬＳＩ等の半導体装置に関する微細化、高集積化や、表示装置の高輝度、高精細化に関する研究開発がさかんに進められている。これは、微細度や集積度が向上することにより、ひとつのチップに搭載できる機能が多くなるため、上記したような電気器具の小型化、軽量化、高性能化の要求を満たすためである。また、表示装置においては、画素数が増えることで高精細な画像表示が可能となる。
【０００３】
また、例えば、ひとつのチップにＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどひとつのシステム（機能回路）を構成する回路がモノリシックに搭載され、高速化、高信頼性、低消費電力化が可能なシステムオンチップが提案されている。また、前述したようなシステム（機能回路）をＴＦＴで形成して、表示パネルと同一基板上に形成（搭載）されたシステムオンパネルが提案されている。これらを実現するために、高集積化の技術開発が続いている。また、前述したようなシステム（機能回路）をＴＦＴで形成するためには、スイッチング速度の早いＴＦＴを作製する必要がある。このため、ＴＦＴの半導体領域の結晶性を高めると共に、ＴＦＴ素子の微細化が益々必要とされており、半導体素子の各部分のサイズ（配線幅、チャネル幅、コンタクトホールの直径等）を縮小する試みがなされている。
【０００４】
【発明が解決しようとする課題】
ここで、半導体装置の高集積化、微細化を進める上で微細化のレベルを決定すると言っても過言ではないのが、アライメント制御、縮小投影露光による加工技術やエッチング技術である。
【０００５】
図７に、半導体素子、代表例としてＴＦＴの作製工程を示す。基板７０１上に下地膜７０２を形成し、この上に半導体領域７０３を形成し、この上にゲート絶縁膜７０４を形成する。次に、ゲート絶縁膜上に導電膜を形成し、この導電膜をエッチングしてゲート電極７０５を形成する。この後、ゲート電極７０５をマスクとして、半導体領域に不純物を添加し、活性化して、ソース領域７０３ａ、ドレイン領域７０３ｂ、及びチャネル形成領域７０３ｃを形成する。その上に、絶縁膜を形成して層間絶縁膜７０６とする。次に、レジスト（図示しない）を塗布し、このレジストの露光及び現像を行ってレジストマスク７０８ａ〜７０８ｃを形成する。次に、レジストマスク７０８ａ〜７０８ｃをエッチングマスクとしてエッチングを行い、半導体領域のソース領域７０３ａ及びドレイン領域７０３ｂに接続するコンタクトホール７０７ａ、７０７ｂを開口する。
【０００６】
次に、図７（Ｂ）に示すように、コンタクトホール７０７ａ、７０７ｂにソース電極７０９ａ及びドレイン電極７０９ｂを形成してＴＦＴを形成する。
【０００７】
半導体素子、特に微細な構造を有する半導体素子の作製工程において、レジストマスク７０８ａ〜７０８ｃを形成する時のフォトマスクのアライメントのずれにより、図７（Ｃ）に示すように、ゲート電極７１５とソース電極７１９ａ又はドレイン電極７１９ｂとが短絡してしまうという問題がある。これらが短絡すると、その半導体素子は正常に動作しないため、その半導体素子を有する半導体装置の歩留まりが低下する。
【０００８】
この問題を防ぐため、コンタクトホールを形成する場合は、レジストマスクを形成する為の露光工程のアライメント精度、縮小投影露光による加工技術の精度、レジストの現像後形成されたレジストマスクの仕上り寸法、コンタクトホールを開口するために層間絶縁膜をエッチングするときの横方向のエッチング量等を精密に制御しなければならず、半導体装置の製造を著しく困難なものとしている。
【０００９】
また、図７（Ｂ）に示すように、半導体素子、特にＴＦＴを設計する場合、ソース領域７０３ａ及びドレイン領域７０３ｂとソース電極７０９ａ及びドレイン電極７０９ｂとの接続を確実にするためのマージン（Ａ）を考慮しており、半導体領域の大きさ（Ｂ）は所望の大きさ（Ｂ−４Ａ）よりも大きく設計している。このため、ＴＦＴ全体の面積が増大し、高集積化の妨げとなっている。
【００１０】
以上のことをふまえ、本発明では、アライメント精度、縮小投影露光による加工技術の精度、レジストマスクの仕上り寸法、エッチング技術等による歩留まりを克服し、微細構造の半導体素子、及び微細構造の半導体素子が高集積化された半導体装置を製造する方法を提供する。
【００１１】
【課題を解決するための手段】
本発明は、半導体領域、ゲート電極、ゲート絶縁膜、半導体領域と外部配線とを接続するコンタクト部とを有する半導体素子において、ゲート電極の側面を覆う絶縁膜を形成し、該絶縁膜の外側にコンタクト部を形成し、半導体素子を形成することを特徴とする。
【００１２】
すなわち、本発明は、微細な構造を有する半導体素子の作製方法において、ゲート電極を覆う絶縁膜を形成し、ソース領域及びドレイン領域を露出し、その上に導電膜を成膜し、該導電膜上にレジストを塗布して膜厚の異なるレジストを形成し、該レジストの全面を露光及び現像し、又は該レジストの全面をエッチングしてレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチングしてソース電極及びドレイン電極を形成することを特徴とする。
【００１３】
本発明により、レジストの下地は凸形状を有し、レジストの膜厚が部分的に異なるため、フォトマスクを用いずともレジストマスクを形成することが可能であるため、フォトマスクのアライメント精度、縮小投影露光による加工技術の精度に関わらず、歩留まりの高く微細構造の半導体素子を形成することができる。
【００１４】
また、本発明は、半導体素子のゲート電極を覆う絶縁膜を形成し、該絶縁膜を介してゲート電極とソース電極及びドレイン電極とが形成されていることを特徴とする。
【００１５】
また、本発明は、半導体領域、ゲート電極、ゲート絶縁膜、半導体領域と外部配線とを接続するコンタクト部とを有する半導体素子において、前記半導体領域のチャネル形成領域と前記コンタクト部とが近接していることを特徴とする。
【００１６】
この結果、チャネル形成領域とコンタクト部との距離が短くなり、これらの間で生じる抵抗が減少し、チャネル形成領域を移動する電荷が移動しやすくなり、半導体素子としては移動度が向上して高速動作が可能となる。
【００１７】
また、本発明は、以下の構成を包含する。
【００１８】
本発明は、半導体領域上にゲート絶縁膜、ゲート電極、及び前記ゲート電極を覆う絶縁膜を形成し、前記半導体領域の一部を露出した後導電膜を形成し、前記導電膜上にレジストを塗布した後レジストマスクを形成し、前記レジストマスクを用いて前記導電膜の一部をエッチングし、前記エッチングされた導電膜の一部又は前記エッチングされた導電膜及び前記半導体領域の一部をエッチングすることを特徴とする半導体素子の作製方法である。
【００１９】
また、本発明は、半導体領域上にゲート絶縁膜、ゲート電極、及び前記ゲート電極を覆う絶縁膜を形成し、前記半導体領域の一部を露出した後導電膜を形成し、前記導電膜の一部又は前記エッチングされた導電膜及び前記半導体領域の一部をエッチングし、前記導電膜上にレジストを塗布した後レジストマスクを形成し、前記レジストマスクを用いて前記導電膜の一部をエッチングすることを特徴とする半導体素子の作製方法である。
【００２０】
また、本発明は、半導体領域上に第１の絶縁膜、第１の導電膜、及び第２の絶縁膜を形成し、前記第２の絶縁膜をエッチングしてハードマスクを形成し、前記ハードマスクをマスクとして第１の導電膜をエッチングしてゲート電極を形成した後、第３の絶縁膜を形成し、前記第３の絶縁膜をエッチングして、サイドウォールを形成し、前記サイドウォール及び前記ハードマスクをマスクとして前記第１の絶縁膜をエッチングしてゲート絶縁膜を形成すると共に前記半導体領域の一部を露出した後第２の導電膜を形成し、前記第２の導電膜上にレジストを塗布した後レジストマスクを形成し、前記レジストマスクをマスクとして前記第２の導電膜の一部をエッチングし、前記エッチングされた第２の導電膜の一部又は前記エッチングされた第２の導電膜及び前記半導体領域の一部をエッチングしてソース電極及びドレイン電極を形成することを特徴とする半導体素子の作製方法である。
【００２１】
また、本発明は、半導体領域上に第１の絶縁膜、第１の導電膜、及び第２の絶縁膜を形成し、前記第２の絶縁膜をエッチングしてハードマスクを形成し、前記ハードマスクをマスクとして第１の導電膜をエッチングしてゲート電極形成した後、第３の絶縁膜を形成し、前記第３の絶縁膜をエッチングして、サイドウォールを形成し、前記サイドウォール及び前記ハードマスクをマスクとして前記第１の絶縁膜をエッチングしてゲート絶縁膜を形成すると共に前記半導体領域の一部を露出した後第２の導電膜を形成し、前記第２の導電膜の一部又は前記第２の導電膜及び前記半導体領域の一部をエッチングし、前記エッチングされた第２の導電膜上にレジストを塗布した後レジストマスクを形成し、前記レジストマスクをマスクとして前記第２の導電膜の一部をエッチングしてソース電極及びドレイン電極を形成することを特徴とする半導体素子の作製方法である。
【００２２】
前記レジストマスクは、前記レジスト全面を露光した後現像して形成する。また、前記レジスト全面をエッチングして前記導電膜又は前記第２の導電膜の一部を露出させて形成してもよい。
【００２３】
前記半導体領域は、半導体基板又は半導体薄膜である。半導体基板としては、半導体基板は単結晶シリコン基板または化合物半導体基板が挙げられる。また、半導体薄膜としては、結晶性シリコン膜が代表例として挙げられる。
【００２４】
本発明は、ソース領域、ドレイン領域、及びチャネル形成領域を有する半導体領域と、ゲート電極と、ゲート絶縁膜と、半導体領域とソース電極及びドレイン電極とを接続するコンタクト部と、ゲート電極を覆う絶縁膜とを有し、前記チャネル形成領域と前記コンタクト部とは近接していることを特徴とする半導体素子である。
【００２５】
また、本発明は、ソース領域、ドレイン領域、及びチャネル形成領域を有する半導体領域と、ゲート電極と、ゲート絶縁膜と、半導体領域とソース電極及びドレイン電極とを接続するコンタクト部と、ゲート電極を覆う絶縁膜とを有し、前記ゲート電極を覆う絶縁膜を介して前記ゲート電極と前記ソース電極及びドレイン電極とが形成されていることを特徴とする半導体素子である。
【００２６】
前記ゲート電極を覆う絶縁膜は、前記ゲート電極上に形成される絶縁膜と、前記ゲート電極の側面に形成される絶縁膜である。前記ゲート電極上に形成される絶縁膜の代表例は、ハードマスクであり、前記ゲート電極の側面に形成される絶縁膜の代表例は、サイドウォールである。
【００２７】
また、前記半導体領域は、半導体基板又は半導体薄膜である。半導体基板としては、半導体基板は単結晶シリコン基板または化合物半導体基板が挙げられる。また、半導体薄膜としては、結晶性シリコン膜が代表例として挙げられる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
（実施の形態１）
図１は、半導体素子の代表例の一つであるＴＦＴの作製工程を示す図である。これを用いて本実施の形態を説明する。
【００３０】
図１（Ａ）に示すように、基板１０１上に、基板からの不純物をブロックするための下地膜１０２を形成する。この後、所望の形状を有する半導体膜で形成される半導体領域１０３を形成した後、ゲート絶縁膜となる第１の絶縁膜、ゲート電極となる第１の導電膜を成膜する。次に、第１の導電膜を所望の形状にエッチングして、ゲート電極１０５を形成する。このとき、第１の絶縁膜１０４も一部エッチングされ、膜厚が薄くなる。次に、基板全面に第２の絶縁膜１０６を成膜する。その後、ゲート電極をマスクとして半導体領域に不純物を添加して、不純物領域１０３を形成する。
【００３１】
基板１０１には、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス、アルミノシリケートガラスなどのガラス基板、石英基板、サファイア基板等の、５００℃以上の耐熱性のある基板を用いる。半導体膜は、減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等の公知手法で形成する。また、半導体膜は、半導体材料、例えば、シリコンまたはシリコンを主成分とする合金を用いることが可能である。ゲート電極は、単層構造でも多層構造でも良い。また、ゲート電極の材料は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれる元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。また、銀―銅―パラジウム合金（ＡｇＰｄＣｕ合金）を用いてもよい。
【００３２】
次に、図１（Ｂ）に示すように、第２の絶縁膜をエッチングする。この工程により、ゲート電極を覆う絶縁膜１０８を形成する。なお、ゲート電極を覆う絶縁膜１０８は、後に形成するソース電極及びドレイン電極とゲート電極とを絶縁するために形成する。よって、少なくとも、ゲート電極の側面を覆っていれば良い。
【００３３】
第２の絶縁膜は、珪素を主成分とする絶縁膜を用いることができる。第２の絶縁膜をリアクティブイオンエッチング法（以下、ＲＩＥ法と示す。）、Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ法（以下、ＥＣＲ法と示す。）等の異方性エッチングを行うことにより、サイドウォールを形成することができる。また、この工程に代わって、レジストマスクを形成し、第２の絶縁膜をエッチングしてゲート電極を覆う絶縁膜を形成してもよい。
【００３４】
次に、ゲート電極１０５及びゲート電極を覆う絶縁膜１０８をマスクとして半導体領域にｎ型又はｐ型を有する不純物元素を添加して、高濃度不純物領域１０９と、低濃度不純物領域１１０と、チャネル形成領域１１１とを形成する。次に、低濃度不純物領域及び高濃度不純物領域に添加された不純物を活性化するため、加熱処理、強光の照射、またはレーザ光の照射を行う。次に、ソース領域及びドレイン領域上の第１の絶縁膜をウエットエッチング又はドライエッチングで除去して、ソース領域及びドレイン領域を露出し、コンタクト部を形成すると共に、ゲート絶縁膜１０７を形成する。なお、高濃度不純物領域１０９がソース領域及びドレイン領域となる。
【００３５】
次に、基板全面に第２の導電膜１１２を成膜する。このとき、ゲート電極１０５が基板上で凸形状となっているため、第２の導電膜１１２も凸形状を有する。
【００３６】
図１（Ｂ）において、第２の導電膜１１２は単層構造であるが、多層構造としてもよい。また、第２の導電膜１１２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などから選ばれる元素、またはこれらの元素を主成分とする合金材料で形成する。
【００３７】
次に、レジスト１１３を基板全面に塗布する。このとき、レジストの下地膜は凹凸を有しているがレジストを全面に塗布することにより、基板表面がほぼ平坦となる。また、ゲート電極上方に形成されたレジストは膜厚が薄く、それ以外の領域は膜厚が厚い。
【００３８】
次に、図１（Ｃ）に示すように、フォトマスクを用いずともレジストを露光及び現像してレジストマスク１１４を形成する。
【００３９】
ここで、凹部に選択的にレジスト膜が残るようにするため、本発明で用いている露光方法について図５を用いて説明する。
【００４０】
図５（Ａ）は、凹凸を有する被処理物２０の断面模式図である。図５（Ａ）において、基準面からの表面高さが凸状の部分を２１、凹状の部分を２２とする。被処理物２０はレジスト膜２３で覆われている。
【００４１】
領域２１における被対象物２０の表面からレジスト膜２３の表面までの距離をｂ、領域２２における被処理物２０の表面からレジスト膜２３の表面までの距離をａとする。
【００４２】
領域２１の残膜率が０％、領域２２の残膜率がｙ１（＝（ａ−ｂ）／ａ×１００）％程度になるような露光条件で全面に露光する。露光にはレチクルなどの光学的なパターンを形成するためのマスクは必要なく、全面に光を照射して行う。従って、フォトマスクは必用ない。
【００４３】
ここで、残膜率とは、残膜率（％）＝現像後のレジスト膜厚／塗布後のレジスト膜厚×１００で表される。この他、露光量［ｍＪ／ｃｍ２］＝照射光強度［ｍＷ／ｃｍ２］×露光時間［ｍｓｅｃ］で表され、残膜率が０％となるときの露光量の下限値はＥｔｈと表されることを記しておく。残膜率は、レジスト膜の膜厚、レジスト膜の下部にある膜の膜質、レジスト膜の塗布条件及び現像条件に強く依存して変わる。従ってＥｔｈもこれらの条件ごとに変わる。
【００４４】
一般的に、Ｅｔｈはレジスト膜厚が厚くなる程、増大する傾向を示す（バルク効果ともいう。）。また、Ｅｔｈはレジスト膜の下部にある膜の反射率によっても変わり、反射率が大きい程、減少する傾向を示す。ポジレジスト膜の残膜率はレジストが受け取った光のエネルギー量が多い程、つまり光量が多い程、減少する傾向を示す。露光の際、レジスト膜は露光装置から照射された照射光と、レジスト膜の下部にある膜で反射した反射光との両方の光を受け取るため、反射率が大きい程、レジスト膜が受け取る光の光量が増え、Ｅｔｈは減少する傾向を示すのである。本発明では、Ｅｔｈのレジスト膜厚依存性を積極的に利用する。
【００４５】
図５（Ｂ）はレジスト膜厚の異なる二つの領域（領域２１および領域２２）における露光量と残膜率の関係を模式的に示したものである。領域２２の方が領域２１よりもレジスト膜厚が厚いため、領域２２におけるＥｔｈ（以後、Ｅｔｈ（Ａ）という）の方が領域２１におけるＥｔｈ（以後、Ｅｔｈ（Ｂ）という）よりも大きい。領域２２においては、残膜率をｙ１％以下としたいため、ｘ１［ｍＪ／ｃｍ２］以下の露光量で光を照射すればよい。また領域２１においては残膜率を０％としたいため、Ｅｔｈ（Ｂ）以上の露光量で光を照射すればよい。従って、Ｅｔｈ（Ｂ）［ｍＪ／ｃｍ２］以上ｘ１［ｍＪ／ｃｍ２］以下の露光量で光を照射すればよいことが分かる。
【００４６】
従って、Ｅｔｈ（Ａ）とＥｔｈ（Ｂ）の差が大きい程、またｘ１とｘ２の差が大きい程露光条件のマージンが広がる。Ｅｔｈ（Ａ）とＥｔｈ（Ｂ）の差を大きくするには、領域２２におけるレジスト膜厚ａと領域２１におけるレジスト膜厚ｂの差を大きくすればよい。さらに領域２１におけるレジスト膜厚ｂが極力小さくなるように塗布時のレジスト膜厚を調整しておくことで、Ｅｔｈ（Ｂ）はより小さくなり、領域２１におけるレジスト膜を除去しやすくなる。このように、レジスト膜の膜厚を調整することで露光条件のマージンを十分確保できる。
【００４７】
このように残膜率は露光量によって制御することが可能であり、全面照射をしても露光する対象の形状に応じてレジストの残膜率を調節することが可能である。なお露光量と残膜率の関係は、レジストの性質（粘度や含有されている溶剤や吸光剤の種類など）、レジストを塗布する対象物の形状や材料、塗布および現像の際のベーク条件などによって変わるため、加工する対象物ごとに予め露光量と残膜率の関係を調べておく必要がある。これらの作業は通常のフォトリソグラフィにおける露光条件の条件出しと同様の要領で行えばよい。
【００４８】
さらに、上記のようなポジ型のレジストを用いる以外に、ネガ型のレジストを用いて、開口部において形成された凹部を充填しても構わない。ネガ型のレジストを用いる場合は、特に露光処理は必要なく、現像時間または現像液の濃度を調整することで、凹部のみにレジスト膜が残るようにすればよい。なお、現像前に被処理物の下方部から熱を加え、レジスト膜の下方部のみに局所的に熱が加え、変質させることで、凹部に於いてレジスト膜が残り易くなるように制御できる。
【００４９】
次に、図１（Ｄ）に示すように、残留したレジスト１１４をマスクとして、ゲート電極上に形成された第２の導電膜をエッチングすることで、第２の導電膜１１５を分断する。
【００５０】
次に、図１（Ｅ）に示すように、絶縁された第２の導電膜１１５を所望の形状にエッチングして、他のＴＦＴと絶縁すると共に、ソース電極及びドレイン電極１１６を形成する。なお、この工程において、第２の導電膜１１５と共にソース領域及びドレイン領域をエッチングすることで、ＴＦＴの面積を縮小することができる。次に、基板上に第３の絶縁膜を形成して層間絶縁膜１１７とする。次に、ソース電極及びドレイン電極１１６に接続するコンタクトホールを形成し、接続配線となる第３の導電膜を形成する。この後、第３の導電膜上に所望のパターンを有するレジストマスクを形成し、このマスクを用いて導電膜を所望のパターンにエッチングし、接続配線１１８を形成する。
【００５１】
なお、本実施の形態において、図１（Ｂ）において、基板全面に導電膜１１２を成膜する工程と、レジストマスク１１３を塗布する工程との間に、図１（Ｅ）の工程（導電膜を所望の形状にエッチングして、他のＴＦＴと絶縁する工程。）を行ってもよい。
【００５２】
本実施の形態により作製されるＴＦＴは、フォトマスクを用いずとも任意の形状のレジストマスクを形成することができ、かつセルフアラインでソース電極及びドレイン電極を形成することができるため、微細構造のＴＦＴにおいても、アライメントのずれによるゲート電極と、ソース電極及びドレイン電極との短絡を防ぐことが可能となり歩留まり高く、ＴＦＴを作製することができる。
【００５３】
また、ソース電極及びドレイン電極と半導体領域との接続を確実にするため、マージンを考慮して半導体領域の面積を広げる必要がないため、ＴＦＴの面積を縮小することができる。
【００５４】
さらに、本発明で形成された半導体素子は、ゲート電極とソース電極及びドレイン電極とは、ゲート電極を覆う絶縁膜１０８を介して形成されている。すなわち、ゲート電極の下に設けられたチャネル形成領域とソース電極及びドレイン電極とを近接することが可能であり、この結果これらの間の抵抗が低減する。よって、高速動作が可能なＴＦＴを作製することができる。
【００５５】
なお、本実施の形態では、半導体素子の代表例としてＴＦＴを用いたが、シリコン基板又はＳＯＩ（ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ ）基板を用いて形成されるＦＥＴ（ＭＯＳＦＥＴ）を適応することが可能である。
【００５６】
さらに、本発明の半導体素子を用いて、半導体装置を製造すると、基板単位面積あたりに搭載する半導体素子の数を増大させることが可能であり、集積度を高めた画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ、電源回路、送受信回路、メモリ、音声処理回路のアンプ等の半導体装置を作製することができる。さらに、これらを同一の基板上に設けられたシステムオンチップやシステムパネルを作製することができる。
【００５７】
（実施の形態２）
本実施の形態では、ソース電極及びドレイン電極を形成する為に用いられるレジストマスクの形成工程において、別の工程を用いる作製方法を述べる。なお、実施の形態１と同じ部分は同じ符号を付して詳しい説明を省略する。
【００５８】
まず、実施の形態１と同様にして図２（Ａ）の状態を得る。具体的には、基板１０１上に、下地膜１０２、高濃度不純物領域１０９、低濃度不純物領域１１０、及びチャネル領域１１１を有する半導体領域、ゲート絶縁膜１０７、ゲート電極１０５、少なくともゲート電極の側面を覆う絶縁膜１０８を形成する。
【００５９】
次に、図２（Ｂ）に示すように、基板全面に導電膜１１２を成膜する。このとき、ゲート電極１０５が基板上で凸形状となっているため、導電膜１１２も凸形状を有する。
【００６０】
次に、図２（Ｃ）に示すように、導電膜を所望の形状にエッチングし、ＴＦＴごとに絶縁された導電膜２１３を形成する。
【００６１】
次に、図２（Ｄ）に示すように、レジスト２１４を基板全面に塗布する。このとき、レジストの下地膜は凹凸を有しているがレジストを全面に塗布することにより、基板表面がほぼ平坦となる。
【００６２】
次に、レジスト２１４の全面をエッチングする。このとき、ゲート電極上のレジストを除去することで導電膜２１３が露出される。また、ソース領域及びドレイン領域上方に形成されたレジスト２１５は、一部残留する。以上の工程により、フォトマスクを用いずともレジストマスク２１５を形成することができる。
【００６３】
次に、図２（Ｅ）に示すように、残留したレジスト２１５をマスクとして、第２の導電膜をエッチングし、ソース電極及びドレイン電極２１６を形成する。次に、基板上に層間絶縁膜２１７を形成する。次に、ソース電極及びドレイン電極２１６に接続するコンタクトホールを形成し、接続配線となる導電膜を形成する。この後、導電膜上に所望のパターンを有するレジストマスクを形成し、このマスクを用いて導電膜を所望のパターンにエッチングし、接続配線２１８を形成する。
【００６４】
本実施の形態により作製されるＴＦＴは、フォトマスクを用いずとも任意の形状のレジストマスクを形成することができ、かつセルフアラインでソース電極及びドレイン電極を形成することができるため、微細構造のＴＦＴにおいても、アライメントのずれによるゲート電極と、ソース電極及びドレイン電極との短絡を防ぐことが可能となり歩留まり高く、ＴＦＴを作製することができる。
【００６５】
また、ソース電極及びドレイン電極と半導体領域との接続を確実にするため、マージンを考慮して半導体領域の面積を広げる必要がないため、ＴＦＴの面積を縮小することができる。
【００６６】
さらに、本発明で形成された半導体素子は、ゲート電極とソース電極及びドレイン電極とは、ゲート電極を覆う絶縁膜１０８を介して形成されている。すなわち、チャネル領域とソース電極及びドレイン電極とを近接することが可能であり、この結果これらの間の抵抗が低減する。よって、高速動作が可能なＴＦＴを作製することができる。
【００６７】
なお、本実施の形態では、半導体素子の代表例としてＴＦＴを用いたが、シリコン基板を用いて形成されるＦＥＴ（ＭＯＳＦＥＴ）を適応することが可能である。
【００６８】
さらに、本発明の半導体素子を用いて、半導体装置を製造すると、基板単位面積あたりに搭載する半導体素子の数を増大させることが可能であり、集積度を高めた画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ、電源回路、送受信回路、メモリ、音声処理回路のアンプ等の半導体装置を作製することができる。さらに、これらを同一の基板上に設けられたシステムオンチップやシステムパネルを作製することができる。
【００６９】
【実施例】
（実施例１）
本実施例では、本発明を用いて、絶縁性を有する基板、本実施例ではガラス基板上に半導体素子を作製する工程を、図３及び図４を用いて説明する。
【００７０】
図３（Ａ）に示すように、ガラス基板（第１の基板６０１）上に下地絶縁膜６０２を形成する。本実施例では、下地絶縁膜を２層構造とし、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される第１の酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される第２の酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する。
【００７１】
次に、下地絶縁膜上に、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタリング法等の公知の手法により非晶質シリコン膜（膜厚５４ｎｍ）を積層形成する。
【００７２】
次に特開平８−７８３２９号公報に記載の公知技術によって非晶質シリコン膜を結晶化する。同公報記載の技術は、非晶質シリコン膜に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した非晶質シリコン膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。
【００７３】
この後、結晶性シリコン膜中から金属元素のゲッタリングを行い、結晶性シリコン膜中の金属元素を除去又は濃度を低減する。ゲッタリングの手法としては、結晶シリコン膜の一部にリン又は希ガス（代表的にはアルゴン）などを添加してゲッタリングサイトを形成した後、熱処理を行って金属元素を移動させる方法、若しくはリン又は希ガスなどを含有した非晶質シリコン膜又は結晶質シリコン膜を酸化膜を介して積層し、ゲッタリングサイトとして熱処理を行って金属元素をゲッタリングサイトに移動させる方法を用いれば良い。ゲッタリング後の結晶性シリコン膜の不純物金属元素濃度を１×１０１７／ｃｍ３以下（ＳＩＭＳ（二次イオン質量分析法）の測定限界以下）とすることが好ましく、より好ましくはＩＣＰ−ＭＳ（誘導結合高周波プラズマ分光質量分析法）により５×１０１６／ｃｍ３以下とする。
【００７４】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性シリコン膜に対してレーザ光を照射することが好ましい。
【００７５】
次に、結晶性シリコン膜をエッチングして、所望の形状を有する結晶性シリコン膜６０３を形成する。次に、シリコン膜の表面をフッ酸を含むエッチャントで洗浄した後、ゲート絶縁膜となるシリコンを主成分とする第１の絶縁膜６０４を形成する。 次いで、第１の絶縁膜６０４表面を洗浄した後、第１の導電膜６０５、第２の導電膜６０６及び第２の絶縁膜６０７（膜厚５００〜１０００ｎｍ）を順次成膜する。本実施例では、第１の導電膜に窒化タンタル膜を、第２の導電膜にタングステン膜を、第２の絶縁膜に窒化酸化珪素膜を形成する。
【００７６】
次に、図３（Ｂ）に示すように、第２の絶縁膜６０４を、ゲート電極幅程度にエッチングしてハードマスク６０８を形成する。この後、ハードマスク６０８を用いて、第２の導電膜（タングステン膜）、第１の導電膜（窒化タンタル膜）をエッチングして長さ１μｍ程度のゲート電極６０９を形成する。このとき、ゲート絶縁膜となる第１の絶縁膜６０４も若干エッチングされる（６０４ａ）。
【００７７】
次に、ハードマスク６０８及びゲート電極６０９をマスクとして、結晶性シリコン膜にｎ型を付与する不純物元素（Ｐ、Ａｓ等）又はＰ型を付与する不純物元素（Ｂ等）を添加し、不純物領域６０３ａ、６０３ｂを形成する。ここでは、リン又はボロンを適宜添加する。
【００７８】
次に、図３（Ｃ）に示すように、第３の絶縁膜及び第４の絶縁膜を形成する。本実施例では、第３の絶縁膜に酸化窒化珪素膜６１０（膜厚２０〜５０ｎｍ）を成膜し、第４の絶縁膜に窒化珪素膜６１１（膜厚５０〜１００ｎｍ）を成膜する。なお、窒化珪素膜６１１は、後に形成する第５の絶縁膜のエッチングストッパーとして設けるため、第５の絶縁膜とエッチングレートの選択比を有する膜であることが好ましい。酸化窒化珪素膜６１０は、窒化珪素膜と結晶性シリコン膜とを分離するために設ける。これは、窒化珪素膜と結晶性シリコンが接することにより生じるＴＦＴの電気特性の劣化を防ぐためである。なお、後に形成する第５の絶縁膜のエッチング条件によっては、窒化珪素膜６１１及び酸化窒化珪素膜６１０を形成しなくともよい。
【００７９】
次に、基板全面に第５の絶縁膜である酸化窒化珪素膜（５００〜１０００ｎｍ）を形成したのち、ＲＩＥ法、ＥＣＲ法等により異方性エッチングし、サイドウォール６１２を形成する。なお、本実施例においては、ゲート電極の膜厚が薄いため、エッチング工程の負荷が少ない。また、ゲート電極の高さを低くすると、サイドウォールを制御良く形成できないが、本実施例では、ゲート電極６０９及びハードマスク６０８が積層され、これらの側面にサイドウォールが形成されている。よって、少ない負荷で制御良くサイドウォールを形成することができる。
【００８０】
次に、図３（Ｄ）に示すように、第４の絶縁膜（窒化珪素膜）６１１を異方性エッチングする。サイドウォールが形成されていない領域の窒化珪素膜６１１がエッチングされ、サイドウォールに覆われている窒化珪素膜６１１ａのみ残る。
【００８１】
次に、サイドウォール６１２及びエッチングされた窒化珪素膜６１１ａをマスクとして、結晶性シリコン膜にｎ型を付与する不純物元素（Ｐ、Ａｓ等）又はＰ型を付与する不純物元素（Ｂ等）を添加し、高濃度不純物領域６１５を形成する。ここでは、リン又はボロンを適宜添加する。また、サイドウォール及び窒化珪素膜で覆われている結晶性シリコン膜の領域は、幅０．３μｍ程度の低濃度不純物領域６１３となる。さらに、ゲート電極及びハードマスクに覆われている結晶性シリコン膜の領域は、チャネル領域６１４となる。次に、添加した不純物元素を活性化するために加熱処理、強光の照射、またはレーザ光の照射を行う。
【００８２】
次に、図示しないがゲート電極６０９と外部配線とを接続するため、ハードマスク６０８の一部をエッチングして、ゲート電極６０９と接続するコンタクト部を開口する。
【００８３】
次に、基板全面をドライエッチングし、結晶性シリコン膜を覆う酸化窒化珪素膜６１０をエッチングして、ソース領域及びドレイン領域を露出して、コンタクト部６１５を形成する。このとき、サイドウォール６１２も一部エッチングされ、６１２ａとなる。
【００８４】
次に、図３（Ｅ）に示すように、基板全面に第３の導電膜及び第４の導電膜を形成する。本実施例では、第３の導電膜として窒化タンタル膜６１７（膜厚８０〜１２０ｎｍ）を成膜したのち、第４の導電膜としてアルミニウム膜６１８（３００〜５００ｎｍ）を成膜する。
【００８５】
次に、基板全面にレジストを塗布する。この後、実施の形態１で示したようにゲート電極上方にあるレジスト（凸部）のみのレジストが感光するような露光条件で露光を行い、その後現像する。このような条件により、ソース領域及びドレイン領域６１５上方（凹部）にレジスト６２０が残る。この後、レジストの線幅を任意のものとするため、アッシングを行ってもよい（図４（Ａ））。
【００８６】
次に、図４（Ｂ）に示すように、レジストマスク６２０を用いて第２の導電膜６１８及び第１の導電膜６１７をウエットエッチング又はドライエッチングにより除去し、ゲート電極上で分断された導電膜６２１を形成する。
【００８７】
次に、図４（Ｃ）に示すように、分断された導電膜６２１をエッチングして、ソース電極及びドレイン電極６２２を形成する。このエッチングの時に、結晶性シリコン膜のソース領域及びドレイン領域６１５をエッチングすることで、より面積の小さい薄膜トランジスタを形成することができる。この結果、単位面積基板あたりにより多くのＴＦＴを搭載することが可能であり、高集積化が可能である。
【００８８】
次に、図４（Ｄ）に示すように、基板上に第６の絶縁膜を形成して層間絶縁膜６２３とする。本実施例では、層間絶縁膜として窒化酸化珪素膜を形成する。次に、ソース電極及びドレイン電極６２２に接続するコンタクトホールを形成し、その後接続配線となる第５の導電膜を形成する。この後、第５の導電膜上に所望のパターンを有するレジストマスクを形成し、このマスクを用いて導電膜を所望のパターンにエッチングし、接続配線６２４を形成する。
【００８９】
なお、本実施例では、実施の形態１の作製工程を用いたが、実施の形態２の作製工程を適応することができる。
【００９０】
本実施により作製されるＴＦＴは、フォトマスクを用いずとも任意の形状のレジストマスクを形成することができ、かつセルフアラインでソース電極及びドレイン電極を形成することができるため、微細構造のＴＦＴにおいても、アライメントのずれによるゲート電極と、ソース電極及びドレイン電極との短絡を防ぐことが可能となり歩留まり高く、ＴＦＴを作製することができる。
【００９１】
また、ソース電極及びドレイン電極と半導体領域との接続を確実にするため、マージンを考慮して半導体領域の面積を広げる必要がないため、ＴＦＴの面積を縮小することができる。
【００９２】
さらに、本発明で形成された半導体素子は、ゲート電極とソース電極及びドレイン電極とは、ゲート電極を覆う絶縁膜６１２を介して形成されている。すなわち、ゲート電極の下に設けられたチャネル領域とソース電極及びドレイン電極とを近接することが可能であり、この結果これらの間の抵抗が低減する。よって、高速動作が可能なＴＦＴを作製することができる。
【００９３】
本実施例により、画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ等の半導体装置を作製することができる。また、システム（機能回路）を形成すると共に、公知の手法により液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を画素部に形成することで、小型で高画質な表示が可能なシステムオンパネルを作製することができる。
【００９４】
（実施例２）
本実施例では、本発明を用いて、半導体基板を用いて半導体素子を作製する工程を、図６を用いて説明する。なお、前記半導体基板は、単結晶シリコン基板または化合物半導体基板であり、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板である。
【００９５】
図６（Ａ）に示すように、例えば単結晶シリコンからなるｐ型の半導体基板３０１を用意し、その半導体基板にｐ型のウエル３０２とｎ型のウエル３０３を形成した後、半導体基板３０１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造の酸化シリコン膜からなる阻止分離用のフィールド絶縁膜３０４を形成する。
【００９６】
次に、半導体基板３０１の表面を熱酸化して５０ｎｍ程度以下の薄膜の酸化シリコン膜（ゲート絶縁膜）３０５を形成し、この酸化シリコン膜３０５の上に、ＣＶＤ法を用いて３００ｎｍ程度の膜厚の多結晶シリコン膜を堆積する。
【００９７】
次に、半導体基板３０１の上に、ゲート電極を形成するためのハードマスクを形成するため、膜厚５０ｎｍ程度の酸化シリコン膜をＣＶＤ法を用いて形成する。この後、酸化シリコン膜の上に、レジストを塗布した後、フォトマスクを用いて露光及び現像を行ってゲート電極形状のレジストマスクを形成する。
【００９８】
次に、レジストマスクを用いて、ドライエッチングにより酸化シリコン膜をエッチングしてハードマスク３０６を形成する。次に、レジストマスクを除去して、ハードマスクをエッチング用のマスクとして用いて、多結晶シリコン膜をエッチングしてゲート電極３０７を形成する。なお、多結晶シリコン膜は、ゲート絶縁膜の酸化シリコン膜よりもエッチングレートが高いため、選択的に多結晶シリコン膜のみをエッチングすることができる。なお、レジストマスクを除去せず、レジストマスクとハードマスクをエッチング用のマスクとして用いてゲート電極３０７を形成しても良い。
【００９９】
次に、半導体基板３０１上にＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜をＲＩＥ法、ＥＣＲ法によりエッチングして酸化シリコン膜で形成されるサイドウォール３０８を形成する。
【０１００】
次に、半導体基板３０１の上のｐ型ウエル３０２に、例えばリンなどのｎ型の不純物元素をイオン注入してソース及びドレインとなるｎ型半導体領域３０９を形成する。また、半導体基板３０１のｎ型ウエル３０３に、例えばホウ素などのｐ型の不純物をイオン注入して、ソース及びドレインとなるｐ型の半導体領域３１０を形成する。
【０１０１】
次に、図６（Ｂ）に示すように、ソース及びドレインとなるｎ型の半導体領域３０９及びｐ型の半導体領域３１０の上に形成されている酸化シリコン膜３０５を除去し、ゲート絶縁膜３１１を形成する。こののち、エッチバック法によりハードマスクをエッチングしてゲート電極を露出してもよい。
【０１０２】
次に、半導体基板３０１上にスパッタリング法によりチタン膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜等の高融点金属膜、本実施例ではチタン膜３１２を形成した後、加熱して高融点金属膜がシリコン領域に接触している領域に、高融点金属珪素膜３１３を形成する。この後、スパッタリング法により導電膜、例えばアルミニウム膜３１４を形成する。このとき、半導体基板上には、ゲート電極等が形成されているため、アルミニウム膜表面は、凸凹している。
【０１０３】
次に、半導体基板３０１にレジストを塗布する。このときのレジストは、ゲート電極上部では膜厚が薄く、それ以外の領域では比較的膜厚が厚い。次に、実施の形態１のようにレジスト全面を露光した後、現像してレジストマスク３１５ａ、３１５ｂ、３１５ｃを形成する。（図６（Ｃ））。
【０１０４】
次に、図６（Ｄ）に示すように、レジストマスク３１５ａ、３１５ｂ、３１５ｃをエッチングマスクとして、アルミニウム膜及びチタン膜をウエットエッチングして、ゲート電極上のアルミニウム膜及びチタン膜を除去し、分離されたアルミニウム膜及びチタン膜３１６ａ、３１６ｂ、３１６ｃを形成する。なお、ゲート電極３０７上にハードマスク３０６が形成されている場合、エッチングレート差から、ハードマスクがエッチングストッパーとなり、ゲート電極はエッチングされない。
【０１０５】
次に、各素子のソース電極及びドレイン電極３１７、３１８を形成する。次に、絶縁膜を形成した後、この膜を平坦化して層間絶縁膜３１９を形成する。この後、ソース電極及びドレイン電極３１７、３１８に接続するコンタクトホールを形成する。次に、接続配線となる導電膜を形成した後、導電膜上に所望のパターンを有するレジストマスクを形成し、このマスクを用いて導電膜を所望のパターンにエッチングし、接続配線３２０、３２１を形成する。本実施例では、導電膜としてアルミニウム膜を形成する。なお、層間絶縁膜３１９に、スピンコーティング法により形成するＳｉＯｘ膜、ＰＳＧ（リンシリケートグラス）膜、ＢＳＧ（ボロンシリケートグラス）膜もしくはＢＰＳＧ（ボロンリンシリケートグラス）膜のＳＯＧ（ Ｓｐｉｎ ｏｎ Ｇｌａｓｓ ）膜を用いると平坦化工程をしなくともよい。ただし、この場合、加熱工程が必須であるため、ソース電極及びドレイン電極３１７、３１８には、タングステン、チタン、モリブデン、コバルト、ニッケル等の高融点金属膜を形成する。
【０１０６】
なお、本実施例では、実施の形態１の作製工程を用いたが、実施の形態２の作製工程を適応することができる。
【０１０７】
本実施の形態により作製されるＭＯＳＦＥＴは、フォトマスクを用いずとも任意の形状のレジストマスクを形成することができ、かつセルフアラインでソース電極及びドレイン電極を形成することができるため、微細構造のＭＯＳＦＥＴにおいても、アライメントのずれによるゲート電極と、ソース電極及びドレイン電極との短絡を防ぐことが可能となり歩留まり高く、ＭＯＳＦＥＴを作製することができる。
【０１０８】
また、ソース電極及びドレイン電極と半導体領域との接続を確実にするため、マージンを考慮して半導体素子の間隔を広げる必要がないため、ＭＯＳＦＥＴの面積を縮小することができる。
【０１０９】
さらに、本発明で形成された半導体素子は、ゲート電極とソース電極及びドレイン電極とは、サイドウォール３０８を介して形成されている。すなわち、ゲート電極の下に設けられたとソース電極及びドレイン電極とを近接することが可能であり、この結果これらの間の抵抗が低減する。よって、高速動作が可能なＭＯＳＦＥＴを作製することができる。
【０１１０】
本実施例を用いることにより、集積度を高めた画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ、電源回路、送受信回路、メモリ、音声処理回路のアンプ等の半導体装置を作製することができる。また、ＭＰＵ（マイクロコンピュータ）、メモリ、Ｉ／Ｏインターフェースなどひとつのシステム（機能回路）を構成する回路がモノリシックに搭載され、高速化、高信頼性、低消費電力化が可能なシステムオンチップを形成することができる。
【０１１１】
（実施例３）
実施の形態１〜２により作製される代表的な半導体装置としてシステムオンチップの一実施例を図８を用いて説明する。図８に示すように、単結晶シリコン基板上に各種の機能回路部を集積してシステムオンチップを実現することができる。各種の機能回路部は実施の形態１又は２により作製されるＭＯＳＦＥＴや容量部等の半導体素子を主体として形成することが可能である。なお、基板に絶縁性を有する基板（代表的には、ガラス基板）を用い、実施の形態１または２により作製されるＴＦＴや容量素子等の半導体素子で本実施例のような半導体装置を形成することも可能である。
【０１１２】
図８で示すシステムオンチップ７００の要素としては、ＣＰＵ７０１、ＲＯＭ７０２、割り込みコントローラ７０３、キャッシュメモリ７０４、ＲＡＭ７０５、ＤＭＡＣ７０６、クロック発生回路７０７、シリアルインターフェース７０８、電源発生回路７０９、ＡＤＣ／ＤＡＣ７１０、タイマカウンタ７１１、ＷＤＴ７１２、Ｉ／Ｏポート７０２などである。
【０１１３】
システムオンチップとしては、各種機能回路の構成や組み合わせを換えることで、ＭＰＵ（マイクロコンピュータ）、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩ、メモリ、グラフィクス用ＬＳＩ、携帯電話用ＬＳＩなど様々な機能の半導体装置を完成させることができる。
【０１１４】
【発明の効果】
本発明により作製される半導体素子は、フォトマスクを用いずともセルフアラインでソース電極及びドレイン電極を形成することができるため、微細構造においても、アライメント精度、縮小投影露光による加工技術の精度、レジストマスクの仕上り寸法、エッチング技術によるゲート電極と、ソース電極及びドレイン電極との短絡を防ぐことが可能となり、歩留まり高く、半導体素子を作製することができる。
【０１１５】
また、半導体素子のソース電極及びドレイン電極と半導体領域との接続を確実にするため、マージンを考慮して半導体領域の面積を広げる必要がないため、微細な半導体素子を形成することができると共に、半導体装置の集積度を高めることができる。
【０１１６】
さらに、本発明で形成された半導体素子は、ゲート電極とソース電極及びドレイン電極とは、ゲート電極を覆う絶縁膜を介して形成されている。すなわち、ゲート電極の下に形成されたチャネル領域とソース電極及びドレイン電極とを近接することが可能であり、この結果これらの間の抵抗が低減する。よって、高速動作が可能な半導体素子及び半導体装置を作製することができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の作製工程を説明する図。
【図２】本発明の半導体素子の作製工程を説明する図。
【図３】本発明の半導体素子の作製工程を説明する図。
【図４】本発明の半導体素子の作製工程を説明する図。
【図５】本発明で用いる露光方法を説明する図。
【図６】本発明の半導体素子の作製工程を説明する図。
【図７】従来の半導体素子の作製工程を説明する図。
【図８】本発明の半導体装置を説明する図。

Claims (18)

  1. 半導体領域上にゲート絶縁膜、ゲート電極、及び前記ゲート電極を覆う絶縁膜を形成し、前記半導体領域の一部を露出した後導電膜を形成し、
    前記導電膜上にレジストを塗布した後レジストマスクを形成し、
    前記レジストマスクを用いて前記導電膜の一部をエッチングし、
    前記エッチングされた導電膜の一部又は前記エッチングされた導電膜及び前記半導体領域の一部をエッチングすることを特徴とする半導体素子の作製方法。
  2. 半導体領域上にゲート絶縁膜、ゲート電極、及び前記ゲート電極を覆う絶縁膜を形成し、前記半導体領域の一部を露出した後導電膜を形成し、
    前記導電膜の一部又は前記エッチングされた導電膜及び前記半導体領域の一部をエッチングし、
    前記導電膜上にレジストを塗布した後レジストマスクを形成し、
    前記レジストマスクを用いて前記導電膜の一部をエッチングすることを特徴とする半導体素子の作製方法。
  3. 半導体領域上に第１の絶縁膜、第１の導電膜、及び第２の絶縁膜を形成し、
    前記第２の絶縁膜をエッチングしてハードマスクを形成し、
    前記ハードマスクをマスクとして第１の導電膜をエッチングしてゲート電極を形成した後、第３の絶縁膜を形成し、
    前記第３の絶縁膜をエッチングして、サイドウォールを形成し、
    前記サイドウォール及び前記ハードマスクをマスクとして前記第１の絶縁膜をエッチングしてゲート絶縁膜を形成すると共に前記半導体領域の一部を露出した後第２の導電膜を形成し、
    前記第２の導電膜上にレジストを塗布した後レジストマスクを形成し、
    前記レジストマスクをマスクとして前記第２の導電膜の一部をエッチングし、
    前記エッチングされた第２の導電膜の一部又は前記エッチングされた第２の導電膜及び前記半導体領域の一部をエッチングしてソース電極及びドレイン電極を形成することを特徴とする半導体素子の作製方法。
  4. 半導体領域上に第１の絶縁膜、第１の導電膜、及び第２の絶縁膜を形成し、
    前記第２の絶縁膜をエッチングしてハードマスクを形成し、
    前記ハードマスクをマスクとして第１の導電膜をエッチングしてゲート電極を形成した後、第３の絶縁膜を形成し、
    前記第３の絶縁膜をエッチングして、サイドウォールを形成し、
    前記サイドウォール及び前記ハードマスクをマスクとして前記第１の絶縁膜をエッチングしてゲート絶縁膜を形成すると共に前記半導体領域の一部を露出した後第２の導電膜を形成し、
    前記第２の導電膜の一部又は前記第２の導電膜及び前記半導体領域の一部をエッチングし、
    前記エッチングされた第２の導電膜上にレジストを塗布した後レジストマスクを形成し、
    前記レジストマスクをマスクとして前記第２の導電膜の一部をエッチングしてソース電極及びドレイン電極を形成することを特徴とする半導体素子の作製方法。
  5. 請求項１乃至請求項４のいずれか一項において、前記レジストマスクは、前記レジスト全面を露光した後現像して形成することを特徴とする半導体素子の作製方法。
  6. 請求項１乃至請求項４のいずれか一項において、前記レジストマスクは、前記レジスト全面をエッチングして前記導電膜又は前記第２の導電膜の一部を露出させて形成することを特徴とする半導体素子の作製方法。
  7. 請求項１乃至請求項６のいずれか一項において、前記半導体領域は、半導体基板又は半導体薄膜であることを特徴とする半導体素子の作製方法。
  8. 請求項７において、前記半導体基板は単結晶シリコン基板または化合物半導体基板であることを特徴とする半導体素子の作製方法。
  9. 請求項７において、前記半導体薄膜は、結晶性シリコン膜であることを特徴とする半導体素子の作製方法。
  10. ソース領域、ドレイン領域、及びチャネル形成領域を有する半導体領域と、ゲート電極と、ゲート絶縁膜と、半導体領域とソース電極及びドレイン電極とを接続するコンタクト部と、ゲート電極を覆う絶縁膜とを有し、
    前記チャネル形成領域と前記コンタクト部とは近接していることを特徴とする半導体素子。
  11. ソース領域、ドレイン領域、及びチャネル形成領域を有する半導体領域と、ゲート電極と、ゲート絶縁膜と、半導体領域とソース電極及びドレイン電極とを接続するコンタクト部と、ゲート電極を覆う絶縁膜とを有し、
    前記ゲート電極を覆う絶縁膜を介して前記ゲート電極と前記ソース電極及びドレイン電極とが形成されていることを特徴とする半導体素子。
  12. 請求項１１または請求項１２において、前記ゲート電極を覆う絶縁膜は、前記ゲート電極上に形成される絶縁膜と、前記ゲート電極の側面に形成される絶縁膜であることを特徴とする半導体素子。
  13. 請求項１２において、前記ゲート電極上に形成される絶縁膜はハードマスクであり、前記ゲート電極の側面に形成される絶縁膜はサイドウォールであることを特徴とする半導体素子。
  14. 請求項１０乃至請求項１３のいずれか一項において、前記半導体領域は、半導体基板又は半導体薄膜であることを特徴とする半導体素子。
  15. 請求項１４において、前記半導体基板は単結晶シリコン基板または化合物半導体基板であることを特徴とする半導体素子。
  16. 請求項１４において、前記半導体薄膜は、結晶性シリコン膜であることを特徴とする半導体素子。
  17. 請求項１乃至請求項９のいずれか一項の半導体素子の作製方法によって形成される半導体装置の作製方法。
  18. 請求項１０乃至請求項１６のいずれか一項において形成される半導体素子によって構成されることを特徴とする半導体装置。
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