KR20210149659A - 반도체 장치, 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체를 포함하며 고속 동작이 가능한 트랜지스터를 제공한다. 또는, 상기 트랜지스터를 포함한 신뢰성이 높은 반도체 장치를 제공한다.
하지 절연층의 홈에 매립된 전극층 위에, 한 쌍의 저저항 영역 그리고 채널 형성 영역을 포함한 산화물 반도체층을 제공한다. 채널 형성 영역은 사이드 월을 측면에 갖는 게이트 전극과 중첩되는 위치에 형성된다. 홈은 깊은 영역과 얕은 영역을 갖고, 사이드 월은 얕은 영역과 겹치고, 배선과의 접속 영역은 깊은 영역과 중첩된다.

Description

반도체 장치, 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로의 미세화 기술에 관한 것이다. 본 명세서에 개시(開示)된 발명에는 반도체 집적 회로를 구성하는 요소로서 실리콘 반도체 외에 화합물 반도체를 사용하여 구성되는 소자가 포함되며, 이 일례로서 산화물 반도체를 적용한 반도체 장치, 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
근년에 들어, 반도체 장치의 개발이 진행되어 LSI나 CPU나 메모리로서 사용되고 있다. CPU는 반도체 웨이퍼를 사용한 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 갖고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 프린트 배선판에 실장되어 다양한 전자 기기의 부품 중 하나로서 사용된다.
반도체 회로에 사용되는 트랜지스터에 적용할 수 있는 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 예를 들어, 특허문헌 1에서는 고집적화를 도모하기 위하여 채널 형성 영역과 콘택트부의 거리를 짧게 하여 이들 사이에서 생기는 저항을 감소시키는 구조가 제안되어 있다.
또한, 실리콘 외의 다른 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연, In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 2 및 특허문헌 3에 개시되어 있다.
일본국 특개2004-327617호 공보 일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
LSI나 CPU나 메모리 등 반도체 집적 회로에 사용하는 트랜지스터의 채널 길이(L)를 짧게 함으로써 미세한 트랜지스터를 실현하고, 회로의 동작 속도를 고속화하고, 또 소비 전력 저감을 도모하는 것을 과제 중 하나로 한다.
본 발명의 일 형태에서는 산화물 반도체를 포함하며 고속 동작이 가능한 트랜지스터, 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 상기 트랜지스터를 포함하며 신뢰성이 높은 반도체 장치, 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다.
산화물 반도체 내에서 전자 공여체(도너)가 되는 불순물이 제거되어 진성 또는 실질적으로 진성인 반도체이며 실리콘 반도체보다 에너지 갭이 큰 산화물 반도체로 채널 형성 영역이 형성된 트랜지스터를 사용하여 LSI나 CPU나 메모리 등 반도체 집적 회로를 제작한다.
산화물 반도체와 도전층 사이에는 접촉 저항이 생긴다. 접촉 저항을 저감시키기 위해서는 접촉 면적을 충분히 확보할 필요가 있다.
그러기 위하여 산화물 반도체층 상면에 접하는 도전층과, 산화물 반도체층 하면에 접하는 도전층을 제공하여 접촉 면적을 충분히 확보함으로써 접촉 저항 저감을 도모한다.
본 명세서에 개시된 본 발명의 일 형태는 반도체 기판과, 반도체 기판 위에 절연층과, 절연층 위에 산화물 반도체층과, 산화물 반도체층 위에 게이트 절연층과, 게이트 절연층 위에 산화물 반도체층과 중첩되는 게이트 전극과, 게이트 전극 측면에 사이드 월을 갖고, 절연층에 깊은 영역과 얕은 영역을 갖는 홈을 갖고, 홈에 도전형 영역을 갖고, 사이드 월은 얕은 영역과 중첩되는 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서 도전층이 사이드 월 및 산화물 반도체층과 접하는 것도 특징 중 하나이다.
또한, 상기 구성에 있어서 상기 게이트 전극 위에 층간 절연층과, 층간 절연층 위에 배선을 더 갖고, 배선은 도전형 영역과 중첩되며 깊은 영역과 전기적으로 접속되는 것도 특징 중 하나이다.
또한, 상기 구성에 있어서 도전형 영역은 채널 길이 방향으로 제 1 폭을 갖는 얕은 영역과, 채널 길이 방향으로 제 2 폭을 갖는 깊은 영역을 갖는 것도 특징 중 하나이다.
또한, 복수의 반도체 집적 회로를 하나의 패키지에 탑재하여 반도체 장치의 집적을 높인 것, 소위 MCP(Multi Chip Package)로 하여도 좋다.
또한, 회로 기판에 반도체 집적 회로를 실장하는 경우에는 페이스업 형태로 하여도 좋고, 플립 칩 형태(페이스다운 형태)로 하여도 좋다.
또한, 제작 방법도 본 발명의 하나이며, 그 구성은 제 1 전극층 위에 제 1 절연막을 형성하고, 제 1 전극층 상면을 노출시키는 제 1 평탄화 처리를 수행하고, 제 1 전극층 상면에 접하도록 제 2 전극층을 형성하고, 제 2 전극층 위에 제 2 절연막을 형성하고, 제 2 전극층 상면을 노출시키는 제 2 평탄화 처리를 수행하고, 제 2 전극층 상면에 접하도록 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 게이트 전극 및 상기 게이트 전극 상면을 덮는 절연막을 형성하고, 제 2 전극층과 중첩되며 상기 게이트 전극 측면에 접하는 사이드 월을 형성하고, 게이트 전극 및 사이드 월을 덮으며 상기 산화물 반도체막 위에 접하는 도전막을 형성하고, 게이트 전극과 중첩되는 상기 도전막의 일부를 제거하는 제 3 평탄화 처리를 수행하는 반도체 장치의 제작 방법이다.
LSI나 CPU나 메모리 등 반도체 집적 회로에 사용하는 트랜지스터의 채널 길이(L)를 짧게 하는 경우에 산화물 반도체층의 접촉 저항을 저감시킴으로써 회로의 동작 속도를 고속화하고 또 소비 전력 저감을 실현한다.
도 1a는 본 발명의 일 형태를 도시한 단면도이고, 도 1b는 본 발명의 일 형태를 도시한 상면도.
도 2a 내지 도 2e는 본 발명의 일 형태를 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 일 형태를 도시한 공정 단면도.
도 4a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 4b는 반도체 장치의 일 형태를 도시한 평면도이고, 도 4c는 반도체 장치의 일 형태를 도시한 회로도.
도 5a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 5b는 반도체 장치의 일 형태를 도시한 사시도.
도 6a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 6b 및 도 6c는 반도체 장치의 일 형태를 도시한 단면도.
도 7a 및 도 7b는 반도체 장치의 일 형태를 도시한 회로도.
도 8은 반도체 장치의 일 형태를 도시한 블록도.
도 9는 반도체 장치의 일 형태를 도시한 블록도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
도 1a 및 도 1b는 반도체 장치의 예로서 트랜지스터(420)의 단면도 및 상면도를 도시한 것이다. 도 1a는 트랜지스터(420)의 단면도를 도시한 것이고, 도 1a는 도 1b를 X-Y에서 절단한 단면도이다. 또한, 도 1b에서는 복잡화를 피하기 위하여 트랜지스터(420)의 구성 요소 중 일부(예를 들어, 절연막(407), 절연막(410), 층간 절연막(415) 등)를 생략하여 도시하고 있다.
도 1a 및 도 1b에 도시된 트랜지스터(420)는 절연 표면을 갖는 기판(400) 위에, 하지 절연층(436)과, 하지 절연층(436) 내에 매립되며 상면의 적어도 일부가 하지 절연층(436)으로부터 노출된 전극층(425a) 및 전극층(425b)과, 한 쌍의 저저항 영역(404a) 및 저저항 영역(404b), 및 저저항 영역(404a)과 저저항 영역(404b)에 끼워진 채널 형성 영역(409)을 포함한 산화물 반도체막(403)과, 산화물 반도체막(403) 위에 제공된 게이트 절연층(402)과, 게이트 절연층(402)을 개재(介在)하여 채널 형성 영역(409) 위에 제공된 게이트 전극(401)과, 게이트 전극(401) 측면에 제공된 측벽 절연층(412a) 및 측벽 절연층(412b)과, 게이트 전극(401) 위에 제공된 절연막(413)과, 소스 전극(405a) 및 드레인 전극(405b) 위에 제공된 절연막(410)과, 절연막(410) 위에 제공된 층간 절연막(415)과, 층간 절연막(415) 위에 제공된 절연막(407)과, 절연막(407), 층간 절연막(415), 및 절연막(410)에 제공된 개구를 통하여 소스 전극(405a) 및 드레인 전극(405b)과 각각 전기적으로 접속되는 제 1 배선층(465a) 및 제 2 배선층(465b)을 포함하여 구성되어 있다.
층간 절연막(415)은 트랜지스터(420)로 인한 요철을 평탄화시키도록 제공되어 있으며, 상기 층간 절연막(415) 상면의 높이는 측벽 절연층(412a), 측벽 절연층(412b), 및 절연막(410)의 상면의 높이와 대략 동일하다. 측벽 절연층(412a) 및 측벽 절연층(412b)은 사이드 월이라고도 한다. 또한, 소스 전극(405a) 및 드레인 전극(405b) 상면의 높이는 층간 절연막(415), 측벽 절연층(412a), 측벽 절연층(412b), 및 절연막(413)의 상면의 높이보다 낮고, 게이트 전극(401) 상면의 높이보다 높다. 또한, 여기서 말하는 높이란, 기판(400) 상면에서의 높이이다.
또한, 도 1a 및 도 1b에 있어서 전극층(425a) 및 전극층(425b)은 하지 절연층(436)에, 깊은 영역과 얕은 영역을 갖는 홈을 메우도록 형성되어 있다. 측벽 절연층(412a) 및 측벽 절연층(412b)은 얕은 영역과 중첩된다. 또한, 깊은 영역과 중첩되는 위치에 제 1 배선층(465a) 및 제 2 배선층(465b)이 형성된다.
또한, 도 1a에 있어서 절연막(407)은 층간 절연막(415), 소스 전극(405a), 드레인 전극(405b), 측벽 절연층(412a), 측벽 절연층(412b), 절연막(413), 절연막(410)과 접하여 제공되어 있다.
또한, 게이트 전극(401)을 마스크로서 사용하여 산화물 반도체막(403)으로 자기 정합적으로 도펀트를 도입하여, 산화물 반도체막(403)에 있어서 채널 형성 영역(409)을 끼우고 채널 형성 영역(409)보다 저항이 낮으며 도펀트를 포함한 저저항 영역(404a) 및 저저항 영역(404b)을 형성한다. 도펀트는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역(409)을 끼우는 저저항 영역(404a) 및 저저항 영역(404b)을 포함한 산화물 반도체막(403)과, 산화물 반도체막(403) 상면의 일부와 접하는 소스 전극(405a) 및 드레인 전극(405b)과, 산화물 반도체막(403) 하면에 일부 접하는 전극층(425a) 및 전극층(425b)을 가짐으로써, 상기 트랜지스터(420)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)가 높고 고속 동작, 고속 응답이 가능하게 된다.
산화물 반도체막(403)에 사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용하는 경우에, 산화물 반도체의 산소 결손을 감소시키기 위한 스테빌라이저로서, 이들과 함께 추가적으로 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 이 조성 근방인 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 이 조성 근방인 산화물을 사용하면 좋다.
그러나, 이에 한정되지 아니하며 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
또한, 예를 들어, In과 Ga와 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이다란, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는 예를 들어, 0.05로 하면 좋다. 다른 산화물의 경우도 마찬가지이다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
여기서, CAAC(C Axis Aligned Crystal)란, c축이 산화물 반도체막의 피형성면 또는 표면에 수직인 방향을 향하고, 또 ab면에 수직인 방향으로부터 보아 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열된 결정과 비정질의 혼상 구조를 말한다. 또한, 이 혼상 구조에 있어서 CAAC들끼리 각각 a축 및 b축의 방향이 달라도 좋다.
CAAC 산화물 반도체(CAAC-OS: C Axis Aligned Crystalline Oxide Semiconductor)막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 결정-비정질 혼상 구조의 산화물 반도체막이다. 결정 크기는 수nm 내지 수십 nm 정도로 개산되지만, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰에서는 CAAC-OS막에 포함되는 비정질과 CAAC의 경계는 반드시 명확하지 않다. 또한, CAAC-OS막에는 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. CAAC-OS막이 결정 입계를 갖지 않으므로, 결정 입계로 인한 전자 이동도 저하는 일어나기 어렵다.
또한, CAAC-OS막에서, 막 내의 결정 영역의 분포는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막 표면 측에서 결정이 성장한 경우, CAAC-OS막 표면 근방에서는 결정이 차지하는 비율이 높게 되고, 피형성면 근방에서는 비정질이 차지하는 비율이 높게 되는 경우가 있다.
CAAC의 결정 부분의 c축은 CAAC-OS막 피형성면 또는 표면에 수직인 방향을 향하므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라 c축이 향하는 방향이 다를 수 있다. 또한, CAAC에 있어서의 결정 부분의 c축이 향하는 방향은 CAAC-OS막이 형성되었을 때의 피형성면 또는 표면에 대략 수직인 방향이 된다. CAAC는 성막과 동시에 형성되거나, 또는 성막후에 가열 처리 등 결정화 처리를 수행함으로써 형성된다.
CAAC-OS막을 사용함으로써 가시광이나 자외광의 조사로 인한 트랜지스터의 전기 특성 변동이 저감되므로, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
산화물 반도체막(403)의 막 두께는 1nm 이상 30nm 이하(바람직하게는, 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 수행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
도 2a 내지 도 2e, 및 도 3a 내지 도 3d는 트랜지스터(420)를 갖는 반도체 장치의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 전극층(422a) 및 전극층(422b)을 형성한다. 전극층(422a) 및 전극층(422b)으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막 등)을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 및 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막, 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(400)으로서 사용하여도 좋다.
다음에, 전극층(422a) 및 전극층(422b)을 덮는 절연막(423)을 형성한다. 도 2a는 여기까지의 상태를 도시한 것이다.
절연막(423)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 사용하여 형성한다.
다음에, 절연막(423), 전극층(422a) 및 전극층(422b)을 절삭(연삭, 연마)한다. 절삭(연삭, 연마) 방법으로서는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)법을 적합하게 사용할 수 있다.
다음에, 전극층(422a) 및 전극층(422b)과 중첩되도록 전극층(424a) 및 전극층(424b)을 형성한다. 전극층(424a) 및 전극층(424b)으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막 등)을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 및 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막, 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
다음에, 전극층(424a) 및 전극층(424b)을 덮는 절연막(426)을 형성한다. 도 2b는 여기까지의 상태를 도시한 것이다. 또한, 절연막(423)과 절연막(426)의 경계를 점선으로 나타내었지만, 이들에 같은 재료를 사용하는 경우에는 명확한 경계가 없게 되므로, 이후의 도면에서는 경계를 나타내는 점선을 생략하였고, 절연막(423)과 절연막(426)의 적층을 하지 절연층(436)으로서 도시하였다. 또한, 전극층(422a) 및 전극층(422b)과 전극층(424a) 및 전극층(424b)에 같은 재료를 사용하는 경우에는 명확한 경계가 없게 되므로, 이후의 도면에서는 경계를 나타내는 점선을 생략하였고, 전극층(422a) 및 전극층(422b)과 전극층(424a) 및 전극층(424b)의 적층을 전극층(425a) 및 전극층(425b)으로서 도시하였다.
다음에, 절연막(426), 전극층(424a) 및 전극층(424b)을 절삭(연삭, 연마)한다. 절삭(연삭, 연마) 방법으로서는 CMP법을 사용한다.
다음에, 하지 절연층(436), 전극층(425a) 및 전극층(425b) 위에 산화물 반도체막(403)을 형성한다.
또한, 본 실시형태에 있어서 산화물 반도체막(403)을 스퍼터링법으로 제작하기 위한 타깃의 조성으로서 In:Ga:Zn=3:1:2[원자수비]의 산화물 타깃을 사용하여, In-Ga-Zn계 산화물막(IGZO막)을 형성한다.
산화물 반도체막(403)을 형성함에 있어서 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)이 제공된 것이라도 좋다. 크라이오 펌프를 사용하여 성막실을 배기하면, 예를 들어 수소 원자나 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공함으로써 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하는 경우, 포토마스크를 사용하지 않으므로 제조 비용을 절감할 수 있다.
또한, 산화물 반도체막의 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋으며, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법으로 드라이 에칭을 수행하여 에칭 가공하여도 좋다. 예를 들어, IGZO막을 ICP 에칭법으로 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공할 수 있다.
또한, 산화물 반도체막(403)에 대하여, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 수행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간 동안의 가열 처리를 수행한다.
또한, 가열 처리 장치로서는 전기로에 한정되지 아니하며, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치이다. 고온의 가스로서는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 내에 기판을 넣고, 몇 분간 가열한 후에 기판을 불활성 가스 내로부터 꺼내는 GRTA를 수행하여도 좋다.
또한, 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 수행하는 타이밍은 막 형상의 산화물 반도체막을 형성한 후라도 좋고, 섬 형상의 산화물 반도체막(403)을 형성한 후라도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 여러 번 행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
또한, 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(403)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내로 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리로 인하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소될 우려가 있다. 산화물 반도체막에 있어서 산소가 탈리된 개소에는 산소 결손이 존재하고, 상기 산소 결손으로 인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생기게 된다.
탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(403)에 산소를 도입하여 막 내로 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화시키고, 또 I형(진성)화시킬 수 있다. 고순도화되고, I형(진성)화된 산화물 반도체막(403)을 갖는 트랜지스터는 전기 특성 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소의 도입 공정은 산화물 반도체막(403)에 산소를 도입하는 경우, 산화물 반도체막(403)에 직접 도입하여도 좋고, 게이트 절연층(402) 등 다른 막을 통과시켜 산화물 반도체막(403)에 도입하여도 좋다. 산소를 다른 막을 통과시켜 도입하는 경우에는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하면 좋지만, 노출된 산화물 반도체막(403)에 산소를 직접 도입하는 경우에는 플라즈마 처리 등을 사용할 수도 있다.
산화물 반도체막(403)에 산소를 도입하는 타이밍은 탈수화 또는 탈수소화 처리를 행한 후가 바람직하지만, 특별히 한정되는 것은 아니다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)으로의 산소 도입은 여러 번 행하여도 좋다.
다음에, 산화물 반도체막(403)을 덮는 게이트 절연층(402)을 형성한다(도 2c 참조).
게이트 절연층(402)의 막 두께는 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연층(402)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 수행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연층(402)의 재료로서는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다. 게이트 절연층(402)은 산화물 반도체막(403)과 접하는 부분에 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연층(402)은 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하며, 예를 들어 게이트 절연층(402)으로서 산화 실리콘막을 사용하는 경우에는 SiO2+α(다만, α>0)로 한다. 본 실시형태에서는 게이트 절연층(402)으로서 SiO2+α(다만, α>0)인 산화 실리콘막을 사용한다. 이 산화 실리콘막을 게이트 절연층(402)으로서 사용함으로써, 산화물 반도체막(403)으로 산소를 공급할 수 있고 특성을 양호하게 할 수 있다. 또한, 제작하는 트랜지스터의 크기나 게이트 절연층(402)의 단차 피복성을 고려하여 게이트 절연층(402)을 형성하는 것이 바람직하다.
또한, 게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(402)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋다.
다음에, 게이트 절연층(402) 위에 도전막과 절연막을 적층하여 형성하고, 상기 도전막과 상기 절연막을 에칭하여 게이트 전극(401) 및 절연막(413)의 적층을 형성한다(도 2d 참조).
게이트 전극(401)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(401)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋다.
절연막(413)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(413)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
다음에, 게이트 전극(401) 및 절연막(413)을 마스크로서 사용하여 산화물 반도체막(403)에 도펀트(421)를 도입하여 저저항 영역(404a) 및 저저항 영역(404b)을 형성한다(도 2e 참조).
도펀트(421)는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는 제 15 족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 네온(Ne), 인듐(In), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상을 사용할 수 있다.
도펀트(421)는 주입법에 의하여 다른 막(예를 들어, 게이트 절연층(402))을 통과시켜 산화물 반도체막(403)에 도입할 수도 있다. 도펀트(421)의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
도펀트(421)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 막의 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(421)로서 인을 사용하며 이온 주입법으로 인 이온을 주입한다. 또한, 도펀트(421)의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
저저항 영역의 도펀트(421)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
기판(400)을 가열하면서 도펀트(421)를 도입하여도 좋다.
또한, 산화물 반도체막(403)에 도펀트(421)를 도입하는 처리는 여러 번 수행하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한, 도펀트(421)의 도입 처리후에 가열 처리를 수행하여도 좋다. 가열 조건으로서는 온도를 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 하고 산소 분위기하에서 1시간 동안 수행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 수행하여도 좋다.
본 실시형태에서는 이온 주입법에 의하여 산화물 반도체막(403)에 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압을 30kV로 하고, 도즈량을 1.0×1015ions/cm2로 한다.
산화물 반도체막(403)이 CAAC-OS막인 경우, 도펀트(421)를 도입하는 것으로 인하여 일부가 비정질화할 수 있다. 이 경우, 도펀트(421)를 도입한 후에 가열 처리를 수행함으로써 산화물 반도체막(403)의 결정성을 회복시킬 수 있다.
상기 공정에 의하여, 채널 형성 영역(409)을 끼우는 저저항 영역(404a) 및 저저항 영역(404b)이 제공된 산화물 반도체막(403)이 형성된다.
다음에, 게이트 전극(401) 및 절연막(413) 위에 절연막을 형성하고, 상기 절연막을 에칭하여 측벽 절연층(412a) 및 측벽 절연층(412b)을 형성한다. 또한, 게이트 전극(401), 측벽 절연층(412a), 및 측벽 절연층(412b)을 마스크로서 사용하여 게이트 전극(401), 측벽 절연층(412a), 및 측벽 절연층(412b)과 중첩되는 영역 이외의 게이트 절연층을 에칭함으로써 게이트 절연층(402)을 형성한다(도 3a 참조).
측벽 절연층(412a) 및 측벽 절연층(412b)은 절연막(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 본 실시형태에서는 CVD법으로 형성한 산화 질화 실리콘막을 사용한다.
다음에, 산화물 반도체막(403), 게이트 절연층(402), 게이트 전극(401), 측벽 절연층(412a), 측벽 절연층(412b), 및 절연막(413) 위에 소스 전극 및 드레인 전극(이들과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
도전막에는 나중의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극 및 드레인 전극에 사용하는 도전막으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막 등)을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 및 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막, 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 섬 형상의 도전막(445)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 상기 에칭 공정에서는 게이트 전극(401) 위의 도전막(445)은 제거하지 않는다.
도전막으로서 막 두께 30nm의 텅스텐막을 사용하는 경우, 예를 들어, 드라이 에칭법에 의하여 텅스텐막을 에칭(에칭 조건: 에칭 가스(CF4:Cl2:O2=55sccm:45sccm:55sccm, 전원 전력 3000W, 바이어스 전력 140W, 압력 0.67Pa))하여 섬 형상의 텅스텐막을 형성하면 좋다.
섬 형상의 도전막(445) 위에 층간 절연막이 되는 절연막(410) 및 절연막(446)을 적층한다(도 3b 참조).
절연막(410)은 단층 구조라도 좋고 적층 구조라도 좋고, 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)이 사용되고, 적어도 산화 알루미늄막을 포함하는 것이 바람직하다.
절연막(446)은 절연막(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 절연막(446)은 트랜지스터(420)로 인한 요철을 평탄화시킬 수 있는 막 두께로 형성한다. 본 실시형태에서는 CVD법에 의하여 산화 질화 실리콘막을 300nm 형성한다.
다음에, 절연막(446), 절연막(410), 및 도전막(445)에 대하여 화학적 기계적 연마법에 의하여 연마 처리를 수행하여 절연막(413)이 노출되도록 절연막(446), 절연막(410), 및 도전막(445)의 일부를 제거한다.
상기 연마 처리에 의하여 절연막(446)을 층간 절연막(415)으로 가공하고, 게이트 전극(401) 위의 도전막(445)을 제거하여, 소스 전극(405a) 및 드레인 전극(405b)을 형성한다.
본 실시형태에서는 절연막(446), 절연막(410), 및 도전막(445)을 제거하는 방법으로서 화학적 기계적 연마법을 사용하였지만, 다른 절삭(연삭, 연마) 방법을 사용하여도 좋다. 또한, 게이트 전극(401) 위의 도전막(445)을 제거하는 공정에 있어서 화학적 기계적 연마법 등의 절삭(연삭, 연마) 방법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나, 플라즈마 처리 등을 수행하여도 좋다. 예를 들어, 화학적 기계적 연마법에 의한 제거 공정후, 드라이 에칭법이나 플라즈마 처리(역 스퍼터링 등)를 수행하여 처리 표면의 평탄성 향상을 도모하여도 좋다. 절삭(연삭, 연마) 방법에 에칭법, 플라즈마 처리 등을 조합하여 수행하는 경우, 공정의 순서는 특별히 한정되지 아니하며 절연막(446), 절연막(410), 및 도전막(445)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 본 실시형태에서는 소스 전극(405a) 및 드레인 전극(405b)은 게이트 전극(401) 측면에 제공된 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면에 접하도록 제공되어 있으며, 상단보다 조금 낮은 위치까지 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면을 덮는다. 소스 전극(405a) 및 드레인 전극(405b)의 형상은 도전막(445)을 제거하는 연마 처리의 조건에 따라 다르며, 본 실시형태에 기재된 바와 같이, 측벽 절연층(412a), 측벽 절연층(412b), 절연막(413)의 연마 처리된 표면보다 막 두께 방향으로 후퇴한 형상이 되는 경우가 있다. 그러나, 연마 처리의 조건에 따라서는 소스 전극(405a) 및 드레인 전극(405b)의 상단과 측벽 절연층(412a) 및 측벽 절연층(412b)의 상단은 대략 일치되는 경우도 있다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(420)가 제작된다(도 3c 참조).
이와 같은 제작 방법에 의하여, 소스 전극(405a) 또는 드레인 전극(405b)과 산화물 반도체막(403)이 접하는 영역(제 1 콘택트 영역)과, 게이트 전극(401)과의 거리를 짧게 할 수 있다. 또한, 전극층(425a) 또는 전극층(425b)과 산화물 반도체막(403)이 접하는 영역(제 2 콘택트 영역)과, 게이트 전극(401)과의 거리를 짧게 할 수도 있다. 그러므로, 소스 전극(405a) 또는 드레인 전극(405b)과 산화물 반도체막(403)이 접하는 영역(제 1 콘택트 영역)과, 게이트 전극(401) 사이의 저항이 감소되어, 트랜지스터(420)의 온 특성을 향상시킬 수 있게 된다.
또한, 소스 전극(405a) 및 드레인 전극(405b)의 형성 공정에서의 게이트 전극(401) 위의 도전막(445)을 제거하는 공정에 있어서 절연막(413)의 일부, 또는 절연막(413)의 전부를 제거하여도 좋다. 또한, 게이트 전극(401)도 상방의 일부가 제거되어도 좋다. 게이트 전극(401)을 노출시키는 트랜지스터 구조는 트랜지스터 상방에 다른 배선이나 반도체 소자를 적층하는 집적 회로에 유용하다.
트랜지스터(420) 위에 보호 절연막이 되는 치밀성이 높은 무기 절연막(대표적으로는 산화 알루미늄막)을 제공하여도 좋다.
본 실시형태에서는 절연막(413), 소스 전극(405a), 드레인 전극(405b), 측벽 절연층(412a), 측벽 절연층(412b), 절연막(410), 및 층간 절연막(415) 위에 접하도록 절연막(407)을 형성한다(도 3d 참조).
절연막(407)은 단층 구조라도 좋고 적층 구조라도 좋으며, 적어도 산화 알루미늄막을 포함하는 것이 바람직하다.
절연막(407)은 플라즈마 CVD법, 스퍼터링법, 또는 진공 증착법 등에 의하여 형성할 수 있다.
절연막(407), 절연막(410)으로서는 산화 알루미늄막 이외에, 대표적으로 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막 등을 사용할 수 있다. 또한, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 또는 금속 질화물막(예를 들어, 질화 알루미늄막)을 사용할 수도 있다.
본 실시형태에서는 절연막(407), 절연막(410)으로서 산화 알루미늄막을 스퍼터링법으로 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써 트랜지스터(420)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflectometry)에 의하여 측정할 수 있다.
산화물 반도체막(403) 위에 제공되는 절연막(407), 절연막(410)으로서 사용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물과 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
또한, 도 1a는 절연막(410), 층간 절연막(415), 및 절연막(407)에 소스 전극(405a) 및 드레인 전극(405b)에 달하는 개구를 형성하고, 개구에 배선층(465a) 및 배선층(465b)을 형성하는 예를 도시한 것이다. 배선층(465a) 및 배선층(465b)을 사용하여 다른 트랜지스터나 소자와 접속시킴으로써 다양한 회로를 구성할 수 있다.
배선층(465a) 및 배선층(465b)은 게이트 전극(401), 소스 전극(405a), 또는 드레인 전극(405b)과 같은 재료 및 방법을 사용하여 형성할 수 있으며, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막 등) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 및 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막, 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의 일례를 도면을 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1에 기재된 트랜지스터(420)를 적용하여 구성된다.
도 4a 내지 도 4c는 반도체 장치의 구성의 일례를 도시한 것이다. 도 4a는 반도체 장치의 단면도를 도시한 것이고, 도 4b는 반도체 장치의 평면도를 도시한 것이고, 도 4c는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 4a는 도 4b를 C1-C2 및 D1-D2에서 절단한 단면도에 상당한다.
도 4a 및 도 4b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1에 기재된 트랜지스터(420)와 같은 구성으로 할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 띠간격을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간에 걸친 전하 유지를 가능하게 한다.
트랜지스터(162)는 산화물 반도체를 포함한 트랜지스터이며 오프 전류가 작으므로, 이 트랜지스터를 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 필요 없거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 설명하지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 개시된 발명의 기술적인 본질은 정보를 유지하기 위하여 산화물 반도체를 트랜지스터(162)에 사용한다는 점에 있어 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 기재된 것으로 한정할 필요는 없다.
도 4a에 도시된 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 제공된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 갖는다. 또한, 도면에 있어서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않은 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되어 있고, 트랜지스터(160)를 덮도록 절연층(130)이 제공되어 있다. 또한, 고집적화를 실현하기 위해서는 도 4a에 도시된 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않은 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는, 게이트 전극(110) 측면에 사이드 월 절연층을 제공하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(120)으로 하여도 좋다.
도 4a에 도시된 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 또한, 산화물 반도체층(144)은 저저항 영역(144a), 저저항 영역(144b), 및 채널 형성 영역(144c)을 포함한다. 저저항 영역(144a)은 도전층(143a) 위에 접하여 형성되고, 저저항 영역(144b)은 도전층(143b) 위에 접하여 형성되고, 채널 형성 영역(144c)은 도전층(143a)과 도전층(143b)에 끼워진 절연층(154) 위에 접하여 형성된다.
트랜지스터(162)는 제작 공정에 있어서 게이트 전극(148), 절연막(137), 측벽 절연층(136a), 및 측벽 절연층(136b) 위에 제공된 도전막을 화학적 기계적 연마 처리에 의하여 제거하는 공정에 의하여 소스 전극 및 드레인 전극으로서 기능하는 전극층(142a) 및 전극층(142b)을 형성한다.
따라서, 트랜지스터(162)는 소스 전극 또는 드레인 전극으로서 기능하는 전극층(142a) 및 전극층(142b)과 산화물 반도체층(144)이 접하는 영역(콘택트 영역)과, 게이트 전극(148)과의 거리를 짧게 할 수 있으므로, 전극층(142a) 및 전극층(142b)과 산화물 반도체층(144)이 접하는 영역(콘택트 영역)과, 게이트 전극(148) 사이의 저항이 감소되어 트랜지스터(162)의 온 특성을 향상시킬 수 있게 된다.
트랜지스터(162) 위에는 절연막(149), 층간 절연막(135), 절연막(150)이 단층 구조로, 또는 적층 구조로 제공되어 있다. 본 실시형태에서는, 절연막(149) 및 절연막(150)으로서 산화 알루미늄막을 사용한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써 트랜지스터(162)에 안정된 전기 특성을 부여할 수 있다.
또한, 절연막(149), 층간 절연막(135), 및 절연막(150)을 개재하여 도전층(143a)과 중첩되는 영역에는 도전층(153)이 제공되어 있고, 도전층(143a)과, 절연막(149)과, 층간 절연막(135)과, 절연막(150)과, 도전층(153)에 의하여 용량 소자(164)가 구성된다. 즉, 도전층(143a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(153)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(164)를 제공하지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162) 상방에 제공하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 제공되어 있다. 그리고, 절연막(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속시키기 위한 배선(156a) 및 배선(156b)이 제공되어 있다. 배선(156a)은 절연막(149), 층간 절연막(135), 절연막(150), 및 절연막(152) 등에 형성된 개구를 통하여 도전층(143a)과 전기적으로 접속된다. 배선(156b)은 절연막(149), 층간 절연막(135), 절연막(150), 및 절연막(152) 등에 형성된 개구를 통하여 도전층(143b)과 전기적으로 접속된다.
도 4a 및 도 4b에 있어서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 제공되고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 제공된다. 예를 들어, 용량 소자(164)의 도전층(153)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩하여 제공된다. 이러한 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적 축소를 도모할 수 있어 고집적화를 도모할 수 있다.
다음에, 도 4a 및 도 4b에 대응하는 회로 구성의 일례를 도시한 도 4c를 참조한다.
도 4c에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 용량 소자(164)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 4c에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써 제 3 배선의 전위가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)가 접속된 노드(노드 FG)에 주어진다. 즉, 노드 FG에는 소정의 전하가 주어진다(기록). 여기서는, 2개의 다른 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 노드 FG에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)가 주어지는 상태에서 제 5 배선에 적절한 전위(판독 전위)가 주어지면, 노드 FG에 유지된 전하량에 따라 제 2 배선은 다른 전위를 취한다. 일반적으로 트랜지스터(160)를 n채널형으로 하면, 노드 FG(트랜지스터(160)의 게이트 전극이라고 바꾸어 말할 수도 있음)에 High 레벨 전하가 주어지는 경우의 외견상 임계값 전압 Vth_H은 노드 FG에 Low 레벨 전하가 주어지는 경우의 외견상 임계값 전압 Vth_L보다 낮게 되기 때문이다. 여기서, 외견상 임계값 전압이란, 트랜지스터(160)를 '온 상태'로 하기 위하여 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 노드 FG에 주어진 전하를 판별할 수 있다. 예를 들어, 기록함에 있어서 High 레벨 전하가 주어지는 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)이 되면, 트랜지스터(160)는 '온 상태'가 된다. Low 레벨 전하가 주어지는 경우에는 제 5 배선의 전위가 V0(＜Vth_L)이 되어도 트랜지스터(160)는 '오프 상태'인 채이다. 따라서, 제 2 배선의 전위에 의하여, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 동안에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 '오프 상태'가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 주면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 '온 상태'가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 주면 좋다.
본 실시형태에 기재된 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없으므로, 게이트 절연층이 열화되는 문제가 전혀 생기지 않는다. 즉, 개시된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 고쳐 쓰기 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보 기록이 수행되므로 고속 동작도 용이하게 실현될 수 있다.
또한, 트랜지스터(162)에 있어서 산화물 반도체층의 저저항 영역(144a)은 하지 절연층에 매립된 도전층(143a), 및 전극층(142a)과 접하여 전기적으로 접속되어 있으므로, 콘택트 저항을 저감시킬 수 있어 전기적 특성이 우수한(예를 들어, 높은 온 전류 특성을 갖는) 트랜지스터로 할 수 있다. 따라서, 트랜지스터(162)를 적용함으로써 반도체 장치의 고성능화를 달성할 수 있다. 또한, 트랜지스터(162)는 신뢰성이 높은 트랜지스터이므로, 반도체 장치의 고신뢰성화를 도모할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의, 실시형태 2에 기재된 구성과 다른 구성에 대하여 도 5a 내지 도 6c를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1에 기재된 트랜지스터를 적용하여 구성된다.
도 5a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 5b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 5a에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 5b에 도시된 반도체 장치에 대하여 설명한다.
도 5a에 도시된 반도체 장치에 있어서 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖는다. 그러므로, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 5a에 도시된 반도체 장치(메모리 셀(250))에 있어서 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지될 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트선 BL과 용량 소자(254)가 도통되어, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 이 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V로 하고, 용량 소자(254)의 용량을 C로 하고, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB로 하고, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취한다고 하면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
상술한 바와 같이, 도 5a에 도시된 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징 때문에 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우에도 기억 내용을 장기간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 5b에 도시된 반도체 장치에 대하여 설명한다.
도 5b에 도시된 반도체 장치는, 상부에 기억 회로로서 도 5a에 도시된 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 동작시키는 데 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)와 전기적으로 접속되어 있다.
도 5b에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b) 바로 아래에 제공할 수 있으므로 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터는 트랜지스터(162)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현하는 것이 가능하다.
또한, 도 5b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만 적층하는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성이라도 좋다.
다음에, 도 5a에 도시된 메모리 셀(250)의 구체적인 구성에 대하여 도 6a 내지 도 6c를 사용하여 설명한다.
도 6a 내지 도 6c는 메모리 셀(250)의 구성의 일례를 도시한 것이다. 도 6a는 메모리 셀(250)의 평면도를 도시한 것이고, 도 6b는 도 6a를 선분 A-B에서 절단한 단면도를 도시한 것이다.
도 6a 및 도 6b에 도시된 트랜지스터는 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
도 6b에 도시된 바와 같이, 전극(502) 및 전극(504) 위에 트랜지스터가 제공되어 있다. 전극(502)은 도 5a의 비트선 BL로서 기능하는 배선이며, 트랜지스터의 저저항 영역에 접하여 제공되어 있다. 또한, 전극(504)은 도 5a의 용량 소자(254)의 한쪽 전극으로서 기능하며, 트랜지스터의 저저항 영역에 접하여 제공되어 있다. 트랜지스터 위에 있어서, 전극(504)과 중첩되는 영역에 제공된 전극(506)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
또한, 도 6a에 도시된 바와 같이, 용량 소자(254)의 다른 쪽 전극(506)은 용량선(508)에 전기적으로 접속된다. 게이트 절연층(146)을 개재하여 산화물 반도체층(144) 위에 제공된 게이트 전극(148a)은 워드선(509)에 전기적으로 접속된다.
또한, 도 6c는 메모리 셀 어레이와 주변 회로와의 접속부에서 절단한 단면도를 도시한 것이다. 주변 회로는 예를 들어, n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)를 포함하는 구성으로 할 수 있다. n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)에 사용하는 반도체 재료로서는 산화물 반도체 이외의 반도체 재료(실리콘 등)를 사용하는 것이 바람직하다. 이러한 재료를 사용함으로써, 주변 회로에 포함되는 트랜지스터의 고속 동작화를 도모할 수 있다.
도 6a에 도시된 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적 축소를 도모할 수 있어 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 고순도화되고 진성화된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작으므로, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감시킬 수 있다. 또한, 용량 소자(254)는 도 6b에 도시된 바와 같이 전극(504), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(506)이 적층되어 형성된다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(달리 말하면 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의적으로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 종래에 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 7a 내지 도10을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에는 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되어 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리를 사용해서는 응답이 느려 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우에는 이하와 같은 특징이 있다.
일반적인 SRAM은 도 7a에 도시된 바와 같이 1개의 메모리 셀이 6개의 트랜지스터(트랜지스터(801) 내지 트랜지스터(806))로 구성되어 있고, 이것을 X 디코더(807), Y 디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때, SRAM의 메모리 셀 면적은 일반적으로 100F2 내지 150F2이다. 이로써, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, DRAM은 도 7b에 도시된 바와 같이 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X 디코더(813), Y 디코더(814)로 구동시킨다. 1개의 셀이 1개의 트랜지스터와 1개의 용량을 갖는 구성으로 되어 있어 면적이 작다. DRAM의 메모리 셀 면적은 일반적으로 10F2 이하이다. 그러나, DRAM은 항상 리프레시 동작을 수행할 필요가 있어 고쳐 쓰기를 수행하지 않는 동안에도 전력을 소비한다.
그러나, 상술한 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이며, 빈번한 리프레시는 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고, 또 소비 전력을 저감시킬 수 있다.
도 8은 휴대 기기의 블록도를 도시한 것이다. 도 8에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸쳐 기억이 유지될 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 9는 디스플레이의 메모리 회로(950)에 상술한 실시형태에 기재된 반도체 장치를 사용한 예를 도시한 것이다. 도 9에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로에는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시가 수행되는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되어 있지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고, 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 일반적으로 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어, 사용자가 화면의 고쳐 쓰기 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어 표시가 수행된다. 이 판독 동작은 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 수행함으로써, 디스플레이(957)의 표시를 수행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 할 필요는 없고, 1개의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억을 유지하는 것이 가능하고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 10은 전자 서적의 블록도를 도시한 것이다. 도 10에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성되어 있다.
여기서, 도 10에 도시된 메모리 회로(1007)에 상술한 실시형태에 기재된 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 전자 서적을 읽을 때 특정 개소에 마킹(표시 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자 서체를 바꾸는 등)하고자 하는 경우에, 사용자가 지정한 개소의 정보를 임시적으로 기억하고 유지하는 기능을 갖는다. 이 정보를 장기간 동안 저장하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이러한 경우에도 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억을 유지하는 것이 가능하고, 또 소비 전력을 충분히 저감시킬 수 있다.
이상과 같이, 본 실시형태에 기재된 휴대 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재되어 있다. 그러므로, 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하고, 또 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기판
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
130: 절연층
135: 층간 절연막
136a: 측벽 절연층
136b: 측벽 절연층
137: 절연막
142a: 전극층
142b: 전극층
143a: 도전층
143b: 도전층
144: 산화물 반도체층
144a: 저저항 영역
144b: 저저항 영역
144c: 채널 형성 영역
146: 게이트 절연층
148: 게이트 전극
148a: 게이트 전극
149: 절연막
150: 절연막
152: 절연막
153: 도전층
154: 절연층
156a: 배선
156b: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
250: 메모리 셀
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
400: 기판
401: 게이트 전극
402: 게이트 절연층
403: 산화물 반도체막
404a: 저저항 영역
404b: 저저항 영역
405a: 전극층
405b: 전극층
407: 절연막
409: 채널 형성 영역
410: 절연막
412a: 측벽 절연층
412b: 측벽 절연층
413: 절연막
415: 층간 절연막
420: 트랜지스터
421: 도펀트
422a: 전극층
422b: 전극층
423: 절연막
424a: 전극층
424b: 전극층
425a: 전극층
425b: 전극층
426: 절연막
436: 하지 절연층
445: 도전막
446: 절연막
502: 전극
504: 전극
506: 전극
508: 용량선
509: 워드선
510: n채널형 트랜지스터
512: p채널형 트랜지스터
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X 디코더
808: Y 디코더
811: 트랜지스터
812: 유지 용량
813: X 디코더
814: Y 디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러

Claims (1)

  1. 반도체 장치에 있어서,
    제1 도전층 내지 제3 도전층과,
    게이트 절연층과,
    게이트 전극과,
    산화물 반도체를 포함하는 반도체층과,
    절연층을 포함하고,
    상기 제1 도전층의 상방에 상기 반도체층이 위치하고,
    상기 반도체층의 상방에 상기 게이트 절연층이 위치하고,
    상기 반도체층의 상방에 상기 절연층이 위치하고,
    상기 반도체층의 상방에 상기 제2 도전층이 위치하고,
    상기 게이트 절연층의 상방에 상기 게이트 전극이 위치하고,
    상기 절연층의 상방에 상기 제3 도전층이 위치하고,
    상기 반도체층은, 채널 형성 영역과, 상기 채널 형성 영역보다 저항이 낮은 영역을 포함하고,
    상기 반도체층의 저항이 낮은 영역은, 상기 제1 도전층과 상기 제2 도전층 사이의 영역을 포함하고,
    상기 제2 도전층은, 상기 반도체층과 전기적으로 접속되고,
    상기 제1 도전층은, 상기 반도체층과 전기적으로 접속되고,
    상기 제1 도전층은, 상기 반도체층 및 상기 절연층을 개재하여 상기 제3 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 게이트 전극의 상방 또는 하방에서 상기 게이트 전극과 중첩되는 영역을 포함하지 않고,
    상기 제1 도전층과 상기 제3 도전층 사이에 용량이 형성되는, 반도체 장치.
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