JP2013089613A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2013089613A
JP2013089613A JP2011225524A JP2011225524A JP2013089613A JP 2013089613 A JP2013089613 A JP 2013089613A JP 2011225524 A JP2011225524 A JP 2011225524A JP 2011225524 A JP2011225524 A JP 2011225524A JP 2013089613 A JP2013089613 A JP 2013089613A
Authority
JP
Japan
Prior art keywords
film
electrode layer
layer
transistor
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011225524A
Other languages
English (en)
Other versions
JP5912394B2 (ja
JP2013089613A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2011225524A priority Critical patent/JP5912394B2/ja
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to US13/632,761 priority patent/US9281237B2/en
Priority to KR1020120112741A priority patent/KR20130040134A/ko
Publication of JP2013089613A publication Critical patent/JP2013089613A/ja
Publication of JP2013089613A5 publication Critical patent/JP2013089613A5/ja
Application granted granted Critical
Publication of JP5912394B2 publication Critical patent/JP5912394B2/ja
Priority to KR1020200002534A priority patent/KR102194754B1/ko
Priority to KR1020200160243A priority patent/KR102333560B1/ko
Priority to KR1020210165490A priority patent/KR102493701B1/ko
Priority to KR1020230009914A priority patent/KR102703567B1/ko
Priority to KR1020240118552A priority patent/KR20240136899A/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。
【選択図】図１

Description

本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成される素子が含まれ、その一例として酸化物半導体を適用した半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリとして用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
半導体回路に用いられるトランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られている。例えば特許文献１では、高集積化を図るため、チャネル形成領域とコンタクト部との距離を短くし、これらの間で生じる抵抗を減少する構造が提案されている。
また、シリコンではない、その他の材料として酸化物半導体が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献２及び特許文献３で開示されている。
特開２００４−３２７６１７号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Ｌを短くすることによって微細なトランジスタを実現し、回路の動作速度を高速化し、さらには消費電力の低減を図ることを課題の一とする。
本発明の一態様では、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することを課題の一とする。または、該トランジスタを含む信頼性の高い半導体装置及びその作製方法を提供することを課題の一とする。
酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成されるトランジスタを用い、ＬＳＩやＣＰＵやメモリなどの半導体集積回路を作製する。
酸化物半導体と導電層との間には、接触抵抗が生じる。接触抵抗を低減するためには、接触面積を十分に確保することが必要である。
そこで、酸化物半導体層の上面に接する導電層と、酸化物半導体層の下面に接する導電層を設け、接触面積を十分に確保することで接触抵抗の低減を図る。
本明細書で開示する本発明の一態様は、半導体基板と、半導体基板上に絶縁層と、絶縁層上に酸化物半導体層と、酸化物半導体層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と重なるゲート電極層と、ゲート電極層の側面にサイドウォールを有し、絶縁層に深い領域と浅い領域を有する溝と、溝に導電型の領域とを有し、サイドウォールは、浅い領域と重なることを特徴とする半導体装置である。
上記構成において、さらに導電層が、サイドウォール及び酸化物半導体層と接していることも特徴の一つである。
また、上記構成において、さらに前記ゲート電極層上に層間絶縁層と、層間絶縁層上に配線を有し、配線は、導電型の領域と重なり、深い領域と電気的に接続することも特徴の一つである。
また、上記構成において、導電型の領域は、チャネル長方向に第１の幅を有する浅い領域と、チャネル長方向に第２の幅を有する深い領域とを有していることも特徴の一つである。
また、複数の半導体集積回路を一つのパッケージに搭載し半導体装置の集積を高めたもの、所謂ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）としてもよい。
また、回路基板に半導体集積回路を実装する場合には、フェイスアップ形態であってもよいし、フリップチップ形態（フェイスダウン形態）としてもよい。
また、作製方法も本発明の一つであり、その構成は、第１の電極層上に第１の絶縁膜を形成し、第１の電極層の上面を露出させる第１の平坦化処理を行い、第１の電極層の上面に接して第２の電極層を形成し、第２の電極層上に第２の絶縁膜を形成し、第２の電極層の上面を露出させる第２の平坦化処理を行い、第２の電極層の上面に接して酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層及び該ゲート電極層上面を覆う絶縁膜を形成し、第２の電極層と重なり、且つ、前記ゲート電極層の側面に接するサイドウォールを形成し、ゲート電極層及びサイドウォールを覆い、前記酸化物半導体膜上に接する導電膜を形成し、ゲート電極層と重なる前記導電膜の一部を除去する第３の平坦化処理を行う半導体装置の作製方法である。
ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Ｌを短くする場合、酸化物半導体層の接触抵抗を低減することで回路の動作速度を高速化し、さらには消費電力の低減を実現する。
本発明の一態様を示す断面図及び上面図の一例である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す工程断面図である。 半導体装置の一態様を示す断面図、平面図及び回路図。 半導体装置の一態様を示す回路図及び斜視図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す回路図。 半導体装置の一態様を示すブロック図。 半導体装置の一態様を示すブロック図。 半導体装置の一態様を示すブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１（Ａ）及び図１（Ｂ）に半導体装置の例として、トランジスタ４２０の断面図及び上面図を示す。図１（Ａ）は、トランジスタ４２０の断面図であり、図１（Ａ）は、図１（Ｂ）のＸ−Ｙにおける断面図である。なお、図１（Ｂ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁膜４０７、絶縁膜４１０、層間絶縁膜４１５等）を省略して図示している。
図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、下地絶縁層４３６中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層４３６から露出した電極層４２５ａ及び電極層４２５ｂと、一対の低抵抗領域４０４ａ、４０４ｂ、及び低抵抗領域４０４ａと低抵抗領域４０４ｂに挟まれたチャネル形成領域４０９を含む酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０９上に設けられたゲート電極層４０１と、ゲート電極層４０１の側面に設けられた側壁絶縁層４１２ａ、４１２ｂと、ゲート電極層４０１上に設けられた絶縁膜４１３と、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた絶縁膜４１０と、絶縁膜４１０上に設けられた層間絶縁膜４１５と、層間絶縁膜４１５上に設けられた絶縁膜４０７と、絶縁膜４０７、層間絶縁膜４１５及び絶縁膜４１０に設けられた開口を介して、ソース電極層４０５ａ及びドレイン電極層４０５ｂとそれぞれ電気的に接続する第１の配線層４６５ａ及び第２の配線層４６５ｂと、を含んで構成される。
層間絶縁膜４１５はトランジスタ４２０による凹凸を平坦化するように設けられており、該上面の高さは側壁絶縁層４１２ａ、４１２ｂ、及び絶縁膜４１０と概略同じである。側壁絶縁層４１２ａ、４１２ｂはサイドウォールとも呼ぶ。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面の高さは、層間絶縁膜４１５、側壁絶縁層４１２ａ、４１２ｂ、及び絶縁膜４１３の上面の高さより低く、ゲート電極層４０１の上面の高さより高い。なお、ここでいう高さとは、基板４００上面からの高さである。
また、図１において、電極層４２５ａ及び電極層４２５ｂは、下地絶縁層４３６に深い領域と浅い領域を有する溝を埋め込むように形成されている。側壁絶縁層４１２ａ、４１２ｂは浅い領域と重なる。また、深い領域と重なる位置に第１の配線層４６５ａ及び第２の配線層４６５ｂが形成される。
また、図１において、絶縁膜４０７は、層間絶縁膜４１５、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２ａ、４１２ｂ、絶縁膜４１３、絶縁膜４１０と接して設けられている。
なお、ゲート電極層４０１をマスクとして酸化物半導体膜４０３に自己整合的にドーパントを導入し、酸化物半導体膜４０３においてチャネル形成領域４０９を挟んでチャネル形成領域４０９より抵抗が低く、ドーパントを含む低抵抗領域４０４ａ、４０４ｂを形成する。ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３と、酸化物半導体膜４０３の上面の一部と接するソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体膜４０３の下面と一部接する電極層４２５ａ及び電極層４２５ｂとを有することにより、該トランジスタ４２０はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い、酸化物半導体の酸素欠損を減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ここで、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）は、ｃ軸が酸化物半導体膜の被形成面または表面に垂直な方向を向き、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、この混相構造においてＣＡＡＣ同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数ｎｍから数十ｎｍ程度と見積もられるが、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質とＣＡＡＣとの境界は必ずしも明確ではない。また、ＣＡＡＣ−ＯＳ膜には結晶粒界（グレインバウンダリーともいう。）は確認されない。ＣＡＡＣ−ＯＳ膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長した場合、ＣＡＡＣ−ＯＳ膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。
ＣＡＡＣにおける結晶部分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向を向くため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によって、ｃ軸が向く方向が異なることがある。なお、ＣＡＡＣにおける結晶部分のｃ軸が向く方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に略垂直な方向となる。ＣＡＡＣは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形成される。
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
酸化物半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。
図２（Ａ）乃至（Ｅ）及び図３（Ａ）乃至（Ｄ）にトランジスタ４２０を有する半導体装置の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に電極層４２２ａ、４２２ｂを形成する。電極層４２２ａ、４２２ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
次いで、電極層４２２ａ、４２２ｂを覆う絶縁膜４２３を形成する。ここまでの状態が図２（Ａ）である。
絶縁膜４２３は、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成する。
次いで、絶縁膜４２３及び電極層４２２ａ、４２２ｂを切削（研削、研磨）する。切削（研削、研磨）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いることができる。
次いで、電極層４２２ａ、４２２ｂと重なるように電極層４２４ａ、４２４ｂを形成する。電極層４２４ａ、４２４ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
次いで、電極層４２４ａ、４２４ｂを覆う絶縁膜４２６を形成する。ここまでの状態が図２（Ｂ）である。なお、絶縁膜４２３と絶縁膜４２６の境界を点線で示したが、同じ材料を用いると、明確な境界はなくなるため、以降の図では境界を示す点線を省略し、絶縁膜４２３と絶縁膜４２６の積層を下地絶縁層４３６として図示する。また、電極層４２２ａ、４２２ｂと、電極層４２４ａ、４２４ｂとを同じ材料を用いると、明確な境界はなくなるため、以降の図では境界を示す点線を省略し、電極層４２２ａ、４２２ｂと電極層４２４ａ、４２４ｂの積層を電極層４２５ａ、４２５ｂとして図示する。
次いで、絶縁膜４２６及び電極層４２４ａ、４２４ｂを切削（研削、研磨）する。切削（研削、研磨）方法としてはＣＭＰ法を用いる。
次に、下地絶縁層４３６及び電極層４２５ａ、４２５ｂ上に酸化物半導体膜４０３を形成する。
なお、本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。
また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜の形成後でも、島状の酸化物半導体膜４０３形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
また、脱水化又は脱水素化処理を行った酸化物半導体膜４０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
脱水化又は脱水素化処理を行った酸化物半導体膜４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜４０３を高純度化、及び電気的にＩ型（真性）化することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体膜４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体膜４０３に酸素導入する場合、酸化物半導体膜４０３に直接導入してもよいし、ゲート絶縁層４０２などの他の膜を通過して酸化物半導体膜４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体膜４０３へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体膜４０３への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましいが、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体膜４０３への酸素の導入は複数回行ってもよい。
次いで、酸化物半導体膜４０３を覆うゲート絶縁層４０２を形成する（図２（Ｃ）参照）。
ゲート絶縁層４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。
ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁層４０２は、酸化物半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
次にゲート絶縁層４０２上に導電膜及び絶縁膜の積層を形成し、該導電膜及び該絶縁膜をエッチングして、ゲート電極層４０１及び絶縁膜４１３の積層を形成する（図２（Ｃ）参照）。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
絶縁膜４１３は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層４１３は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に、ゲート電極層４０１及び絶縁膜４１３をマスクとして酸化物半導体膜４０３にドーパント４２１を導入し、低抵抗領域４０４ａ、４０４ｂを形成する（図２（Ｄ）参照）。
ドーパント４２１は、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパント４２１は、注入法により、他の膜（例えばゲート絶縁層４０２）を通過して、酸化物半導体膜４０３に導入することもできる。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１としてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント４２１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ドーパント４２１を導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体膜４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜４０３に、リン（Ｐ）イオンを注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とする。
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行うことによって、酸化物半導体膜４０３の結晶性を回復することができる。
上記工程により、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられた酸化物半導体膜４０３が形成される。
次に、ゲート電極層４０１及び絶縁膜４１３上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層４１２ａ、４１２ｂを形成する。さらに、ゲート電極層４０１及び側壁絶縁層４１２ａ、４１２ｂをマスクとして、ゲート電極層４０１及び側壁絶縁層４１２ａ、４１２ｂと重なる領域以外のゲート絶縁層をエッチングし、ゲート絶縁層４０２を形成する（図３（Ａ）参照）。
側壁絶縁層４１２ａ、４１２ｂは、絶縁膜４１３と同様な材料及び方法を用いて形成することができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン膜を用いる。
次いで、酸化物半導体膜４０３、ゲート絶縁層４０２、ゲート電極層４０１、側壁絶縁層４１２ａ、４１２ｂ、及び絶縁膜４１３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。
導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜４４５を形成した後、レジストマスクを除去する。なお、該エッチング工程では、ゲート電極層４０１上の導電膜４４５の除去は行わない。
導電膜として膜厚３０ｎｍのタングステン膜を用いる場合、該導電膜のエッチングは、例えばドライエッチング法により、タングステン膜をエッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ、電源電力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ））して、島状のタングステン膜を形成すればよい。
島状の導電膜４４５上に層間絶縁膜となる絶縁膜４１０及び絶縁膜４４６を積層する（図３（Ｂ）参照）。
絶縁膜４１０は、緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を用い、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
絶縁膜４４６は、絶縁膜４１３と同様な材料及び方法を用いて形成することができる。絶縁膜４４６はトランジスタ４２０により生じる凹凸を平坦化できる膜厚で形成する。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン膜を３００ｎｍ形成する。
次に絶縁膜４４６及び導電膜４４５に化学的機械研磨法により研磨処理を行い、絶縁膜４１３が露出するよう絶縁膜４４６、絶縁膜４１０、及び導電膜４４５の一部を除去する。
該研磨処理によって、絶縁膜４４６を層間絶縁膜４１５に加工し、ゲート電極層４０１上の導電膜４４５を除去し、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
本実施の形態では、絶縁膜４４６、絶縁膜４１０、及び導電膜４４５の除去に化学的機械研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。また、ゲート電極層４０１上の導電膜４４５を除去する工程において、化学的機械研磨法などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４４６、絶縁膜４１０、及び導電膜４４５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極層４０５ａ、ドレイン電極層４０５ｂはゲート電極層４０１側面に設けられた側壁絶縁層４１２ａ、４１２ｂの側面に接するように設けられており、側壁絶縁層４１２ａ、４１２ｂの側面を上端部よりやや低い位置まで覆っている。ソース電極層４０５ａ、ドレイン電極層４０５ｂの形状は導電膜４４５を除去する研磨処理の条件によって異なり、本実施の形態に示すように、側壁絶縁層４１２ａ、４１２ｂ、絶縁膜４１３の研磨処理された表面より膜厚方向に後退した形状となる場合がある。しかし、研磨処理の条件によっては、ソース電極層４０５ａ、ドレイン電極層４０５ｂの上端部と、側壁絶縁層４１２ａ、４１２ｂの上端部とは概略一致する場合もある。
以上の工程で、本実施の形態のトランジスタ４２０が作製される（図３（Ｃ）参照）。
このような作製方法により、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（第１のコンタクト領域）と、ゲート電極層４０１との距離を短くすることができる。また、電極層４２５ａ、４２５ｂと酸化物半導体膜４０３とが接する領域（第２のコンタクト領域）とゲート電極層４０１との距離を短くすることもできる。そのため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（第１のコンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４２０のオン特性を向上させることが可能となる。
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電膜４４５を除去する工程において、絶縁膜４１３の一部、又は絶縁膜４１３全部を除去してもよい。また、ゲート電極層４０１も上方の一部が除去されてもよい。ゲート電極層４０１を露出するトランジスタ構造は、トランジスタの上方に他の配線や半導体素子を積層する集積回路において有用である。
トランジスタ４２０上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けてもよい。
本実施の形態では、絶縁膜４１３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２ａ、４１２ｂ、絶縁膜４１０、及び層間絶縁膜４１５上に接して絶縁膜４０７を形成する（図３（Ｄ）参照）。
絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
酸化アルミニウム膜以外に、絶縁膜４０７、４１０としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
本実施の形態では、絶縁膜４０７、４１０としてスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４２０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
酸化物半導体膜４０３上に設けられる絶縁膜４０７、４１０として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
また、図１（Ａ）に、絶縁膜４１０、層間絶縁膜４１５、及び絶縁膜４０７にソース電極層４０５ａ、及びドレイン電極層４０５ｂに達する開口を形成し、開口に配線層４３５ａ、４３５ｂを形成する例を示す。配線層４３５ａ、４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
配線層４３５ａ、配線層４３５ｂはゲート電極層４０１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタ４２０を適用して構成される。
図４は、半導体装置の構成の一例である。図４（Ａ）に半導体装置の断面図を、図４（Ｂ）に半導体装置の平面図を、図４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図４（Ａ）は、図４（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図４（Ａ）及び図４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示したトランジスタ４２０と同一の構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいため、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図４（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図４（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図４（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。また、酸化物半導体層１４４は、低抵抗領域１４４ａ、低抵抗領域１４４ｂ及びチャネル形成領域１４４ｃを含む。低抵抗領域１４４ａは、導電層１４３ａ上に接して形成され、低抵抗領域１４４ｂは、導電層１４３ｂ上に接して形成され、チャネル形成領域１４４ｃは、導電層１４３ａと導電層１４３ｂで挟まれた絶縁層１５４上に接して形成される。
トランジスタ１６２は作製工程において、ゲート電極１４８、絶縁膜１３７、及び側壁絶縁層１３６ａ、１３６ｂ上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する。
よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、１４２ｂと酸化物半導体層１４４が接する領域（コンタクト領域）と、ゲート電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと酸化物半導体層１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。
トランジスタ１６２上には、絶縁膜１４９、層間絶縁膜１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１４９及び絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
また、絶縁膜１４９、層間絶縁膜１３５、及び絶縁膜１５０を介して、導電層１４３ａと重畳する領域には、導電層１５３が設けられており、導電層１４３ａと、絶縁膜１４９と、層間絶縁膜１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、導電層１４３ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６ａ、１５６ｂが設けられている。配線１５６ａは、絶縁膜１４９、層間絶縁膜１３５、絶縁膜１５０、及び絶縁膜１５２などに形成された開口に形成された電極を介して導電層１４３ａと電気的に接続される。配線１５６ｂは、絶縁膜１４９、層間絶縁膜１３５、絶縁膜１５０、及び絶縁膜１５２などに形成された開口に形成された電極を介して導電層１４３ｂと電気的に接続される。
図４（Ａ）及び図４（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図４（Ａ）及び図４（Ｂ）に対応する回路構成の一例を図４（Ｃ）に示す。
図４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図４（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４が接続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１６２において、酸化物半導体層の低抵抗領域１４４ａは、下地絶縁層に埋め込まれた導電層１４３ａ、及び電極層１４２ａと接して電気的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた（例えば、高いオン電流特性を有する）トランジスタとすることができる。したがって、トランジスタ１６２を適用することで、半導体装置の高性能化を達成することができる。さらに、トランジスタ１６２は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図５及び図６を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１で示すトランジスタのいずれの構造も適用することができる。
図５（Ａ）は、半導体装置の回路構成の一例を示し、図５（Ｂ）は半導体装置の一例を示す概念図である。まず、図５（Ａ）に示す半導体装置について説明を行い、続けて図５（Ｂ）に示す半導体装置について、以下説明を行う。
図５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図５（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図５（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図５（Ｂ）に示す半導体装置について、説明を行う。
図５（Ｂ）に示す半導体装置は、上部に記憶回路として図５（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂと電気的に接続されている。
図５（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図５（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセルアレイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図５（Ａ）に示したメモリセル２５０の具体的な構成について図６を用いて説明を行う。
図６は、メモリセル２５０の構成の一例である。図６（Ａ）に、メモリセル２５０の平面図を、図６（Ｂ）に図６（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
図６（Ａ）及び図６（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
図６（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図６（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図６（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
また、図６（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極１４８は、ワード線５０９と電気的に接続する。
また、図６（Ｃ）に、メモリセルアレイと、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
図６（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図６（Ｂ）で示すように電極５０４、酸化物半導体層１４４、ゲート絶縁層１４６、電極５０６が積層されることによって形成される。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図７乃至図１０を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図７（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図７（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図８に携帯機器のブロック図を示す。図８に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング（表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなど）をしたい場合に、ユーザーが指定した箇所の情報を一時的に記憶し、保持する機能を有する。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１３０ 絶縁層
１３５ 層間絶縁膜
１３６ａ 側壁絶縁層
１３６ｂ 側壁絶縁層
１３７ 絶縁膜
１４２ａ 電極層
１４２ｂ 電極層
１４３ａ 導電層
１４３ｂ 導電層
１４４ 酸化物半導体層
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁層
１４８ゲート電極
１４９ 絶縁膜
１５０ 絶縁膜
１５２ 絶縁膜
１５３ 導電層
１５４ 絶縁層
１５６ａ 配線
１５６ｂ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体膜
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ 電極層
４０５ａ 電極層
４０５ｂ 電極層
４０７ 絶縁膜
４０９ チャネル形成領域
４１０ 絶縁膜
４１２ａ 側壁絶縁層
４１２ｂ 側壁絶縁層
４１３ 絶縁膜
４１５ 層間絶縁膜
４２０ トランジスタ
４２１ ドーパント
４２２ａ 電極層
４２２ｂ 電極層
４２３ 絶縁膜
４２４ａ 電極層
４２４ｂ 電極層
４２５ａ 電極層
４２５ｂ 電極層
４２６ 絶縁膜
４３６ 下地絶縁層
４４５ 導電膜
４４６ 絶縁膜
５０２ 電極
５０４ 電極
５０６ 電極
５０８ 容量線
５０９ ワード線
５１０ ｎチャネル型トランジスタ
５１２ ｐチャネル型トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に絶縁層と、
    前記絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上にゲート絶縁層と、
    前記ゲート絶縁層上に前記酸化物半導体層と重なるゲート電極層と、
    前記ゲート電極層の側面にサイドウォールを有し、
    前記絶縁層に深い領域と浅い領域を有する溝と、
    前記溝に導電型の領域とを有し、
    前記サイドウォールは、前記浅い領域と重なることを特徴とする半導体装置。
  2. 請求項１において、さらに導電層が、前記サイドウォール及び前記酸化物半導体層と接していることを特徴とする半導体装置。
  3. 請求項１または請求項２において、さらに前記ゲート電極層上に層間絶縁層と、前記層間絶縁層上に配線を有し、前記配線は、前記導電型の領域と重なり、前記深い領域と電気的に接続することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、前記導電型の領域は、チャネル長方向に第１の幅を有する浅い領域と、チャネル長方向に第２の幅を有する深い領域とを有していることを特徴とする半導体装置。
  5. 第１の電極層上に第１の絶縁膜を形成し、
    前記第１の電極層の上面を露出させる第１の平坦化処理を行い、
    前記第１の電極層の上面に接して第２の電極層を形成し、
    前記第２の電極層上に第２の絶縁膜を形成し、
    前記第２の電極層の上面を露出させる第２の平坦化処理を行い、
    前記第２の電極層の上面に接して酸化物半導体膜を形成し、
    前記酸化物半導体膜上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極層及び該ゲート電極層上面を覆う絶縁膜を形成し、
    前記第２の電極層と重なり、且つ、前記ゲート電極層の側面に接するサイドウォールを形成し、
    前記ゲート電極層及びサイドウォールを覆い、前記酸化物半導体膜上に接する導電膜を形成し、
    前記ゲート電極層と重なる前記導電膜の一部を除去する第３の平坦化処理を行う半導体装置の作製方法。
JP2011225524A 2011-10-13 2011-10-13 半導体装置 Active JP5912394B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2011225524A JP5912394B2 (ja) 2011-10-13 2011-10-13 半導体装置
US13/632,761 US9281237B2 (en) 2011-10-13 2012-10-01 Transistor having reduced channel length
KR1020120112741A KR20130040134A (ko) 2011-10-13 2012-10-11 반도체 장치, 및 그 제작 방법
KR1020200002534A KR102194754B1 (ko) 2011-10-13 2020-01-08 반도체 장치, 및 그 제작 방법
KR1020200160243A KR102333560B1 (ko) 2011-10-13 2020-11-25 반도체 장치, 및 그 제작 방법
KR1020210165490A KR102493701B1 (ko) 2011-10-13 2021-11-26 반도체 장치, 및 그 제작 방법
KR1020230009914A KR102703567B1 (ko) 2011-10-13 2023-01-26 반도체 장치, 및 그 제작 방법
KR1020240118552A KR20240136899A (ko) 2011-10-13 2024-09-02 반도체 장치, 및 그 제작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011225524A JP5912394B2 (ja) 2011-10-13 2011-10-13 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016053786A Division JP6212153B2 (ja) 2016-03-17 2016-03-17 半導体装置

Publications (3)

Publication Number Publication Date
JP2013089613A true JP2013089613A (ja) 2013-05-13
JP2013089613A5 JP2013089613A5 (ja) 2014-09-11
JP5912394B2 JP5912394B2 (ja) 2016-04-27

Family

ID=48085387

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011225524A Active JP5912394B2 (ja) 2011-10-13 2011-10-13 半導体装置

Country Status (3)

Country Link
US (1) US9281237B2 (ja)
JP (1) JP5912394B2 (ja)
KR (6) KR20130040134A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016021562A (ja) * 2014-06-18 2016-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019176062A (ja) * 2018-03-29 2019-10-10 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
WO2020049420A1 (ja) * 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2021141332A (ja) * 2014-07-11 2021-09-16 株式会社半導体エネルギー研究所 半導体装置
JP2023029986A (ja) * 2015-02-27 2023-03-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1487377B1 (en) 2002-03-01 2012-08-15 Ethicon, Inc. Apparatus for treating pelvic organ prolapses in female patients
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6013397B2 (ja) * 2013-05-10 2016-10-25 サムソン エレクトロ−メカニックス カンパニーリミテッド． タッチセンサ
TWI685089B (zh) 2016-06-22 2020-02-11 聯華電子股份有限公司 半導體元件及其製作方法
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20190267402A1 (en) * 2018-02-26 2019-08-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method for the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007299850A (ja) * 2006-04-28 2007-11-15 Seiko Epson Corp 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器
JP2008535205A (ja) * 2006-02-02 2008-08-28 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
WO2010028269A2 (en) * 2008-09-08 2010-03-11 Cbrite Inc. Stable amorphous metal oxide semiconductor
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011151384A (ja) * 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US6281562B1 (en) 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4204649B2 (ja) 1996-02-05 2009-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4112690B2 (ja) 1997-06-30 2008-07-02 株式会社東芝 半導体装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4356309B2 (ja) * 2002-12-03 2009-11-04 セイコーエプソン株式会社 トランジスタ、集積回路、電気光学装置、電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4342826B2 (ja) 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7335556B2 (en) * 2004-06-14 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7875931B2 (en) 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7807520B2 (en) * 2007-06-29 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8047442B2 (en) 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
KR20100075026A (ko) 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101073301B1 (ko) * 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
KR101811999B1 (ko) 2009-11-20 2017-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102462239B1 (ko) 2009-12-04 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN104795323B (zh) 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
US8441009B2 (en) 2009-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011096264A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102081035B1 (ko) 2010-02-19 2020-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
CN102782859B (zh) 2010-02-26 2015-07-29 株式会社半导体能源研究所 半导体装置的制造方法
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8519387B2 (en) 2010-07-26 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing
KR101842181B1 (ko) 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI657580B (zh) 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9093538B2 (en) * 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8946066B2 (en) 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP6110075B2 (ja) 2011-05-13 2017-04-05 株式会社半導体エネルギー研究所 表示装置
JP6009226B2 (ja) 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI595565B (zh) 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8643008B2 (en) 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) * 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013042562A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102089505B1 (ko) 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008535205A (ja) * 2006-02-02 2008-08-28 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007299850A (ja) * 2006-04-28 2007-11-15 Seiko Epson Corp 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器
WO2010028269A2 (en) * 2008-09-08 2010-03-11 Cbrite Inc. Stable amorphous metal oxide semiconductor
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011151384A (ja) * 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016021562A (ja) * 2014-06-18 2016-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2021141332A (ja) * 2014-07-11 2021-09-16 株式会社半導体エネルギー研究所 半導体装置
JP2023029986A (ja) * 2015-02-27 2023-03-07 株式会社半導体エネルギー研究所 半導体装置
JP2019176062A (ja) * 2018-03-29 2019-10-10 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
WO2020049420A1 (ja) * 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2020049420A1 (ja) * 2018-09-07 2021-08-26 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7287970B2 (ja) 2018-09-07 2023-06-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US12062723B2 (en) 2018-09-07 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR102194754B1 (ko) 2020-12-23
US20130092926A1 (en) 2013-04-18
JP5912394B2 (ja) 2016-04-27
US9281237B2 (en) 2016-03-08
KR20240136899A (ko) 2024-09-19
KR102703567B1 (ko) 2024-09-06
KR102333560B1 (ko) 2021-12-01
KR20130040134A (ko) 2013-04-23
KR20200006152A (ko) 2020-01-17
KR102493701B1 (ko) 2023-02-06
KR20210149659A (ko) 2021-12-09
KR20230022896A (ko) 2023-02-16
KR20200135759A (ko) 2020-12-03

Similar Documents

Publication Publication Date Title
KR102493701B1 (ko) 반도체 장치, 및 그 제작 방법
US9997545B2 (en) Semiconductor device and method for manufacturing thereof
JP6126349B2 (ja) 半導体装置及び半導体装置の作製方法
JP5993268B2 (ja) 半導体装置及び半導体装置の作製方法
JP2020031219A (ja) 半導体装置
US9171943B2 (en) Method for manufacturing semiconductor device
JP2013093573A (ja) 半導体装置及び半導体装置の作製方法
KR20130062237A (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP6049479B2 (ja) 半導体装置
JP6553693B2 (ja) 半導体装置
JP7474369B2 (ja) 半導体装置
JP7292466B2 (ja) 半導体装置
JP7057400B2 (ja) 半導体装置
JP6753986B2 (ja) 半導体装置
JP6212153B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160401

R150 Certificate of patent or registration of utility model

Ref document number: 5912394

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250