JP2019176062A - 半導体装置および表示装置 - Google Patents

Abstract

【課題】コンタクトの安定性を高めることが可能な半導体装置および、この半導体装置を用いた表示装置を提供する。【解決手段】所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、少なくとも一部に低抵抗領域を有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜と、少なくとも前記第１領域の前記半導体膜に接して設けられ、前記第１領域を介した電気的な接続を補助する半導体補助層とを備えた半導体装置。【選択図】図２

Description

本技術は、例えば薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）と保持容量とを接続するためのコンタクト部を有する半導体装置、この半導体装置を用いた表示装置および電子機器に関する。

近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、酸化物半導体膜をチャネルに用いた薄膜トランジスタの開発が活発に行われている（例えば、特許文献１）。例えば、表示装置等を駆動するための半導体装置には、このような薄膜トランジスタとともに、保持容量が設けられ、薄膜トランジスタと保持容量とが電気的に接続される。

特開２０１５−１０８７３１号公報

半導体装置では、このようなコンタクト（接続）の安定性を高めることが望まれている。

コンタクトの安定性を高めることが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。

本技術の一実施の形態に係る半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の第１領域、第２領域および第３領域に設けられた第１配線と、少なくとも一部に低抵抗領域を有し、かつ、第１領域では、第１配線と基板との間に設けられるとともに、第２領域では、第１配線に接する半導体膜と、半導体膜よりも、基板に近い位置に設けられ、第３領域で第１配線に接する第２配線と、第１領域の第１配線と半導体膜との間に設けられた絶縁膜と、少なくとも第１領域の半導体膜に接して設けられ、第１領域を介した電気的な接続を補助する半導体補助層とを備えたものである。

本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の第１領域、第２領域および第３領域に設けられた第１配線と、少なくとも一部に低抵抗領域を有し、かつ、第１領域では、第１配線と基板との間に設けられるとともに、第２領域では、第１配線に接する半導体膜と、半導体膜よりも、基板に近い位置に設けられ、第３領域で第１配線に接する第２配線と、第１領域の第１配線と半導体膜との間に設けられた絶縁膜と、少なくとも第１領域の半導体膜に接して設けられ、第１領域を介した電気的な接続を補助する半導体補助層とを含むものである。

本技術の一実施の形態に係る半導体装置および表示装置では、第２領域および第３領域の第１配線を介して、半導体膜と第２配線とのコンタクトが形成される。ここで、第１領域の半導体膜に接して半導体補助層が設けられているので、仮に、半導体膜の低抵抗領域から第１領域へのキャリアの拡散（キャリアの染み出し）が十分でない場合にも、第１領域を介した電気的な接続が維持される。

本技術の一実施の形態に係る半導体装置および表示装置によれば、第１領域の半導体膜に接して半導体補助層を設けるようにしたので、第１領域を介した電気的な接続を安定して維持することができる。よって、コンタクトの安定性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。

本技術の一実施の形態に係る半導体装置の概略構成を表す断面模式図である。 （Ａ）は図１に示したコンタクト部の構成を表す平面図、（Ｂ）はその断面図である。 （Ａ）は図２に示したコンタクト部の他の構成を表す平面図、（Ｂ）はその断面図である。 図１に示した半導体装置の製造の一工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図４Ｃに続く工程を表す断面模式図である。 図４Ｄに続く工程を表す断面模式図である。 図４Ｅに続く工程を表す断面模式図である。 図５Ａに続く工程を表す断面模式図である。 比較例に係る半導体装置の概略構成を表す断面模式図である。 図６に示した半導体装置の製造の一工程を表す断面模式図である。 図７Ａに続く工程を表す断面模式図である。 図７Ｂに続く工程を表す断面模式図である。 （Ａ）は図７Ａ〜７Ｃを経て形成されたコンタクト部の構成を表す平面図、（Ｂ）はその断面図である。 図２に示したコンタクト部のコンタクト抵抗を表す図である。 図１に示した半導体装置を適用した表示装置の機能構成を表すブロック図である。 図１に示した半導体装置を適用した撮像装置の構成を表すブロック図である。 電子機器の構成を表すブロック図である。

以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１領域の半導体膜に接する半導体補助層を有する半導体装置の例）
２．適用例１（表示装置および撮像装置の例）
３．適用例２（電子機器の例）

＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の断面構成を模式的に表したものである。半導体装置１は、例えば表示装置および撮像装置（後述の図１０の表示装置２Ａおよび図１１の撮像装置２Ｂ）等の駆動回路に用いられるものである。この半導体装置１には、トップゲート型の薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）が設けられ、トランジスタＴｒと保持容量Ｃｓとはコンタクト部１０により電気的に接続されている。

トランジスタＴｒは、基板１１上に、ＵＣ（Under Coat）膜１２および第１絶縁膜１４を介して半導体膜１５、第２絶縁膜１６およびゲート電極１７をこの順に有している。半導体膜１５（後述の低抵抗領域１５ｂ）にはソース・ドレイン電極２１が電気的に接続されている。

保持容量Ｃｓは、基板１１上に、ＵＣ膜１２を介して下部電極１３（第２配線）および上部電極１５Ｃを有しており、下部電極１３と上部電極１５Ｃとの間には第１絶縁膜１４が設けられている。コンタクト部１０には、ゲート配線１７Ｗが設けられており、このゲート配線１７Ｗ（第１配線）を介して、半導体膜１５と下部電極１３とが電気的に接続されている。半導体装置１は、ゲート電極１７およびゲート配線１７Ｗ上に、金属酸化膜１８および層間絶縁膜１９をこの順に有している。ソース・ドレイン電極２１は、層間絶縁膜１９上に設けられており、層間絶縁膜１９および金属酸化膜１８を貫通する貫通孔を介して半導体膜１５に接続されている。

半導体膜１５のうち、ゲート電極１７と対向する領域は、トランジスタＴｒのチャネル領域１５ａであり、このチャネル領域１５ａに隣接してチャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂが設けられている。

基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。

ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２では、基板１１に近い位置から順にＵＣ膜１２ＡおよびＵＣ膜１２Ｂがこの順に積層されていてもよい。例えば、ＵＣ膜１２Ａは窒化シリコン（ＳｉＮ）膜、ＵＣ膜１２Ｂは酸化シリコン（ＳｉＯ）膜により構成されている。ＵＣ膜１２は、基板１１全面にわたって設けられている。

（保持容量Ｃｓ）
下部電極１３は、ＵＣ膜１２上の選択的な領域に設けられている。下部電極１３の一部は、上部電極１５Ｃから露出してコンタクト部１０に延在している。下部電極１３は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。下部電極１３は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。下部電極１３は、金属以外の導電性材料により構成されていてもよい。

第１絶縁膜１４は、下部電極１３と上部電極１５Ｃとの間に介在している。この第１絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ）等の無機絶縁膜により構成されている。

上部電極１５Ｃは、第１絶縁膜１４を間にして下部電極１３に対向している。後述するように、この上部電極１５Ｃは、例えば半導体膜１５と同一工程で形成されるものであり、半導体膜１５と同一の構成材料を含むとともに、半導体膜１５の低抵抗領域１５ｂと同一の厚みを有している。上部電極１５Ｃには、例えば低抵抗化された酸化物半導体材料を用いることができる。

（トランジスタＴｒ）
半導体膜１５は、第１絶縁膜１４上の選択的な領域に設けられている。半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体膜１５は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体膜１５の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体膜１５の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体膜１５の成膜に要する時間が短縮されるので、生産性を向上させることができる。

半導体膜１５の低抵抗領域１５ｂは、チャネル領域１５ａの両側に設けられている。一方の低抵抗領域１５ｂには、ソース・ドレイン電極２１が接続されている。他方の低抵抗領域１５ｂは、コンタクト部１０に延在し、ゲート配線１７Ｗを介して保持容量Ｃｓの下部電極１３に接続されている。

半導体膜１５とゲート電極１７との間に設けられた第２絶縁膜１６は、ゲート絶縁膜として機能するものである。この第２絶縁膜１６は、平面視でゲート電極１７と同一形状を有している。即ち、トランジスタＴｒは、セルフアライン構造を有する薄膜トランジスタである。第２絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。

第２絶縁膜１６上のゲート電極１７は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１７の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。

金属酸化膜１８は、例えば基板１１の全面に設けられ、ゲート電極１７およびゲート配線１７Ｗを覆うとともに、半導体膜１５の低抵抗領域１５ｂに接している。この金属酸化膜１８としては、例えば、酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いることができる。このような低抵抗領域１５ｂに接する金属酸化膜１８を設けることにより、低抵抗領域１５ｂの電気抵抗を安定して維持することができる。

層間絶縁膜１９は、例えば基板１１の全面に設けられている。層間絶縁膜１９は、例えば、金属酸化膜１８に近い位置から順に、層間絶縁膜１９Ａ，層間絶縁膜１９Ｂおよび層間絶縁膜１９Ｃがこの順に積層された積層膜により構成されている。層間絶縁膜１９Ａには、例えば酸化シリコン（ＳｉＯ）膜を用いることができる。層間絶縁膜１９Ａには、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。層間絶縁膜１９Ｂには、例えば酸化アルミニウム（ＡｌＯ）膜を用いることができる。層間絶縁膜１９Ｃには、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１９Ｃは、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１９Ｃには、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。

ソース・ドレイン電極２１は、トランジスタＴｒのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１７の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極２１としては、電気伝導性の良い材料が選択されることが望ましい。ソース・ドレイン電極２１は、例えば、厚み５０ｎｍのＴｉ、厚み５００ｎｍのＡｌＳｉおよび厚み５０ｎｍのＴｉがこの順に積層された構造を有している。

（コンタクト部１０）
図２を用いてコンタクト部１０の構成を説明する。図２（Ａ）はコンタクト部１０の平面構成、図２（Ｂ）はコンタクト部１０の断面構成をそれぞれ表している。コンタクト部１０には、配線の延在方向（トランジスタＴｒおよび保持容量Ｃｓの配列方向、図２ではＸ方向）に沿って、トランジスタＴｒに近い位置から順に、第１領域１０−１、第２領域１０−２および第３領域１０−３が互いに隣接して設けられている。第２領域１０−２および第３領域１０−３に接続孔Ｈが設けられている。第２領域１０−２で半導体膜１５とゲート配線１７Ｗとが接し、第３領域１０−３で下部電極１３とゲート配線１７Ｗとが接している。図２では、ＵＣ膜１２の図示を省略している。

第１領域１０−１は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体補助層２２、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第１領域１０−１では、半導体膜１５が第２絶縁膜１６に覆われている。詳細は後述するが、本実施の形態では、このような第１領域１０−１を設けることにより、半導体膜１５よりも上の層を形成する際の半導体膜１５への影響を抑え、コンタクトの安定性を高めることができる。

第１領域１０−１では、半導体膜１５上に第２絶縁膜１６およびゲート配線１７Ｗが設けられており、トランジスタに類似した特性を示すようにも思えるが、この第１領域１０−１の半導体膜１５は、導体として機能するようになっている。これは、半導体膜１５の少なくとも一部に低抵抗領域１５ｂが設けられており、この低抵抗領域１５ｂの高濃度キャリアが第１領域１０−１に拡散するためである。例えば、半導体膜１５は、第１領域１０−１に隣接する両側の領域（トランジスタＴｒ側の領域および第２領域１０−２）が低抵抗領域１５ｂとなっている。半導体膜１５は、コンタクト部１０のうち、第１領域１０−１および第２領域１０−２に設けられている。

本実施の形態では、この第１領域１０−１の半導体膜１５に接して、半導体補助層２２が設けられている。この半導体補助層２２は、第１領域１０−１を介したトランジスタＴｒと保持容量Ｃｓとの電気的な接続を補助するものである。具体的には、半導体補助層２２は、例えば、半導体膜１５に対してキャリア供与性を有しており、第１領域１０−１の半導体膜１５にキャリアを供給するようになっている。これにより、第１領域１０−１の半導体膜１５の導電性を高めることができる。あるいは、半導体補助層２２は、導電性を有していてもよい。これにより、第１領域１０−１では、この半導体補助層２２が導体として機能し、半導体補助層２２を介して電流が流れるようになる。

半導体補助層２２は、例えば、金属または低抵抗化された酸化物半導体等を含んでいる。具体的には、半導体補助層２２として、ＡｌＳｉ（アルミニウムシリコン合金），アルミニウム（Ａｌ），ＩＺＯまたはＩＴＯ等を用いることができる。半導体補助層２２を構成する酸化物半導体材料は、半導体膜１５を構成する酸化物半導体材料と異なる材料を含み、あるいは、異なる組成を有している。ウェットエッチング可能な材料を用いて半導体補助層２２を構成することにより、半導体補助層２２を形成する際の第１絶縁膜１４への影響を抑えることが可能となる。半導体補助層２２の厚みは、例えば５ｎｍ〜２５ｎｍ程度である。このようなキャリア供与性または導電性を有する半導体補助層２２を設けることにより、仮に、半導体膜１５の低抵抗領域１５ｂから第１領域１０−１へのキャリアの拡散（キャリアの染み出し）が十分でない場合にも、第１領域１０−１を介した電気的な接続が維持される。

半導体補助層２２は、例えば、第１絶縁膜１４と半導体膜１５との間に設けられ、半導体膜１５の下面（基板１１側の面）に接している。半導体補助層２２は、第１領域１０−１よりも広い領域にわたって設けられていることが好ましい。半導体補助層２２は、例えば、第１領域１０−１から、第１領域１０−１に隣接する両側の領域（トランジスタＴｒ側の領域および第２領域１０−２）に拡幅して設けられている。半導体補助層２２は、より広い領域にわたって設けるようにしてもよく、半導体補助層２２が、例えば、チャネル領域１５ａ以外の全ての領域の半導体膜１５に接して設けられていてもよい。

半導体膜１５の上面に接する第２絶縁膜１６は、コンタクト部１０のうち、第１領域１０−１のみに設けられている。換言すれば、この第２絶縁膜１６が設けられた領域が第１領域１０−１である。第１領域１０−１の第２絶縁膜１６は、トランジスタＴｒの第２絶縁膜１６と同一工程で形成されるものである。即ち、トランジスタＴｒの第２絶縁膜１６（ゲート絶縁膜）と同一材料により構成され、同一の厚みを有している。

ゲート配線１７Ｗは、コンタクト部１０の第１領域１０−１、第２領域１０−２および第３領域１０−３にわたって設けられており、第１領域１０−１のゲート配線１７Ｗの端面は、第２絶縁膜１６の端面と、平面視で同じ位置に設けられている。ゲート配線１７Ｗは、トランジスタＴｒのゲート電極１７と同一工程で形成されるものである。即ち、トランジスタＴｒのゲート電極１７と同一材料により構成され、同一の厚みを有している。

第２領域１０−２は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体膜１５およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第２領域１０−２では、第２絶縁膜１６に設けられた接続孔Ｈにより、半導体膜１５の上面にゲート配線１７Ｗが接している。第２領域１０−２の半導体膜１５の下面に接して半導体補助層２２が設けられていてもよい。

第３領域１０−３は、基板１１上に、ＵＣ膜１２、下部電極１３およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第３領域１０−３では、第１絶縁膜１４および第２絶縁膜１６に設けられた接続孔Ｈにより、下部電極１３とゲート配線１７Ｗとが接している。下部電極１３は、例えば第３領域１０−３から第２領域１０−２の一部に延在しているが、第２領域１０−２では、下部電極１３と半導体膜１５との間に第１絶縁膜１４が設けられている。

下部電極１３、半導体膜１５およびゲート配線１７Ｗの幅（Ｙ方向の大きさ、配線幅Ｗ₁₀）は、例えば５μｍ以下である。配線幅Ｗ₁₀は、電流の流れに直交する方向の下部電極１３、半導体膜１５およびゲート配線１７Ｗの大きさを表す。接続孔Ｈの幅（Ｙ方向の大きさ、幅Ｗ_H）は、例えば３μｍである。接続孔Ｈの長さ（Ｘ方向の大きさ、長さＬ₂₊₃）は、例えば４μｍである。幅Ｗ_Hは、電流の流れに直交する方向の接続孔Ｈの大きさ、長さＬ₂₊₃は、電流の流れに平行な方向の接続孔Ｈの大きさをそれぞれ表す。

図３に示したように、接続孔Ｈの幅Ｗ_Hが、配線幅Ｗ₁₀よりも大きくなっていてもよい。後述するように、半導体装置１では、コンタクト部１０において半導体膜１５の膜減りが抑えられるので、接続孔Ｈの幅Ｗ_Hが、配線幅Ｗ₁₀よりも大きくなっていても、安定的に半導体膜１５と下部電極１３とを接続することができる。したがって、本技術は、小さい配線幅Ｗ₁₀を有する高精細な半導体装置に好適に用いることができる。

例えば、コンタクト部１０以外の領域にもゲート配線１７Ｗが設けられていてもよい。このゲート配線１７Ｗと第１絶縁膜１４との間には、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６が設けられている。

［製造方法］
上記のような半導体装置１は、例えば次のようにして製造することができる（図４Ａ〜図５Ｂ）。

まず、図４Ａに示したように、基板１１上に、ＵＣ膜１２、下部電極１３および第１絶縁膜１４をこの順に形成する。具体的には、例えば以下のようにして形成する。まず、基板１１の全面にＵＣ膜１２を形成する。ＵＣ膜１２は、例えば、基板１１上に、厚み５０ｎｍの窒化シリコン（ＳｉＮ）膜および厚み１００ｎｍの酸化シリコン（ＳｉＯ）をこの順にＣＶＤ（Chemical Vapor Deposition）法を用いて成膜することにより形成する。次いで、このＵＣ膜１２上に、例えばスパッタ法を用いてチタン（Ｔｉ）膜を成膜し、このチタン膜をフォトリソグラフィおよびドライエッチングを用いて所定の形状にパターニングする。これにより、下部電極１３が形成される。続いて、下部電極１３を覆うようにして、基板１１の全面に、厚み１００ｎｍの酸化シリコン（ＳｉＯ）を、ＣＶＤ法を用いて成膜し、第１絶縁膜１４を形成する。

第１絶縁膜１４を形成した後、図４Ｂに示したように、半導体補助層２２を形成する。半導体補助層２２は、例えば、以下のようにして形成する。まず、例えば、スパッタ法を用いてＡｌＳｉを第１絶縁膜１４上の全面に成膜した後、これをフォトリソグラフィおよびウェットエッチングを用いて所定の形状にパターニングする。これにより、第１絶縁膜１４上の選択的な領域（第１領域１０−１を含む領域）に、半導体補助層２２が形成される。半導体補助層２２を形成する際には、ウェットエッチングを用いることが好ましい。ウェットエッチングを用いることにより、半導体補助層２２の下層の第１絶縁膜１４への影響を抑えることができる。

次に、図４Ｃに示したように、半導体膜１５および第２絶縁膜１６をこの順に形成する。具体的には、例えば以下のようにして形成する。まず、基板１１の全面に、例えば酸化物半導体材料を例えばスパッタ法等により成膜した後、この酸化物半導体材料を例えばフォトリソグラフィおよびウェットエッチングを用いて、所定の形状にパターニングする。次いで、レジストを剥離し、アニールを行う。これにより、半導体補助層２２上および第１絶縁膜１４上に半導体膜１５を形成する。その後、半導体膜１５を覆うように、基板１１の全面に、例えばＣＶＤ法を用いて厚み２００ｎｍの酸化シリコン（ＳｉＯ）を成膜する。これにより、第２絶縁膜１６が形成される。

第２絶縁膜１６を形成した後、図４Ｄに示したように、第２領域１０−２および第３領域１０−３の第２絶縁膜１６と、第３領域１０−３の第１絶縁膜１４とを選択的に除去し、接続孔Ｈを形成する。接続孔Ｈは、例えばフォトリソグラフィおよびドライエッチングを用いて形成する。このとき、第２領域１０−２の半導体膜１５がドライエッチングに晒され、第２領域１０−２に低抵抗領域１５ｂが形成される。

接続孔Ｈを形成した後、基板１１の全面に例えば金属材料からなる導電膜１７Ａを成膜する。続いて、この導電膜１７Ａ上に所定のパターンを有するフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を形成する（図４Ｅ）。フォトレジストＰｒ１は、トランジスタＴｒのゲート電極１７および第２絶縁膜１６を形成するためのものである。フォトレジストＰｒ２は、コンタクト部１０のゲート配線１７Ｗおよび第２絶縁膜１６（第１領域１０−１）を形成するためのものである。フォトレジストＰｒ３は、コンタクト部１０以外の領域のゲート配線１７Ｗおよび第２絶縁膜１６を形成するためのものである。

このフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを連続して行う（図５Ａ，図５Ｂ）。図５Ａに示したように、まず、導電膜１７Ａを、ドライエッチングを用いてパターニングし、ゲート電極１７およびゲート配線１７Ｗを形成する。本実施の形態では、このとき、第１領域１０−１の半導体膜１５が第２絶縁膜１６により覆われているので、半導体膜１５がドライエッチングに晒されない。したがって、第１領域１０−１の半導体膜１５は膜減りせず、所定の厚みで存在する。ゲート電極１７およびゲート配線１７Ｗを形成した後、続けて第２絶縁膜１６のパターニングを行う。これにより、平面視でゲート電極１７と同一形状の第２絶縁膜１６と、第１領域１０−１の第２絶縁膜１６と、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６とが形成される。このとき、半導体膜１５の第２絶縁膜１６から露出した領域が、ドライエッチングにより低抵抗化され、トランジスタＴｒの低抵抗領域１５ｂおよび保持容量Ｃｓの上部電極１５Ｃが形成される。

この後、基板１１の全面に、金属酸化膜１８および層間絶縁膜１９を形成する。具体的には、例えば以下のようにして形成する。まず、例えば、スパッタ法を用いて、厚み１０ｎｍの酸化アルミニウム（ＡｌＯ）膜、厚み１００ｎｍの酸化シリコン（ＳｉＯ）膜および厚み５０ｎｍの酸化アルミニウム膜をこの順に成膜する。これにより、金属酸化膜１８および層間絶縁膜１９Ａ，１９Ｂが形成される。この後、フォトリソグラフィおよびドライエッチングを用いて、層間絶縁膜１９Ａ，１９Ｂに貫通孔を形成する。この貫通孔は、ソース・ドレイン電極２１を半導体膜１５に接続するためのものである。続いて、層間絶縁膜１９Ｂ上に、例えば、ポリイミドを成膜した後、フォトリソグライ、アニール処理およびドライエッチングを行う。これにより層間絶縁膜１９Ｃが形成される。この層間絶縁膜１９Ｃおよび金属酸化膜１８には、ドライエッチングにより貫通孔が形成されている。この貫通孔は、層間絶縁膜１９Ａ，１９Ｂの貫通孔に連通している。最後に、層間絶縁膜１９上に、ソース・ドレイン電極２１を形成することにより、図１に示した半導体装置１が完成する。

半導体装置１の製造では、半導体材料を成膜した後の全ての工程を４００℃以下で行うことが好ましい。これにより、半導体膜１５の酸素欠損、水素拡散または稼働イオンによって引き起こされる特性の低下を抑えることができる。

［作用、効果］
本実施の形態の半導体装置１では、ゲート電極１７に閾値電圧以上のオン電圧が印加されると、半導体膜１５のチャネル領域１５ａが活性化される。これにより、一対の低抵抗領域１５ｂ間に電流が流れる。これに応じて、コンタクト部１０では、ゲート配線１７Ｗを介して、半導体膜１５から下部電極１３に電流が流れ保持容量Ｃｓに電荷が保持される。

本実施の形態の半導体装置１では、コンタクト部１０に、半導体膜１５上に第２絶縁膜１６を有する第１領域１０−１が設けられているので、半導体膜１５よりも上層を形成する際の半導体膜１５への影響が抑えられる。以下、これについて比較例を用いて説明する。

図６は、比較例にかかる半導体装置（半導体装置１０１）の模式的な断面構成を表したものである。この半導体装置１０１のコンタクト部（コンタクト部１００）は、隣接して第２領域（第２領域１００−２）と第３領域（第３領域１００−３）とを有している。第２領域１００−２ではゲート配線１７Ｗと半導体膜１５とが接し、第３領域１００−３ではゲート配線１７Ｗと下部電極１３とが接している。第２領域１００−２とゲート電極１７との間の領域では、半導体膜１５上の第２絶縁膜１６が除去されている。即ち、コンタクト部１００には第１領域（例えば図２の第１領域１０−１）が設けられていない。

このような半導体装置１０１は、例えば以下のようにして形成する（図７Ａ〜図７Ｃ）。

まず、半導体装置１で説明したのと同様にして、基板１１上にＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６および導電膜１７Ａを形成する。

次いで、導電膜１７Ａ上に、所定のパターンを有するフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ１０３を形成する（図７Ａ）。フォトレジストＰｒ１０２は、コンタクト部１０２のゲート配線１７Ｗを形成するためのものである。このフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ１０３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを行う（図７Ｂ，図７Ｃ）。

導電膜１７Ａのエッチングを行う際に、第１領域の設けられていない半導体装置１０１では、図７Ｂに示したように、第２領域１００−２に隣接する領域（第３領域１００−３と反対側に隣接する領域）の半導体膜１５が第２絶縁膜１６から露出する（露出領域１５ｄ）。この露出領域１５ｄの半導体膜１５は、第２絶縁膜１６に保護されず、エッチングに晒される。

図８は、このようにして形成されたコンタクト部１００近傍の構成を表している。図８（Ａ）は、コンタクト部１００と露出領域１５ｄの平面構成、図８（Ｂ）はその断面構成をそれぞれ表している。このように、露出領域１５ｄの半導体膜１５は、膜減りし、消失するおそれがある。露出領域１５ｄの半導体膜１５が膜減り、あるいは消失すると、この露出領域１５ｄを避けて電流が流れるので、半導体膜１５の抵抗が上昇し、半導体膜１５と下部電極１３との接続が不安定になる。

これに対し、半導体装置１ではコンタクト部１０に、第１領域１０−１が設けられているので、半導体膜１５に露出領域（例えば、図８の露出領域１５ｄ）が形成されず、半導体膜１５は第２絶縁膜１６に保護される。これにより、半導体膜１５の膜減りや消失が抑えられ、半導体膜１５の面内均一性が維持される。ひいては、電気的に安定して半導体膜１５と下部電極１３とが接続される。したがって、薄い半導体膜１５により、優れたトランジスタ特性および高い生産性を実現するとともに、半導体膜１５と下部電極１３とを電気的に安定して接続することができる。

また、半導体装置１では、第１領域１０−１の半導体膜１５に接して半導体補助層２２が設けられているので、第１領域１０−１を介した電気的な接続を、より安定して維持することができる。以下、この作用効果について説明する。

上述のように、第１領域１０−１では、半導体膜１５上に第２絶縁膜１６およびゲート配線１７Ｗが積層されている。この第１領域１０−１は、トランジスタに類似した特性を示すように思えるが、隣接する低抵抗領域１５ｂから第１領域１０−１に高濃度キャリアが拡散するので、第１領域１０−１の半導体膜１５も、導電体として機能するようになっている。

つまり、第１領域１０−１の半導体膜１５の導電性は、低抵抗領域１５ｂからの高濃度キャリアの拡散に依存しており、キャリアの拡散が不十分な場合、半導体膜１５が導電体として十分に機能しなくなるおそれがある。例えば、半導体膜１５の膜質を高めると、半導体装置１の信頼性を向上させることが可能となるが、キャリアの拡散が十分になされなくなるおそれがある。

ここで、本実施の形態の半導体装置１では、第１領域１０−１の半導体膜１５に接して半導体補助層２２が設けられている。この半導体補助層２２は、第１領域１０−１を介した電気的な接続を補助するものである。例えば、半導体補助層２２は、第１領域１０−１の半導体膜１５にキャリアを供給して半導体膜１５の導電性を高める。あるいは、半導体補助層２２は、第１領域１０−１の導体として機能する。したがって、仮に、半導体膜１５の低抵抗領域１５ｂから第１領域１０−１へのキャリアの拡散が十分でない場合にも、第１領域１０−１を介した、トランジスタＴｒと保持容量Ｃｓとの電気的な接続が維持される。

図９は、第１領域１０−１に半導体補助層２２を有する半導体装置１のコンタクト抵抗を表したものである。図９では、このコンタクト抵抗と、半導体補助層２２を有しない反半導体装置のコンタクト抵抗とを比較して表している。第１領域１０−１に半導体補助層２２を設けることにより、コンタクト抵抗が１．０×１０³Ω/個よりも低くなることが確認できた。また、半導体補助層２２の厚みを大きくすることにより、コンタクト抵抗のばらつきを抑えることができる。

更に、第１領域１０−１のＸ方向の長さＬ１が大きい場合であっても、第１領域１０−１に半導体補助層２２を設けることにより、第１領域１０−１を介した電気的な接続が維持される。したがって、第１領域１０−１に半導体補助層２２を設けることにより、設計の自由度を高めることができる。

以上説明したように本実施の形態では、第１領域１０−１のゲート配線１７Ｗと半導体膜１５との間に第２絶縁膜１６を設けるようにしたので、半導体膜１５の膜減り等を抑え、半導体膜１５と下部電極１３とを安定的に接続することができる。よって、コンタクト部１０の安定性を高めることができる。

また、第１領域１０−１の半導体膜１５に接して半導体補助層２２を設けるようにしたので、第１領域１０−１を介したトランジスタＴｒと保持容量Ｃｓとの電気的な接続を安定して維持することができる。よって、コンタクト部１０の安定性をより高めることができる。

＜適用例１：表示装置および撮像装置＞
上記実施の形態において説明した半導体装置１は、例えば表示装置（後述の図１０の表示装置２Ａ）および撮像装置（後述の図１１の撮像装置２Ｂ）等の駆動回路に用いることができる。

図１０は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。

タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置が用いられる。

図１１は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。

タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置が用いられる。

＜適用例１：電子機器＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図１２に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。

電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。

以上、実施の形態および適用例を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。

また、上記実施の形態等では、コンタクト部１０が、トランジスタＴｒと保持容量Ｃｓとを接続する場合を例に挙げて説明したが、コンタクト部１０は、その他の素子間に適用させることも可能である。

また、上記実施の形態等では、半導体補助層２２が半導体膜１５の下面に接する場合について説明したが、半導体補助層２２は半導体膜１５の上面に接していてもよい。

上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。

尚、本技術は以下のような構成を取ることも可能である。
（１）
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
少なくとも一部に低抵抗領域を有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜と、
少なくとも前記第１領域の前記半導体膜に接して設けられ、前記第１領域を介した電気的な接続を補助する半導体補助層と
を備えた半導体装置。
（２）
前記半導体補助層は、前記半導体膜に対してキャリア供与性を有する
前記（１）に記載の半導体装置。
（３）
前記半導体補助層は導電性を有する
前記（１）に記載の半導体装置。
（４）
前記半導体補助層は、金属または酸化物半導体を含む
前記（１）ないし（３）のうちいずれか１つに記載の半導体装置。
（５）
前記半導体補助層は、前記半導体膜と前記基板との間に設けられている
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
更に、トランジスタを有し、
前記半導体膜には、前記トランジスタのチャネル領域が設けられている
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
前記（６）に記載の半導体装置。
（８）
前記ゲート絶縁膜は、前記絶縁膜と同一の構成材料を含むとともに、前記絶縁膜と同一の厚みを有し、
前記ゲート電極は、前記第１配線と同一の構成材料を含むとともに、前記第１配線と同一の厚みを有する
前記（７）に記載の半導体装置。
（９）
更に、保持容量を有し、
前記第２配線は、前記保持容量の一方の電極を構成する
前記（１）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
前記半導体膜は酸化物半導体材料を含む
前記（１）ないし（９）のうちいずれか１つに記載の半導体装置。
（１１）
前記半導体膜は、前記第１領域に隣接する領域に前記低抵抗領域を有している
前記（１）ないし（１０）のうちいずれか１つに記載の半導体装置。
（１２）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
少なくとも一部に低抵抗領域を有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜と、
少なくとも前記第１領域の前記半導体膜に接して設けられ、前記第１領域を介した電気的な接続を補助する半導体補助層とを含む
表示装置。

１…半導体装置、Ｔｒ…トランジスタ、Ｃｓ…保持容量、１０…コンタクト部、１０−１…第１領域、１０−２…第２領域、１０−３…第３領域、１１…基板、１２，１２Ａ，１２Ｂ…ＵＣ膜、１３…下部電極、１４…第１絶縁膜、１５…半導体膜、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１５Ｃ…上部電極、１６…第２絶縁膜、１７…ゲート電極、１７Ｗ…ゲート配線、１８…金属酸化膜、１９，１９Ａ，１９Ｂ，１９Ｃ…層間絶縁膜、２１…ソース・ドレイン電極、２２…半導体補助層、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部。

半導体装置１の製造では、半導体材料を成膜した後の全ての工程を４００℃以下で行うことが好ましい。これにより、半導体膜１５の酸素欠損、水素拡散または可動イオンによって引き起こされる特性の低下を抑えることができる。

次いで、導電膜１７Ａ上に、所定のパターンを有するフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ１０３を形成する（図７Ａ）。フォトレジストＰｒ１０２は、コンタクト部１００のゲート配線１７Ｗを形成するためのものである。このフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ１０３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを行う（図７Ｂ，図７Ｃ）。

図９は、第１領域１０−１に半導体補助層２２を有する半導体装置１のコンタクト抵抗を表したものである。図９では、このコンタクト抵抗と、半導体補助層２２を有しない半導体装置のコンタクト抵抗とを比較して表している。第１領域１０−１に半導体補助層２２を設けることにより、コンタクト抵抗が１．０×１０³Ω/個よりも低くなることが確認できた。また、半導体補助層２２の厚みを大きくすることにより、コンタクト抵抗のばらつきを抑えることができる。

Claims (12)

1. 所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
   前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
   少なくとも一部に低抵抗領域を有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
   前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
   前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜と、
   少なくとも前記第１領域の前記半導体膜に接して設けられ、前記第１領域を介した電気的な接続を補助する半導体補助層と
   を備えた半導体装置。
2. 前記半導体補助層は、前記半導体膜に対してキャリア供与性を有する
   請求項１に記載の半導体装置。
3. 前記半導体補助層は導電性を有する
   請求項１に記載の半導体装置。
4. 前記半導体補助層は、金属または酸化物半導体を含む
   請求項１に記載の半導体装置。
5. 前記半導体補助層は、前記半導体膜と前記基板との間に設けられている
   請求項１に記載の半導体装置。
6. 更に、トランジスタを有し、
   前記半導体膜には、前記トランジスタのチャネル領域が設けられている
   請求項１に記載の半導体装置。
7. 前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
   請求項６に記載の半導体装置。
8. 前記ゲート絶縁膜は、前記絶縁膜と同一の構成材料を含むとともに、前記絶縁膜と同一の厚みを有し、
   前記ゲート電極は、前記第１配線と同一の構成材料を含むとともに、前記第１配線と同一の厚みを有する
   請求項７に記載の半導体装置。
9. 更に、保持容量を有し、
   前記第２配線は、前記保持容量の一方の電極を構成する
   請求項１に記載の半導体装置。
10. 前記半導体膜は酸化物半導体材料を含む
    請求項１に記載の半導体装置。
11. 前記半導体膜は、前記第１領域に隣接する領域に前記低抵抗領域を有している
    請求項１に記載の半導体装置。
12. 表示素子および前記表示素子を駆動する半導体装置を備え、
    前記半導体装置は、
    所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
    前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
    少なくとも一部に低抵抗領域を有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
    前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
    前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜と、
    少なくとも前記第１領域の前記半導体膜に接して設けられ、前記第１領域を介した電気的な接続を補助する半導体補助層とを含む
    表示装置。

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