JP2018093082A - 半導体装置、半導体装置の製造方法および表示装置 - Google Patents

半導体装置、半導体装置の製造方法および表示装置 Download PDF

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Abstract

【課題】特性を均一化するとともに、信頼性を向上させることが可能な半導体装置、半導体装置の製造方法、および表示装置を提供する。
【解決手段】
基板と、前記基板上に多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、前記基板上に酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタとを備えた半導体装置。
【選択図】図２

Description

本技術は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有する半導体装置とその製造方法、およびこの半導体装置を用いた表示装置に関する。
ＴＦＴを有する半導体装置は、例えば、表示装置等の駆動回路として用いられる（例えば、特許文献１）。
特開２０１０−１６１３８２号公報
このような半導体装置では、複数のＴＦＴ間での特性のバラツキを抑えて特性を均一化するとともに、信頼性を向上させることが望まれている。
特性を均一化するとともに、信頼性を向上させることが可能な半導体装置、半導体装置の製造方法、および表示装置を提供することが望ましい。
本技術の一実施の形態に係る半導体装置は、基板と、基板上に多結晶シリコンを含む第１半導体層と、第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、基板上に酸化物半導体を含む第２半導体層と、第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタとを備えたものである。
本技術の一実施の形態に係る表示装置は、半導体装置と、半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、半導体装置は、基板と、基板上に多結晶シリコンを含む第１半導体層と、第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、基板上に酸化物半導体を含む第２半導体層と、第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタとを含むものである。
本技術の一実施の形態に係る半導体装置および表示装置では、第１トランジスタの第１半導体層は、多結晶シリコンを含み、第２トランジスタの第２半導体層は、酸化物半導体を含んでいる。これにより、全てのトランジスタの半導体層を多結晶シリコンにより構成する場合に比べて、特性のバラツキが抑えられる。また、全てのトランジスタの半導体層を酸化物半導体により構成する場合に比べて、特性の劣化を抑えられる。
本技術の一実施の形態に係る半導体装置の製造方法は、基板上に、多結晶シリコンを含む第１半導体層と、第１半導体層に対向する第１ゲート電極とをこの順に設け、第１トランジスタを形成し、基板上に、酸化物半導体を含む第２半導体層と、第２半導体層に対向する第２ゲート電極とをこの順に設け、第２トランジスタを形成するものである。
本技術の一実施の形態に係る半導体装置の製造方法では、第１トランジスタの第１半導体層は、多結晶シリコンを含むように形成し、第２トランジスタの第２半導体層は、酸化物半導体を含むように形成する。これにより、全てのトランジスタの半導体層を多結晶シリコンにより形成する場合に比べて、特性のバラツキが抑えられる。また、全てのトランジスタの半導体層を酸化物半導体により形成する場合に比べて、特性の劣化を抑えられる。
本技術の一実施の形態に係る半導体装置、半導体装置の製造方法および表示装置によれば、第１トランジスタの第１半導体層は、多結晶シリコンを含み、第２トランジスタの第２半導体層は、酸化物半導体を含んでいる。よって、特性を均一化するとともに、信頼性を向上させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本技術の一実施の形態に係る表示装置の概略構成を表す断面模式図である。 図１に示した半導体装置の構成を表す断面図である。 図１に示した表示装置の画素回路の構成を表す図である。 図２に示した第１トランジスタおよび第２トランジスタの製造方法の一工程を表す断面模式図である。 図２に示した保持容量の製造方法の一工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図５Ａに続く工程を表す断面模式図である。 図５Ｂに続く工程を表す断面模式図である。 図６Ａに続く工程を表す断面模式図である。 図６Ｂに続く工程を表す断面模式図である。 図７Ａに続く工程を表す断面模式図である。 図７Ｂに続く工程を表す断面模式図である。 図８Ａに続く工程を表す断面模式図である。 図８Ｂに続く工程を表す断面模式図である。 図９Ａに続く工程を表す断面模式図である。 図９Ｂに続く工程を表す断面模式図である。 図９Ａに続く工程の一例を表す断面模式図である。 変形例１に係る画素回路の構成を表す図である。 変形例２に係る画素回路の構成を表す図である。 変形例３に係る半導体装置の構成を表す断面図である。 図１４に示した半導体装置の回路構成を表す図である。 表示装置の機能構成を表すブロック図である。 撮像装置の構成を表すブロック図である。 電子機器の構成を表すブロック図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（画素回路に第１トランジスタおよび第２トランジスタを有する表示装置）
２．変形例１（第１トランジスタを駆動トランジスタ、第２トランジスタを書き込みトランジスタに用いる例）
３．変形例２（画素回路が３Ｔｒ１Ｃで構成される例）
４．変形例３（インバータを有する例）
５．表示装置の機能構成例
６．撮像装置の例
７．電子機器の例
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る表示装置（表示装置１）の断面構成を模式的に表したものである。表示装置１は、例えば有機電界発光（ＥＬ：Electro-Luminescence）装置であり、半導体装置１０上に表示素子層２０を備えたものである。表示素子層２０は、複数の画素を含んでおり、この複数の画素の画素回路が半導体装置１０に設けられている。
図２は、半導体装置１０の構成を表している。半導体装置１０は、基板１１上に第１トランジスタＴｒ１、第２トランジスタＴｒ２および保持容量Ｃｓを有するものである。第１トランジスタＴｒ１および第２トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型またはｐチャネルＭＯＳ型のＴＦＴである。
第１トランジスタＴｒ１は、基板１１上に、ＵＣ（Under Coat）膜１２を介して設けられた第１半導体層１３と、第１絶縁膜１４を介して、第１半導体層１３に対向する第１ゲート電極１５とをこの順に有している。即ち、第１トランジスタＴｒ１は、トップゲート型のＴＦＴである。第１ゲート電極１５は、第２絶縁膜１６に覆われている。第１半導体層１３には、第１ソース・ドレイン電極１９Ａ，１９Ｂが電気的に接続されている。
第２トランジスタＴｒ２は、第２絶縁膜１６上に、第２半導体層１７と、第３絶縁膜１８を介して第２半導体層１７に対向する第２ゲート電極１９とをこの順に有している。即ち、第２トランジスタＴｒ２は、トップゲート型のＴＦＴである。第２ゲート電極１９は、層間絶縁膜２１に覆われている。第２半導体層１７には、第２ソース・ドレイン電極２２Ａ，２２Ｂが電気的に接続されている。
保持容量Ｃｓは、ＵＣ膜１２上に、第１電極１３Ｌ、第２電極１５Ｕおよび第３電極１９Ｕをこの順に有しており、第３電極１９Ｕは第１電極１３Ｌに電気的に接続されている。これら第１電極１３Ｌ、第２電極１５Ｕおよび第３電極１９Ｕは、平面視で互いに重なる部分を有している。即ち、保持容量Ｃｓは、電気的に接続された第１電極１３Ｌと第３電極１９Ｕとの間に、第２電極１５Ｕが挟持されたスタック構造の容量素子である。第１電極１３Ｌと第２電極１５Ｕとの間には、第１絶縁膜１４が設けられており、第２電極１５Ｕと第３電極１９Ｕとの間には、第２絶縁膜１６および第３絶縁膜１８が設けられている。第３電極１９Ｕは、層間絶縁膜２１に覆われている。
基板１１は、例えばガラス，石英，シリコン，樹脂材料または金属板等により構成されている。樹脂材料としては、例えばＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などが挙げられる。
ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ2）膜等の絶縁材料により構成されている。複数の膜を積層してＵＣ膜１２を構成するようにしてもよい。ＵＣ膜１２の厚みは、例えば３００ｎｍ程度である。例えば、基板１１上に厚み１５０ｎｍの窒化シリコン膜および厚み１５０ｎｍの酸化シリコン膜をこの順に積層させてＵＣ膜１２を構成するようにしてもよい。ＵＣ膜１２は、基板１１全面にわたって設けられている。
（第１トランジスタＴｒ１）
第１半導体層１３は、ＵＣ膜１２上の選択的な領域に設けられている。第１半導体層１３は、多結晶シリコン（Poly-silicon）により構成されており、低温多結晶シリコン（ＬＴＰＳ:Low-Temperature poly-silicon）により構成されていることが望ましい。第１半導体層１３の厚みは例えば５０ｎｍである。
第１半導体層１３には、平面視で第１ゲート電極１５に重なるチャネル領域１３ａとチャネル領域１３ａに隣接した低抵抗領域１３ｂとが設けられている。低抵抗領域１３ｂは、チャネル領域１３ａの両側に設けられており、チャネル領域１３ａよりも低い電気抵抗を有している。低抵抗領域１３ｂには、例えばリン（Ｐ）などのｎ型不純物がドーピングされている。
第１半導体層１３と第１ゲート電極１５との間の第１絶縁膜１４は、第１トランジスタＴｒ１のゲート絶縁膜として機能する。この第１絶縁膜１４は、例えば基板１１の全面にわたって設けられ、第１半導体層１３を覆うとともに、ＵＣ膜１２上にも設けられている。第１絶縁膜１４は、例えば厚み１００ｎｍ程度の酸化シリコン（ＳｉＯ2）膜により構成されている。
第１ゲート電極１５は、第１絶縁膜１４上の、第１半導体層１３に対向する位置に設けられている。第１ゲート電極１５は、ゲート電圧が印加されることで第１半導体層１３中の電子密度を制御する役割を有している。第１ゲート電極１５は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。第１ゲート電極１５は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。第１ゲート電極１５は、例えば厚み３００ｎｍ程度のタングステンおよびモリブデンの合金（ＭｏＷ）により構成されている。
第２絶縁膜１６は、例えば基板１１の全面にわたって設けられており、第１ゲート電極１５を覆うとともに、第１絶縁膜１４上にも設けられている。この第２絶縁膜１６は、第１ゲート電極１５に起因した段差を覆って、平坦化する機能を有している。第２絶縁膜１６は、基板１１側から第２半導体層１７への有害物質の侵入を防ぐ役割も担っており、これにより第２トランジスタＴｒ２の信頼性を向上させることができる。第２絶縁膜１６は、第１絶縁膜１４に近い位置の窒化シリコン（ＳｉＮ）膜と、この窒化シリコン膜を覆う酸化シリコン（ＳｉＯ2）膜との積層膜により構成することが好ましい。このとき、例えば窒化シリコン膜の厚みは１５０ｎｍであり、酸化シリコン膜の厚みは１００ｎｍである。窒化シリコン膜は、カバレッジ（段差被覆性）に優れているので、窒化シリコン膜を含む第２絶縁膜１６には第１ゲート電極１５の段差に起因したクラック等が発生しにくい。また、窒化シリコン膜は水素（Ｈ）を含んでおり、この水素が、第２半導体層１７中の欠陥をターミネイト（終端）する。
第２絶縁膜１６と一対の第１ソース・ドレイン電極１９Ａ，１９Ｂ各々との間には、第３絶縁膜１８が設けられている。第１ソース・ドレイン電極１９Ａ，１９Ｂは、第３絶縁膜１８、第２絶縁膜１６および第１絶縁膜１４に設けられた接続孔（後述の図８Ａの接続孔Ｈ１，Ｈ２）を介して第１半導体層１３の低抵抗領域１３ｂに電気的に接続されている。第１ソース・ドレイン電極１９Ａ，１９Ｂは、その下層の第３絶縁膜１８と同一の平面形状を有している。第１ソース・ドレイン電極１９Ａ，１９Ｂは、例えば第１ゲート電極１５の直上の領域を回避して設けられていることが好ましい。これにより、第１ゲート電極１５と第１ソース・ドレイン電極１９Ａ，１９Ｂとの交差領域に形成される寄生容量を低減することができる。
第１ソース・ドレイン電極１９Ａ，１９Ｂは、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。第１ソース・ドレイン電極１９Ａ，１９Ｂは、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。第１ソース・ドレイン電極１９Ａ，１９Ｂは、例えば第３絶縁膜１８上に、厚み５０ｎｍ程度のチタン、厚み３００ｎｍ程度のアルミニウムおよび厚み５０ｎｍ程度のチタンをこの順に重ねた積層膜により構成されている。
（第２トランジスタＴｒ２）
第２半導体層１７は、第２絶縁膜１６上の選択的な領域に設けられている。第２半導体層１７には、平面視で第２ゲート電極１９に重なるチャネル領域１７ａと、このチャネル領域１７ａに隣接した低抵抗領域１７ｂとが設けられている。
第２半導体層１７は、酸化物半導体を含んで構成されている。ここで、酸化物半導体とは、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ）およびスズ（Ｓｎ）等の元素と、酸素とを含む化合物である。第２半導体層１７は、非晶質の酸化物半導体により構成されていてもよく、結晶性の酸化物半導体により構成されていてもよい。非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（ＩＧＺＯ）が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。第２半導体層１７の厚みは、例えば３０ｎｍ程度である。
第２半導体層１７の低抵抗領域１７ｂは、チャネル領域１７ａよりも電気抵抗の低い領域であり、チャネル領域１７ａに隣接して、チャネル領域１７ａの両側に設けられている。例えば、第２半導体層１７のうち、チャネル領域１７ａ以外の部分が低抵抗領域１７ｂとなっている。
第２半導体層１７と第２ゲート電極１９との間の第３絶縁膜１８は、第２トランジスタＴｒ２のゲート絶縁膜として機能する。この第３絶縁膜１８の平面形状は、第２ゲート電極１９の平面形状と同じであり、第３絶縁膜１８と第２ゲート電極１９とは平面視で重なるように設けられている。即ち、第２トランジスタＴｒ２は、セルフアライン（自己整合）型の素子構造を有している。第３絶縁膜１８は、例えば、酸化シリコン（ＳｉＯ2）膜，窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜等を含む単層膜または積層膜により構成されている。第３絶縁膜１８の厚みは、例えば２００ｎｍ程度である。
第３絶縁膜１８上の第２ゲート電極１９は、第３絶縁膜１８を間にして、第２半導体層１７のチャネル領域１７ａに対向している。この第２ゲート電極１９は、ゲート電圧が印加されることでチャネル領域１７ａ中の電子密度を制御する役割を有している。後述するように、この第２ゲート電極１９は、第１トランジスタＴｒ１の第１ソース・ドレイン電極１９Ａ，１９Ｂと同一工程で形成される。したがって、第２ゲート電極１９は、第１ソース・ドレイン電極１９Ａ，１９Ｂと同一の構成材料からなり、第１ソース・ドレイン電極１９Ａ，１９Ｂと同一の厚みを有している。
第２ゲート電極１９および第１ソース・ドレイン電極１９Ａ，１９Ｂは、層間絶縁膜２１により覆われている。層間絶縁膜２１は、例えば感光性を有する材料により構成されている。具体的には、層間絶縁膜２１は基板１１に近い位置から、金属酸化膜（後述の図１１の金属酸化膜２３）、無機絶縁膜および有機樹脂膜を含む積層構造を有している。金属酸化膜としては、例えば、厚み２０ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。無機絶縁膜としては、例えば厚み２００ｎｍの酸化シリコン（ＳｉＯ2）膜を用いることができる。無機絶縁膜には、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよく、これらを積層して用いるようにしてもよい。有機樹脂膜としては、感光性を有する樹脂膜を用いることができ、例えば厚み３０００ｎｍのポリイミド樹脂膜を用いることができる。有機樹脂膜には、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。層間絶縁膜２１は、金属酸化膜と無機絶縁膜または有機樹脂膜との積層構造を有していてもよい。例えば、厚み５００ｎｍの酸化シリコン（ＳｉＯ2）膜と厚み２０ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）膜とにより層間絶縁膜２１を構成するようにしてもよく、あるいは厚み３０００ｎｍのポリイミド樹脂膜と厚み２０ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）膜とにより層間絶縁膜２１を構成するようにしてもよい。
一対の第２ソース・ドレイン電極２２Ａ，２２Ｂは、層間絶縁膜２１上に設けられている。この第２ソース・ドレイン電極２２Ａ，２２Ｂは、層間絶縁膜２１に設けられた接続孔を介して第２半導体層１７の低抵抗領域１７ｂに電気的に接続されている。第２ソース・ドレイン電極２２Ａ，２２Ｂは、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。第２ソース・ドレイン電極２２Ａ，２２Ｂは、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。第２ソース・ドレイン電極２２Ａ，２２Ｂは、例えば第３絶縁膜１８上に、厚み５０ｎｍ程度のチタン、厚み３００ｎｍ程度のアルミニウムおよび厚み５０ｎｍ程度のチタンをこの順に重ねた積層膜により構成されている。
（保持容量Ｃｓ）
第１電極１３Ｌは、ＵＣ膜１２上の選択的な領域に設けられている。この第１電極１３Ｌは、後述するように、例えば第１トランジスタＴｒ１の第１半導体層１３と同一工程で形成されており、低抵抗化された多結晶シリコンを含んでいる。第１電極１３Ｌは、例えばリン（Ｐ）などのｎ型不純物がドーピングされたＬＴＰＳにより構成されており、その厚みは５０ｎｍ程度である。
第２電極１５Ｕは、第１絶縁膜１４を間にして第１電極１３Ｌに対向しており、第２電極１５Ｕの少なくとも一部は、平面視で第１電極１３Ｌに重なる位置に設けられている。即ち、この第２電極１５Ｕと第１電極１３Ｌとの間に電荷が蓄えられるようになっている。第２電極１５Ｕは、後述するように、例えば第１トランジスタＴｒ１の第１ゲート電極１５と同一工程で形成されており、第１ゲート電極１５と同一の構成材料からなり、第１ゲート電極１５と同一の厚みを有している。
第３電極１９Ｕは、第２絶縁膜１６および第３絶縁膜１８を間にして第２電極１５Ｕに対向しており、第３電極１９Ｕの少なくとも一部は、平面視で第２電極１５Ｕに重なる位置に設けられている。即ち、この第３電極１９Ｕと第２電極１５Ｕとの間にも電荷が蓄えられるようになっている。第３電極１９Ｕは、層間絶縁膜２１、第２絶縁膜１６および第３絶縁膜１８に設けられた接続孔を介して、第１電極１３Ｌに電気的に接続されている。第３電極１９Ｕは、後述するように、例えば第１トランジスタＴｒ１の第１ソース・ドレイン電極１９Ａ，１９Ｂおよび第２トランジスタＴｒ２の第２ゲート電極１９と同一工程で形成されており、第１ソース・ドレイン電極１９Ａ，１９Ｂ（および第２ゲート電極１９）と同一の構成材料からなり、第１ソース・ドレイン電極１９Ａ，１９Ｂ（および第２ゲート電極１９）と同一の厚みを有している。第３電極１９Ｕは、層間絶縁膜２１により覆われている。
（表示素子層２０）
表示素子層２０は、複数の画素を含むと共に、第１トランジスタＴｒ１，第２トランジスタＴｒ２により表示駆動される表示素子を含んでいる。表示素子としては、例えば有機ＥＬ素子などが挙げられる。有機ＥＬ素子は、半導体装置１０側から順に、例えばアノード電極、有機電界発光層およびカソード電極を有する。
（画素回路）
図３は、表示装置１の画素回路の一例を表したものである。この画素回路は、２Ｔｒ１Ｃの回路構成であり、例えば、第１トランジスタＴｒ１が書き込みトランジスタＷｓＴｒとして機能し、第２トランジスタＴｒ２が駆動トランジスタＤｓＴｒとして機能する。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極およびソース電極間に所定の電圧を保持するようになっている。表示装置１では、画素毎にこのような画素回路が設けられている。即ち、半導体装置１０には、複数の第１トランジスタＴｒ１、複数の第２トランジスタＴｒ２および複数の保持容量Ｃｓが設けられている。
書き込みトランジスタＷｓＴｒのゲート電極は、例えば走査線に接続されている。書き込みトランジスタＷｓＴｒのソース電極およびドレイン電極のうちの一方の電極が、例えば信号線に接続され、他方の電極が、駆動トランジスタＤｓＴｒのゲート電極に接続されている。例えば、第１トランジスタＴｒ１の第１ソース・ドレイン電極１９Ａ，１９Ｂは、導電膜２２Ｃ，２２Ｄを介して、信号線および第２トランジスタＴｒ２の第２ゲート電極１９に電気的に接続されている。導電膜２２Ｃ，２２Ｄは、例えば、第２トランジスタＴｒ２の第２ソース・ドレイン電極２２Ａ，２２Ｂと同一工程で形成される。
駆動トランジスタＤｓＴｒのソース電極およびドレイン電極のうちの一方の電極が、例えば電源線に接続され、他方の電極が例えば有機ＥＬ素子のアノードに接続されている。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極とソース電極（有機ＥＬ素子側の電極）との間に挿入されている。例えば、保持容量Ｃｓの第３電極１９Ｕは、第２トランジスタＴｒ２の第２ゲート電極１９に電気的に接続され、第２電極１５Ｕは、導電膜１９Ｅ，２２Ｅを介して有機ＥＬ素子のアノード（第２トランジスタＴｒ２の第２ソース・ドレイン電極２２Ａ，２２Ｂのどちらか一方）に電気的に接続されている。例えば、導電膜１９Ｅは、第１トランジスタＴｒ１の第１ソース・ドレイン電極１９Ａ，１９Ｂと同一工程で形成され、導電膜２２Ｅは、第２トランジスタＴｒ２の第２ソース・ドレイン電極２２Ａ，２２Ｂと同一工程で形成される。
書き込みトランジスタＷｓＴｒは、駆動トランジスタＤｓＴｒのゲート電極に対する、映像信号（信号電圧）の印加を制御するものである。具体的には、書き込みトランジスタＷｓＴｒは、走査線への印加電圧に応じて信号線の電圧（信号電圧）をサンプリングするとともに、その信号電圧を駆動トランジスタＤｓＴｒのゲート電極に書きこむものである。
駆動トランジスタＤｓＴｒは、例えば有機ＥＬ素子等の表示素子各々に直列に接続されており、書き込みトランジスタＷｓＴｒによってサンプリングされた信号電圧の大きさに応じて表示素子のそれぞれに流れる電流を制御するものである。
［製造方法］
上記のような表示装置１は、例えば次のようにして製造することができる。図４Ａ〜図１０Ｂは、表示装置１の製造プロセスを工程順に表したものである。なお、以下の説明では、熱プロセス等の記載は省略する。
まず、基板１１上にＵＣ膜１２を成膜した後、ＵＣ膜１２上の選択的な領域に第１半導体層１３および第１電極１３Ｌを同一工程で形成する（図４Ａ，４Ｂ）。具体的には、以下のようにして第１半導体層１３および第１電極１３Ｌを形成する。ＵＣ膜１２を成膜した後、厚み５０ｎｍ程度のアモルファスシリコン（ａ−Ｓｉ：Ｈ）を成膜する。次いで、脱水素処理を行った後、例えばレーザアニールによりアモルファスシリコンの多結晶化を行う。この後、例えば多結晶シリコンをフォトリソグラフィおよびエッチングにより加工する。第１電極１３Ｌを構成する多結晶シリコンには、例えば不純物としてリンをドープする。これにより、第１半導体層１３および第１電極１３Ｌが形成される。
続いて、第１絶縁膜１４を形成し、この第１絶縁膜１４上に、第１ゲート電極１５および第２電極１５Ｕを同一工程で形成する（図５Ａ，５Ｂ）。具体的には、以下のようにして第１ゲート電極１５および第２電極１５Ｕを形成する。まず、基板１１の全面に例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて厚み１００ｎｍ程度の酸化シリコン膜を成膜し、第１絶縁膜１４を形成する。このとき、原料ガスとして、例えばＴＥＯＳ（Tetraethyl orthosilicate）等を用いる。次いで、第１絶縁膜１４上に、例えば厚み３００ｎｍのＭｏＷ（モリブデンおよびタングステンの合金）を成膜する。この後、ＭｏＷをフォトリソグラフィおよびエッチングにより加工する。エッチングは、例えば、ＣＦ4/Ｏ2系のガスを用いたドライエッチッグを行う。これにより、第１ゲート電極１５および第２電極１５Ｕが形成される。第１ゲート電極１５を形成した後、平面視で第１ゲート電極１５に重ならない部分の第１半導体層１３を低抵抗化して、低抵抗領域１３ｂを形成する。低抵抗領域１３ｂは、例えば第１半導体層１３に不純物としてリンをドープすることにより形成する。
第１ゲート電極１５および第２電極１５Ｕを形成した後、図６Ａ，６Ｂに示したように、第１ゲート電極１５および第２電極１５Ｕを覆うようにして、基板１１の全面に第２絶縁膜１６を形成する。第２絶縁膜１６は、例えば厚み１５０ｎｍ程度の窒化シリコン膜と、厚み１５０ｎｍ程度の酸化シリコン膜とをこの順に、例えばＣＶＤ法を用いて成膜することにより形成する。窒化シリコン膜の成膜には、例えばＳｉＨ4をプロセスガスとして用いる。
第２絶縁膜１６を形成した後、第２半導体層１７および第３絶縁膜１８をこの順に形成する（図７Ａ，７Ｂ）。具体的には、まず、第２絶縁膜１６上に、例えばスパッタリング法を用いて酸化物半導体膜を成膜する。次いで、この酸化物半導体膜をフォトリソグラフィおよびエッチングにより加工する。これにより、第２絶縁膜１６上の選択的な領域に第２半導体層１７が形成される。続いて、この第２半導体層１７を覆うようにして、基板１１の全面に例えばＣＶＤ法を用いて厚み２００ｎｍ程度の酸化シリコン膜を成膜する。これにより、第３絶縁膜１８が形成される。
続いて、図８Ａ，８Ｂに示したように、第１半導体層１３の低抵抗領域１３ｂに達する接続孔Ｈ１，Ｈ２、第１電極１３Ｌに達する接続孔Ｈ３および第２電極１５Ｕに達する接続孔Ｈ４を形成する。接続孔Ｈ１，Ｈ２，Ｈ３，Ｈ４は、例えばフォトリソグラフィおよびエッチングにより形成する。エッチングは、例えばＣＦ4系のガスを用いたドライエッチッグを行う。
接続孔Ｈ１，Ｈ２，Ｈ３，Ｈ４を形成した後、接続孔Ｈ１，Ｈ２を埋める第１ソース・ドレイン電極１９Ａ，１９Ｂ、第２ゲート電極１９、接続孔Ｈ３を埋める第３電極１９Ｕおよび接続孔Ｈ４を埋める導電膜１９Ｅを同一工程で形成する（図９Ａ，９Ｂ）。具体的には、以下のようにして、第１ソース・ドレイン電極１９Ａ，１９Ｂ、第２ゲート電極１９、第３電極１９Ｕおよび導電膜１９Ｅを形成する。まず、第３絶縁膜１８上に、例えばチタン、アルミニウムおよびチタンをこの順にスパッタリング法を用いて成膜し、金属の積層膜を形成する。次いで、この積層膜を例えばフォトリソグラフィおよびエッチングにより加工することにより、所望の形状の第１ソース・ドレイン電極１９Ａ，１９Ｂ、第２ゲート電極１９、第３電極１９Ｕおよび導電膜１９Ｅが形成される。エッチングは、例えばＣl系のガスを用いたドライエッチッグを行う。
続いて、図１０Ａに示したように、第２ゲート電極１９のパターンをマスクに用い、第３絶縁膜１８をパターニングする。第３絶縁膜１８のパターニングは、例えばＣＦ4系のガスを用いたドライエッチッグにより行う。このようなドライエッチングを施すことにより、第３絶縁膜１８から露出された第２半導体層１７の領域がダメージを受けて低抵抗化される。これにより、第２半導体層１７に低抵抗領域１７ｂが形成される。このとき、第１ソース・ドレイン電極１９Ａ，１９Ｂ、第３電極１９Ｕおよび導電膜１９Ｅそれぞれのパターンをマスクとしたパターニングも施される（図１０Ｂ）。
第２半導体層１７に低抵抗領域１７ｂを形成した後、図１１に示したように、例えば金属酸化膜２３を低抵抗領域１７ｂに接するように形成することが好ましい。金属酸化膜２３は、例えば、厚み２０ｎｍ程度の酸化アルミニウム（Ａｌ2Ｏ3）膜等を、スパッタリング法を用いて形成する。このような金属酸化膜２３を形成することにより、低抵抗領域１７ｂの電気抵抗を安定化することができる。
第３絶縁膜１８をパターニングした後、基板１１の全面に感光性を有する材料を成膜し、層間絶縁膜２１を形成する。次いで、この層間絶縁膜２１に、第１ソース・ドレイン電極１９Ａ，１９Ｂに達する接続孔、第２半導体層１７の低抵抗領域１７ｂに達する接続孔および導電膜１９Ｅに達する接続孔を形成する。金属酸化膜２３を形成した時は、上層の層間絶縁膜２１のパターンをマスクとし、例えばドライエッチングを用いて、第２半導体層１７の低抵抗領域１７ｂに達する接続孔を金属酸化膜２３にも形成する。ドライエッチングに代えて、アルカリ系のエッチャントを用いたウェットエッチングを行うようにしてもよい。
第１ソース・ドレイン電極１９Ａ，１９Ｂ、第２半導体層１７および導電膜１９Ｅそれぞれに達する接続孔を形成した後、導電膜２２Ｃ，２２Ｄ、第２ソース・ドレイン電極２２Ａ，２２Ｂおよび導電膜２２Ｅを同一工程で形成する。導電膜２２Ｃ，２２Ｄは、第１ソース・ドレイン電極１９Ａ，１９Ｂに達する接続孔を埋めるように形成し、第２ソース・ドレイン電極２２Ａ，２２Ｂは、第２半導体層１７の低抵抗領域１７ｂに達する接続孔を埋めるように形成し、導電膜２２Ｅは導電膜１９Ｅに達する接続孔を埋めるように形成する。具体的には、以下のようにして、導電膜２２Ｃ，２２Ｄ、第２ソース・ドレイン電極２２Ａ，２２Ｂ、および導電膜２２Ｅを形成する。まず、層間絶縁膜２１上に、例えばチタン、アルミニウムおよびチタンをこの順にスパッタリング法を用いて成膜し、金属の積層膜を形成する。次いで、この積層膜を例えばフォトリソグラフィおよびエッチングにより加工することにより、所望の形状の導電膜２２Ｃ，２２Ｄ、第２ソース・ドレイン電極２２Ａ，２２Ｂ、および導電膜２２Ｅが形成される。エッチングは、例えばＣｌ系のガスを用いたドライエッチッグを行う。
このようにして、図２に示した半導体装置１０を形成した後、この半導体装置１０上に、例えば、アノード電極、有機電界発光層およびカソード電極をこの順に形成して表示素子層２０を形成する。これにより、図１に示した表示装置１が完成する。
［作用、効果］
この表示装置１では、各画素の書き込みトランジスタＷｓＴｒ（第１トランジスタＴｒ１）へ選択パルスが供給されることで、画素が選択される。この選択された画素に映像信号に応じた信号電圧が供給され、保持容量Ｃｓに保持される。この保持容量Ｃｓに保持された信号に応じて駆動トランジスタＤｓＴｒ（第２トランジスタＴｒ２）がオンオフ制御され、各表示素子に駆動電流が注入される。これにより、表示素子層２０が発光し、各画素から色光が取り出される。これらの色光の加法混色により、カラーの映像表示がなされる。
本実施の形態の半導体装置１０では、第１トランジスタＴｒ１の第１半導体層１３が多結晶シリコンにより構成され、第２トランジスタＴｒ２の第２半導体層１７が酸化物半導体により構成されている。これにより、特性を均一化するとともに、信頼性を向上させることが可能となる。以下、これについて説明する。
例えば、半導体装置の全てのトランジスタの半導体層を、多結晶シリコンにより構成する場合、結晶粒界が存在し、その粒界状態が一定でないために、複数のトランジスタ間で、特性の不均一化が生じやすい。
一方、半導体装置の全てのトランジスタとして、セルフアライン構造のトップゲート型トランジスタを採用し、これらのトランジスタの半導体層を、酸化物半導体により構成する場合、特性の均一性を向上させることは可能となる。しかし、酸化物半導体は、水分および水素等の影響を受けて劣化するおそれがある。このため、信頼性を維持することが困難となる。また、保持容量の一方の電極を、トランジスタの半導体層と同一工程で形成するとき、保持容量の酸化物半導体を低抵抗化しにくく、プロセスが煩雑になる。
半導体層を酸化物半導体により構成した、ボトムゲート型のトランジスタを用いることも考え得るが、この場合には寄生容量が大きくなりやすい。このため、保持容量を形成するための領域が大きくなる。加えて、トップゲート型トランジスタと同様に信頼性の問題が生じる。
これに対し、半導体装置１０では、第１トランジスタＴｒ１の第１半導体層１３に多結晶シリコン、第２トランジスタＴｒ２の第２半導体層１７に酸化物半導体をそれぞれ用いている。これにより、全てのトランジスタの半導体層を多結晶シリコンにより構成する場合に比べて、特性のバラツキが抑えられ、また、全てのトランジスタの半導体層を酸化物半導体により構成する場合に比べて、特性の劣化が抑えられる。
更に、第２トランジスタＴｒ２は、セルフアライン構造のトップゲート型トランジスタであるので、寄生容量を低減でき、保持容量の形成に必要な領域を小さくすることができる。即ち、高精細化することが可能となる。また、第２半導体層１７の下層の第２絶縁膜１６は、その材料および厚み等を調整することにより、第２半導体層１７中の欠陥をターミネイトする膜としても機能させることができる。したがって、第２トランジスタＴｒ２の信頼性を向上させることができる。
以上説明したように本実施の形態では、第１トランジスタＴｒ１の第１半導体層１３に多結晶シリコンを用い、第２トランジスタＴｒ２の第２半導体層１７に酸化物半導体を用いるようにしたので、特性を均一化するとともに、信頼性を向上させることが可能となる。
表示装置１では、素子間の均一性の高い第２トランジスタＴｒ２を駆動トランジスタＤｓＴｒとして用いるようにしたので、表示均一性を向上させることができる。
また、半導体装置１０の保持容量Ｃｓは、スタック構造を有する容量素子であるので、小さい面積で、より大きな容量を保持することができる。
更に、第１トランジスタＴｒ１の第１ソース・ドレイン電極１９Ａ，１９Ｂと第２トランジスタＴｒ２の第２ゲート電極１９とは同一工程で形成することが可能である。また、第１トランジスタＴｒ１の第１ゲート電極１５を覆う第２絶縁膜１６は、第２トランジスタＴｒ２の第２半導体層１７の下層に設けられ、ＵＣ膜としても機能する。更に、保持容量Ｃｓの第１電極１３Ｌは第１トランジスタＴｒ１の第１半導体層１３と、第２電極１５Ｕは第１トランジスタＴｒ１の第１ゲート電極１５と、第３電極１９Ｕは、第１ソース・ドレイン電極１９Ａ，１９Ｂ（および第２トランジスタＴｒ２の第２ゲート電極１９）と、それぞれ同一工程で形成することが可能である。このように、半導体装置１０は、フォトリソグラフィ工程の増加を抑えて、簡便な製造を行うことができる。
また、第２トランジスタＴｒ２を駆動トランジスタＤｓＴｒとして用い、書き込みトランジスタＷｓＴｒは別のトランジスタ（第１トランジスタＴｒ１）を用いて構成すればよいので、第２トランジスタＴｒ２の信頼性を向上させることができる。以下、これについて説明する。酸化物半導体を用いたトランジスタでは、チャネル長等により酸化物半導体のキャリア密度が異なるため、伝達特性および電気的信頼性等が変化しやすい。しかし、駆動トランジスタＤｓＴｒのみを第２トランジスタＴｒ２により構成するときには、ある固定されたチャネル長のみ採用することが可能となる。つまり、所望の電圧特性および電気的信頼性を実現し得るチャネル長を決定し、この固定されたチャネル長に特化したプロセス条件を採用する。したがって、第２トランジスタＴｒ２の信頼性を向上させることができる。
以下、本実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜変形例１＞
図１２は、上記実施の形態の変形例１に係る画素回路の構成を表したものである。このように、第１トランジスタＴｒ１が駆動トランジスタＤｓＴｒとして機能し、第２トランジスタＴｒ２が書き込みトランジスタＷｓＴｒとして機能するようにしてもよい。この画素回路では、信頼性の高い第１トランジスタＴｒ１を駆動トランジスタＤｓＴｒに用いているので、表示装置１の信頼性を向上させることができる。
＜変形例２＞
図１３は、上記実施の形態の変形例２に係る画素回路の構成を表したものである。このように、画素回路が３Ｔｒ１Ｃの回路構成を有していてもよい。この画素回路は、書き込みトランジスタＷｓＴｒおよび駆動トランジスタＤｓＴｒに加えて、例えばカットオフトランジスタＣｏＴｒを有している。カットオフトランジスタＣｏＴｒは、第１トランジスタＴｒ１により構成するようにしてもよく、第２トランジスタＴｒ２により構成するようにしてもよい。
カットオフトランジスタＣｏＴｒは、例えば駆動トランジスタＤｓＴｒのソース電極（アニード電位）をある電位にリセットするように構成されている。カットオフトランジスタＣｏＴｒのゲート電極は、例えば制御線に接続されている。カットオフトランジスタＣｏＴｒのソース電極およびドレイン電極の一方は駆動トランジスタＤｓＴｒのソース電極に接続されており、他方は電源線（リセット電位）に接続されている。
＜変形例３＞
図１４は、上記実施の形態の変形例３に係る半導体装置（半導体装置１０Ａ）の要部の断面構成を表したものである。図１５は、この半導体装置１０Ａの回路構成を表している。このように、第１トランジスタＴｒ１および第２トランジスタＴｒ２を用いてインバータを構成するようにしてもよい。この点を除き、半導体装置１０Ａは上記実施の形態の半導体装置１０と同様の構成を有し、その作用および効果も同様である。
例えば、この半導体装置１０Ａでは第１トランジスタＴｒ１がｐチャネル、第２トランジスタＴｒ２がｎチャネルとなるように構成されており、導電膜２２Ｄを介して第１ソース・ドレイン電極１９Ｂと第２ソース・ドレイン電極２２Ａとが電気的に接続されている。
＜機能構成例＞
図１６は、上記実施の形態等において説明した表示装置１の機能ブロック構成を表すものである。
表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置１は、例えばタイミング制御部４１と、信号処理部４２と、駆動部４３と、表示画素部４４とを備えている。
タイミング制御部４１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部４２等の駆動制御を行うものである。信号処理部４２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部４３に出力するものである。駆動部４３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部４４の各画素を駆動するものである。表示画素部４４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子（上述の表示素子層２０）と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部４３または表示画素部４４の一部を構成する各種回路に、上述の半導体装置１０，１０Ａが用いられる。
＜表示装置以外の適用例＞
上記実施の形態等では、半導体装置１０，１０Ａの適用例として表示装置１を例に挙げて説明したが、半導体装置１０，１０Ａは、表示装置１の他にも、図１７に示したような撮像装置（撮像装置２）に用いられてもよい。
撮像装置２は、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２は、例えばタイミング制御部４５と、駆動部４６と、撮像画素部４７と、信号処理部４８とを備えている。
タイミング制御部４５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部４６の駆動制御を行うものである。駆動部４６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部４７の各画素から信号を読み出す駆動を行うものである。撮像画素部４７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部４８は、撮像画素部４７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部４６または撮像画素部４７の一部を構成する各種回路に、上述の半導体装置１０，１０Ａが用いられる。
＜電子機器の例＞
上記実施の形態等において説明した表示装置１（または撮像装置２）は、様々なタイプの電子機器に用いることができる。図１８に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
電子機器３は、例えば上述の表示装置１（または撮像装置２）と、インターフェース部３０とを有している。インターフェース部３０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部３０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料、厚み、または成膜方法および成膜条件等は列挙したものに限定されるものではなく、他の材料、厚みまたは成膜方法および成膜条件としてもよい。
また、図２では、導電膜２２Ｃ，２２Ｄ，２２Ｅを設ける場合を図示したが、導電膜２２Ｃ，２２Ｄ，２２Ｅは必要に応じて設けるようにすればよい。例えば、第２ソース・ドレイン電極２２Ａ，２２Ｂを形成する工程で、第１ソース・ドレイン電極１９Ａ，１９Ｂおよび導電膜１９Ｅがエッチングされないのであれば、導電膜２２Ｃ，２２Ｄ，２２Ｅは省略するようにしてもよい。
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
尚、本技術は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板上に多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、
前記基板上に酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタと
を備えた半導体装置。
（２）
複数の前記第１トランジスタおよび複数の前記第２トランジスタを有する
前記（１）記載の半導体装置。
（３）
前記第２半導体層には、平面視で前記第２ゲート電極に重なるチャネル領域と、前記チャネル領域に隣接した低抵抗領域とが設けられている
前記（１）または（２）記載の半導体装置。
（４）
更に、前記第１トランジスタは、前記第１半導体層に電気的に接続された一対の第１ソース・ドレイン電極を有し、
前記一対の第１ソース・ドレイン電極と前記第２ゲート電極とは、同一の構成材料からなるとともに、同一の厚みを有している
前記（１）乃至（３）のうちいずれか１つに記載の半導体装置。
（５）
更に、前記第１半導体層と前記第１ゲート電極との間の第１絶縁膜と、
前記第１ゲート電極を覆う第２絶縁膜とを有し、
前記基板と前記第２半導体層との間に、前記第１絶縁膜および前記第２絶縁膜が設けられている
前記（１）乃至（４）のうちいずれか１つに記載の半導体装置。
（６）
更に、前記第２半導体層と前記第２ゲート電極との間の第３絶縁膜を有する
前記（５）記載の半導体装置。
（７）
前記第３絶縁膜の平面形状は、前記第２ゲート電極の平面形状と同じである
前記（６）記載の半導体装置。
（８）
前記第２絶縁膜は、前記第１絶縁膜に近い位置から順に窒化シリコン（ＳｉＮ）膜および酸化シリコン膜（ＳｉＯ）を含む積層膜により構成されている
前記（７）記載の半導体装置。
（９）
更に、前記基板に近い位置から、第１電極、第２電極および、前記第１電極に電気的に接続された第３電極をこの順に有する保持容量を含み、
前記第１電極、前記第２電極および前記第３電極は、平面視で互いに重なる部分を有する
前記（７）または（８）に記載の半導体装置。
（１０）
前記第１電極は、多結晶シリコンを含むとともに、前記第１半導体層と同一の厚みを有し、
前記第２電極は、前記第１ゲート電極と同一の構成材料からなるとともに、前記第１ゲート電極と同一の厚みを有し、
前記第３電極は、前記第２ゲート電極と同一の構成材料からなるとともに、前記第２ゲート電極と同一の厚みを有している
前記（９）記載の半導体装置。
（１１）
前記第１電極と前記第２電極との間に前記第１絶縁膜が設けられ、
前記第２電極と前記第３電極との間に前記第２絶縁膜および前記第３絶縁膜が設けられている
前記（１０）記載の半導体装置。
（１２）
前記第１トランジスタおよび前記第２トランジスタはインバータを構成する
前記（１）乃至（１１）のうちいずれか１つに記載の半導体装置。
（１３）
前記第１半導体層はＬＴＰＳ（Low-Temperature poly-silicon）により構成されている
前記（１）乃至（３）のうちいずれか１つに記載の半導体装置。
（１４）
半導体装置と、前記半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、
前記半導体装置は、
基板と、
前記基板上に多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、
前記基板上に酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタとを含む
表示装置。
（１５）
前記半導体装置には、前記複数の画素の画素回路が設けられ、
前記画素回路では、前記第１トランジスタが書き込みトランジスタとして機能するとともに、前記第２トランジスタが駆動トランジスタとして機能する
前記（１４）記載の表示装置。
（１６）
前記画素回路は、２つの前記第１トランジスタを有し、
前記第１トランジスタの一方が前記書き込みトランジスタとして機能し、前記第１トランジスタの他方がカットオフトランジスタとして機能する
前記（１５）記載の表示装置。
（１７）
前記半導体装置には、前記複数の画素の画素回路が設けられ、
前記画素回路では、前記第１トランジスタが駆動トランジスタとして機能するとともに、前記第２トランジスタが書き込みトランジスタとして機能する
前記（１４）記載の表示装置。
（１８）
基板上に、多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に設け、第１トランジスタを形成し、
前記基板上に、酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に設け、第２トランジスタを形成する
半導体装置の製造方法。
（１９）
更に、前記第２ゲート電極と同一工程で、前記第１半導体層に電気的に接続された第１ソース・ドレイン電極を形成する
前記（１８）記載の半導体装置の製造方法。
（２０）
更に、保持容量を形成し、
前記保持容量は、
前記第１半導体層と同一工程で第１電極を形成し、
前記第１ゲート電極と同一工程で第２電極を形成し、
前記第１ソース・ドレイン電極と同一工程で、前記第１電極に電気的に接続して第３電極を形成する
前記（１９）記載の半導体装置の製造方法。
１…表示装置、１０，１０Ａ…半導体装置、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、ＤｓＴｒ…駆動トランジスタ、ＷｓＴｒ…書き込みトランジスタ、ＣｏＴｒ…カットオフトランジスタ、Ｃｓ…保持容量、１１…基板、１２…ＵＣ膜、１３…第１半導体層、１３Ｌ…第１電極、１３ａ，１７ａ…チャネル領域、１３ｂ，１７ｂ…低抵抗領域、１４…第１絶縁膜、１５…第１ゲート電極、１５Ｕ…第２電極、１６…第２絶縁膜、１７…第２半導体層、１８…第３絶縁膜、１９Ａ，１９Ｂ…第１ソース・ドレイン電極、１９Ｕ…第３電極、２０…表示素子層、２１…層間絶縁膜、２２Ａ，２２Ｂ…第２ソース・ドレイン電極、２２Ｃ，２２Ｄ，２２Ｅ…導電膜、２２…金属酸化膜、２…撮像装置、３…電子機器、４１，４５…タイミング制御部、４２，４８…信号処理部、４３，４６…駆動部、４４…表示画素部、４７…撮像画素部、３０…インターフェース部、Ｈ１，Ｈ２，Ｈ３，Ｈ４…接続孔。

Claims (20)

  1. 基板と、
    前記基板上に多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、
    前記基板上に酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタと
    を備えた半導体装置。
  2. 複数の前記第１トランジスタおよび複数の前記第２トランジスタを有する
    請求項１記載の半導体装置。
  3. 前記第２半導体層には、平面視で前記第２ゲート電極に重なるチャネル領域と、前記チャネル領域に隣接した低抵抗領域とが設けられている
    請求項１記載の半導体装置。
  4. 更に、前記第１トランジスタは、前記第１半導体層に電気的に接続された一対の第１ソース・ドレイン電極を有し、
    前記一対の第１ソース・ドレイン電極と前記第２ゲート電極とは、同一の構成材料からなるとともに、同一の厚みを有している
    請求項１記載の半導体装置。
  5. 更に、前記第１半導体層と前記第１ゲート電極との間の第１絶縁膜と、
    前記第１ゲート電極を覆う第２絶縁膜とを有し、
    前記基板と前記第２半導体層との間に、前記第１絶縁膜および前記第２絶縁膜が設けられている
    請求項１記載の半導体装置。
  6. 更に、前記第２半導体層と前記第２ゲート電極との間の第３絶縁膜を有する
    請求項５記載の半導体装置。
  7. 前記第３絶縁膜の平面形状は、前記第２ゲート電極の平面形状と同じである
    請求項６記載の半導体装置。
  8. 前記第２絶縁膜は、前記第１絶縁膜に近い位置から順に窒化シリコン（ＳｉＮ）膜および酸化シリコン膜（ＳｉＯ）を含む積層膜により構成されている
    請求項７記載の半導体装置。
  9. 更に、前記基板に近い位置から、第１電極、第２電極および、前記第１電極に電気的に接続された第３電極をこの順に有する保持容量を含み、
    前記第１電極、前記第２電極および前記第３電極は、平面視で互いに重なる部分を有する
    請求項７記載の半導体装置。
  10. 前記第１電極は、多結晶シリコンを含むとともに、前記第１半導体層と同一の厚みを有し、
    前記第２電極は、前記第１ゲート電極と同一の構成材料からなるとともに、前記第１ゲート電極と同一の厚みを有し、
    前記第３電極は、前記第２ゲート電極と同一の構成材料からなるとともに、前記第２ゲート電極と同一の厚みを有している
    請求項９記載の半導体装置。
  11. 前記第１電極と前記第２電極との間に前記第１絶縁膜が設けられ、
    前記第２電極と前記第３電極との間に前記第２絶縁膜および前記第３絶縁膜が設けられている
    請求項１０記載の半導体装置。
  12. 前記第１トランジスタおよび前記第２トランジスタはインバータを構成する
    請求項１記載の半導体装置。
  13. 前記第１半導体層はＬＴＰＳ（Low-Temperature poly-silicon）により構成されている
    請求項１記載の半導体装置。
  14. 半導体装置と、前記半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、
    前記半導体装置は、
    基板と、
    前記基板上に多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に有する第１トランジスタと、
    前記基板上に酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に有する第２トランジスタとを含む
    表示装置。
  15. 前記半導体装置には、前記複数の画素の画素回路が設けられ、
    前記画素回路では、前記第１トランジスタが書き込みトランジスタとして機能するとともに、前記第２トランジスタが駆動トランジスタとして機能する
    請求項１４記載の表示装置。
  16. 前記画素回路は、２つの前記第１トランジスタを有し、
    前記第１トランジスタの一方が前記書き込みトランジスタとして機能し、前記第１トランジスタの他方がカットオフトランジスタとして機能する
    請求項１５記載の表示装置。
  17. 前記半導体装置には、前記複数の画素の画素回路が設けられ、
    前記画素回路では、前記第１トランジスタが駆動トランジスタとして機能するとともに、前記第２トランジスタが書き込みトランジスタとして機能する
    請求項１４記載の表示装置。
  18. 基板上に、多結晶シリコンを含む第１半導体層と、前記第１半導体層に対向する第１ゲート電極とをこの順に設け、第１トランジスタを形成し、
    前記基板上に、酸化物半導体を含む第２半導体層と、前記第２半導体層に対向する第２ゲート電極とをこの順に設け、第２トランジスタを形成する
    半導体装置の製造方法。
  19. 更に、前記第２ゲート電極と同一工程で、前記第１半導体層に電気的に接続された第１ソース・ドレイン電極を形成する
    請求項１８記載の半導体装置の製造方法。
  20. 更に、保持容量を形成し、
    前記保持容量は、
    前記第１半導体層と同一工程で第１電極を形成し、
    前記第１ゲート電極と同一工程で第２電極を形成し、
    前記第１ソース・ドレイン電極と同一工程で、前記第１電極に電気的に接続して第３電極を形成する
    請求項１９記載の半導体装置の製造方法。
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