JP2019102602A - 半導体装置および表示装置 - Google Patents

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Abstract

【課題】トランジスタの特性変動を抑えるとともに、保持容量の容量を大きくすることが可能な半導体装置および、この半導体装置を用いた表示装置を提供する。【解決手段】半導体装置１０は、基板１１と、基板１１上に、半導体膜１６、ゲート絶縁膜１７および第１ゲート電極１８をこの順に有するとともに、半導体膜１６を間にして第１ゲート電極１８に対向する第２ゲート電極１２を有するトランジスタと、基板上に、下部電極１４と、下部電極に対向するとともに半導体膜の構成材料と同じ材料を含む上部電極１６Ｃとをこの順に有する保持容量と、第２ゲート電極と半導体膜との間に設けられた第１絶縁層１３と、下部電極と上部電極との間に設けられ、第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層１５とを備える。【選択図】図２

Description

本技術は、基板上にトランジスタおよび保持容量を有する半導体装置およびこの半導体装置を備えた表示装置に関する。
近年、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）および保持容量を含む半導体装置は、様々な分野の電子機器に活用されている。薄膜トランジスタは、基板上に半導体膜を有している。例えば、基板と半導体膜との間に導電膜を設けることにより、薄膜トランジスタの特性変動を抑える方法が提案されている（例えば、特許文献１参照）
特開２０１７−４９５６８号公報
トランジスタおよび保持容量を含む半導体装置では、トランジスタの特性変動を抑えるとともに、保持容量の容量を大きくすることが望まれている。
トランジスタの特性変動を抑えるとともに、保持容量の容量を大きくすることが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。
本技術の一実施の形態に係る半導体装置は、基板と、基板上に、半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するとともに、半導体膜を間にして第１ゲート電極に対向する第２ゲート電極を有するトランジスタと、基板上に、下部電極と、下部電極に対向するとともに半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と、第２ゲート電極と半導体膜との間に設けられた第１絶縁層と、下部電極と上部電極との間に設けられ、第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層とを備えたものである。
本技術の一実施の形態に係る表示装置は、上記本技術の半導体装置と、この半導体装置により駆動される表示素子層を備えたものである。
本技術の一実施の形態に係る半導体装置および表示装置では、第１絶縁層の厚みよりも第２絶縁層の厚みが小さくなっているので、下部電極と上部電極との間の第２絶縁層の厚みを小さくしても、トランジスタでは第２ゲート電極と半導体膜との間に適当な大きさの距離が維持される。したがって、トランジスタでは、第２ゲート電極と半導体膜とが近づくことに起因した不具合の発生が抑えられる。
本技術の一実施の形態に係る半導体装置および表示装置によれば、第１絶縁層の厚みよりも第２絶縁層の厚みを小さくするようにしたので、保持容量の容量を大きくしつつ、トランジスタに第２ゲート電極を設けることができる。よって、トランジスタの特性変動を抑えるとともに、保持容量の容量を大きくすることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本技術の一実施の形態に係る表示装置の概略構成を表す断面模式図である。 図１に示した半導体装置および表示素子層の要部の構成を表す断面模式図である。 図１に示した表示装置の配線構成を説明するための平面模式図である。 図１に示した表示装置の製造方法の一工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図５Ａに続く工程を表す断面模式図である。 図５Ｂに続く工程を表す断面模式図である。 比較例に係る半導体装置の概略構成を表す断面模式図である。 変形例に係る半導体装置の概略構成を表す断面模式図である。 表示装置の機能構成を表すブロック図である。 撮像装置の構成を表すブロック図である。 電子機器の構成を表すブロック図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１絶縁層の厚みよりも小さな厚みの第２絶縁層が設けられた表示装置）
２．変形例（半導体膜よりも上層にソース・ドレイン電極が配置されている例）
３．表示装置の機能構成例
４．撮像装置の例
５．電子機器の例
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る表示装置（表示装置１）の断面構成を模式的に表したものである。表示装置１は、例えば有機電界発光（ＥＬ：Electro-Luminescence）装置であり、半導体装置１０上に表示素子層２０を備えたものである。
図２は、半導体装置１０および表示素子層２０の要部の具体的な断面構成を模式的に表したものである。
半導体装置１０は、基板１１上に、薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）を有している。トランジスタＴｒは、トップゲート型の薄膜トランジスタであり、基板１１側から順に、半導体膜１６、ゲート絶縁膜１７および第１ゲート電極１８を有している。このトランジスタＴｒは、更に、半導体膜１６を間にして第１ゲート電極１８に対向する第２ゲート電極１２と、半導体膜１６に電気的に接続されたソース・ドレイン電極１２Ａ，１２Ｂとを有している。第２ゲート電極１２と半導体膜１６との間には、有機絶縁膜１３および無機絶縁膜１５が設けられている。第１ゲート電極１８は、保護膜１９Ａおよび平坦化膜１９Ｂに覆われている。保持容量Ｃｓは、基板１１側から順に、下部電極１４および上部電極１６Ｃを有している。下部電極１４と上部電極１６Ｃとの間には、無機絶縁膜１５が設けられている。
表示素子層２０は、例えば、半導体装置１０側から順に、第１電極２１、素子分離膜２２、有機層２３および第２電極２４を有している。
基板１１は、例えば可撓性基板（可撓性を有する基板）である。この基板１１の構成材料としては、例えばＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料が挙げられる。この他にも、例えばポリアミド、ＳＯＧ（スピンオングラス：spin-on-glass）、ポリエーテルサルフォン（ＰＥＳ）等が挙げられる。また、樹脂材料に限らず、ステンレス鋼（ＳＵＳ）などの金属膜に絶縁材料を成膜したものが用いられてもよい。あるいは、基板１１は、例えばガラスなどのリジッドな材料から構成されていても構わない。
（トランジスタＴｒ）
基板１１上の選択的な領域に設けられた第２ゲート電極１２は、例えば第１ゲート電極１８の平面（図２のＸＹ平面）形状と略同じ平面形状を有しており、第２ゲート電極１２の端面は第１ゲート電極１８の端面と略重なる位置に配置されている。即ち、第２ゲート電極１２は、第１ゲート電極１８と平面視で重なる位置に配置されている。第２ゲート電極１２は、平面視で、第１ゲート電極１８よりも広い領域にわたって設けられていてもよい。この第２ゲート電極１２は、例えば、固定電位に保持されており、第２ゲート電極１２の電位は一定に維持されている。具体的には、第２ゲート電極１２は、グランド（ＧＮＤ）電位（例えば０Ｖ）に保持される。このような第２ゲート電極１２を設けることにより、トランジスタＴｒの特性の変動が抑えられる。例えば、第２ゲート電極１２を設けることにより、ドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性の飽和電流の変動が抑えられる。
第２ゲート電極１２の構成材料としては、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），金（Ａｕ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。第２ゲート電極１２は、透明導電膜により構成するようにしてもよい。透明導電膜としては、例えば、インジウム，ガリウム，亜鉛，スズ，チタンおよびニオブ等のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体が挙げられる。第２ゲート電極１２は、単層膜であってもよいし、積層膜であってもよい。第２ゲート電極１２の厚みは、例えば１０ｎｍ以上１０００ｎｍ以下である。
ソース・ドレイン電極１２Ａ，１２Ｂは、例えば、第２ゲート電極１２の形成工程と同一工程で形成されており、第２ゲート電極１２と同層に設けられている。即ち、ソース・ドレイン電極１２Ａ，１２Ｂは、第２ゲート電極１２の構成材料と同一の材料により構成され、第２ゲート電極１２の厚みと略同一の厚みを有している。第２ゲート電極１２およびソース・ドレイン電極１２Ａ，１２Ｂと同層に、配線（配線１２Ｗ）が設けられていてもよい。
有機絶縁膜１３は、第２ゲート電極１２、ソース・ドレイン電極１２Ａ，１２Ｂおよび配線１２Ｗを覆うように基板１１の全面に設けられている。この有機絶縁膜１３は、例えば、第２ゲート電極１２が形成された基板１１の表面を平坦化する役割を担っている。有機絶縁膜１３は、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、ノボラック系樹脂またはシロキサン系化合物等の有機絶縁材料により構成されている。有機絶縁膜１３の厚みは例えば０．８μｍ以上２０μｍ以下である。有機絶縁材料は、大きな厚みで成膜しやすいので、有機絶縁膜１３を設けることにより、第２ゲート電極１２と半導体膜１６との間の距離を十分に確保しやすくなる。
無機絶縁膜１５は、有機絶縁膜１３と半導体膜１６との間に設けられ、半導体膜１６の下面に接している。この無機絶縁膜１５は、基板１１の全面にわたって設けられている。無機絶縁膜１５は、例えば半導体膜１６との間で良好な界面を形成する役割を担っている。この無機絶縁膜１５は、例えば酸化シリコン（ＳｉＯx），窒化シリコン（ＳｉＮ），酸窒化シリコン（ＳｉＯＮ）およびリン（Ｐ）がドープされたＳｉＯのうちの少なくとも１種を含む単層膜または積層膜である。また、酸化アルミニウム（Ａｌ2Ｏ3）が用いられてもよい。無機絶縁膜１５の厚みは、例えば３０ｎｍ以上５００ｎｍ以下である。
ソース・ドレイン電極１２Ａ，１２Ｂに対向する位置の有機絶縁膜１３および無機絶縁膜１５には、ソース・ドレイン電極１２Ａ，１２Ｂに達する貫通孔が設けられている。
半導体膜１６は、有機絶縁膜１３および無機絶縁膜１５を間にして第２ゲート電極１２に対向している。換言すれば、半導体膜１６と第２ゲート電極１２との間には、有機絶縁膜１３および無機絶縁膜１５が設けられている。ここでは、有機絶縁膜１３および無機絶縁膜１５が第１絶縁層の一具体例であり、第１絶縁層の厚み（厚みＴ１）は、有機絶縁膜１３の厚みと無機絶縁膜１５の厚みとの和である。厚みＴ１は、例えば０．８３μｍ〜２０．５μｍである。詳細は後述するが、十分な厚みＴ１を有する第１絶縁層（有機絶縁膜１３および無機絶縁膜１５）を設けることにより、第２ゲート電極１２と半導体膜１６とが近づくことに起因した不具合の発生が抑えられる。
半導体膜１６は、無機絶縁膜１５上の選択的な領域に設けられている。この半導体膜１６は、第１ゲート電極１８および第２ゲート電極１２と対向する領域にチャネル領域１６ａを有するとともに、チャネル領域１６ａの両側にチャネル領域１６ａよりも電気抵抗の低い低抵抗領域１６ｂを有している。この半導体膜１６の低抵抗領域１６ｂは、無機絶縁膜１５および有機絶縁膜１３に設けられた貫通孔を介してソース・ドレイン電極１２Ａ，１２Ｂに接続されている。
半導体膜１６は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）等のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、酸化インジウム錫亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウム錫（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。あるいは、半導体膜１６は、低温多結晶シリコン（ＬＴＰＳ）または非結晶シリコン（ａ−Ｓｉ）等から構成されていても構わない。
半導体膜１６と第１ゲート電極１８との間にはゲート絶縁膜１７が設けられている。このゲート絶縁膜１７は、半導体膜１６上の選択的な領域に設けられ、半導体膜１６のチャネル領域１６ａに重なる位置に配置されている。ゲート絶縁膜１７は、第１ゲート電極１８の平面（図２のＸＹ平面）形状と同一の平面形状を有しており、ゲート絶縁膜１７の端面と第１ゲート電極１８の端面とは、平面視で重なる位置に配置されている。即ち、トランジスタＴｒはセルフアライン構造を有している。ゲート絶縁膜１７は、例えば酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮx）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム（ＡｌＯx）等のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜から構成されている。
第１ゲート電極１８は、ゲート絶縁膜１７を間にして半導体膜１６のチャネル領域１６ａに対向して設けられている。この第１ゲート電極１８は、印加されるゲート電圧（Ｖｇ）によって半導体膜１６中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。この第１ゲート電極１８の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
保護膜１９Ａは、例えば基板１１の全面に設けられ、第１ゲート電極１８を覆って、半導体膜１６の低抵抗領域１６ｂに接している。この保護膜１９Ａとしては、例えば、酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。このような低抵抗領域１６ｂに接する保護膜１９Ａを設けることにより、低抵抗領域１６ｂの電気抵抗を安定して維持することができる。
保護膜１９Ａを間にして第１ゲート電極１８を覆う平坦化膜１９Ｂは、基板１１の全面に設けられている。この平坦化膜１９Ｂは、トランジスタＴｒおよび保持容量Ｃｓが設けられた基板１１の表面を平坦化するためのものである。平坦化膜１９Ｂは、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、エポキシ系樹脂、ノボラック系樹脂等の有機絶縁材料により構成されている。あるいは平坦化膜１９Ｂに、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム等の無機材料が用いられてもよい。
（保持容量Ｃｓ）
保持容量Ｃｓは、トランジスタＴｒが設けられた領域と異なる領域に配置されている。換言すれば、下部電極１４および上部電極１６Ｃは、半導体膜１６と平面視で重ならない領域に配置されている。
下部電極１４は、有機絶縁膜１３上の選択的な領域に設けられている。この下部電極１４の構成材料としては、例えばチタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），金（Ａｕ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。下部電極１４は、透明導電膜により構成するようにしてもよい。下部電極１４の厚みは、例えば１０ｎｍ〜１０００ｎｍである。
上部電極１６Ｃは、無機絶縁膜１５を間にして下部電極１４に対向している。換言すれば、上部電極１６Ｃと下部電極１４との間には、無機絶縁膜１５が設けられている。ここでは、無機絶縁膜１５が第２絶縁層の一具体例であり、第２絶縁層の厚み（厚みＴ２）は、無機絶縁膜１５の厚みである。厚みＴ２は、例えば３０ｎｍ〜５００ｎｍである。本実施の形態では、このように、上部電極１６Ｃと下部電極１４との間には、無機絶縁膜１５のみが設けられている。一方、上述のように、第２ゲート電極１２と半導体膜１６との間には、有機絶縁膜１３および無機絶縁膜１５が設けられている。詳細は後述するが、上部電極１６Ｃと下部電極１４との間の第２絶縁層（無機絶縁膜１５）の厚みＴ２を、第１絶縁層（有機絶縁膜１３および無機絶縁膜１５）の厚みＴ１よりも小さくすることにより、保持容量Ｃｓの容量を大きくすることができる。
上部電極１６Ｃは、例えば、半導体膜１６の構成材料と同一の材料により構成されている。例えば、上部電極１６Ｃは、低抵抗化された半導体材料により構成されている。半導体材料は、酸化物半導体材料であってもよく、低温多結晶シリコン（ＬＴＰＳ）または非結晶シリコン（ａ−Ｓｉ）等であってもよい。この上部電極１６Ｃは、例えば、半導体膜１６の形成工程と同一工程で形成されており、半導体膜１６と同層に設けられている。上部電極１６Ｃの厚みは、半導体膜１６の低抵抗領域１６ｂの厚みと略同じである。上部電極１６Ｃは、保護膜１９Ａおよび平坦化膜１９Ｂに覆われている。
（表示素子層２０）
表示素子層２０は、複数の画素を含むと共に、トランジスタＴｒが複数配置されたバックプレーンにより表示駆動される表示素子を含んでいる。表示素子としては、例えば有機ＥＬ素子などが挙げられる。有機ＥＬ素子は、半導体装置１０側から順に、例えば第１電極２１、発光層を含む有機層２３および第２電極２４を有している。隣り合う有機ＥＬ素子は、素子分離膜２２により分離されている。素子分離膜２２は、第１電極２１上に設けられており、第１電極２１の中央部を露出させる開口を有している。この素子分離膜２２から露出された第１電極２１上に有機層２３が設けられている。各々の第１電極２１は、例えば、対応するトランジスタＴｒに電気的に接続されている（図示せず）。第２電極２４には、例えば後述の配線ＷＬ２などを通じて、各画素に共通のカソード電位が供給されるようになっている。第２電極２４は、例えば複数の画素に共通に設けられている。
基板１１の裏面（表示素子層２０との対向面と反対の面）には、金属薄膜が貼り合わされていてもよい（図示せず）。この金属薄膜は、例えば基板１１が可撓性基板（有機材料からなる基板）である場合等に、基板１１の保護および補強等を目的として基板１１の裏面側に貼り合わせられるものである。基板１１が金属膜を用いて構成される場合やガラスなどから構成される場合には、金属薄膜が設けられていなくともよい。
図３は、表示装置１の配線構成（バックプレーンの構成）を説明するための平面模式図である。
基板１１上の表示領域１１０Ａには、Ｙ方向に沿って配線ＷＬ１が、Ｘ方向に沿って配線ＷＬ２がそれぞれ配置されている。表示領域１１０Ａの周辺領域１１０Ｂには、配線ＷＬ１，ＷＬ２に電位を供給するための端子部１２０，１２１が配置されている。
配線ＷＬ１，ＷＬ２は、例えば信号線、走査線、電源線および共通電位線などのうちのいずれかとして機能するものであり、これらの配線ＷＬ１，ＷＬ２の交わる点が１つの画素ＰＸＬに相当する。配線ＷＬ１，ＷＬ２は、表示領域１１０Ａから周辺領域１１０Ｂまで延設されており、周辺領域１１０Ｂにおいて、端子部１２０，１２１に接続されている。配線ＷＬ２は、例えば共通電位線（カソード線）を含み、周辺領域１１０Ｂにおいて、端子部１２０に接続されている。配線ＷＬ１は例えば電源線または信号線として機能する。
端子部１２０，１２１は、配線ＷＬ１，ＷＬ２に電位を供給するためのものであり、図示しない電源に接続される。これらのうち、端子部１２０は、例えばカソード電位等の固定電位を供給する端子部を含んでいる。ここでは、端子部１２０，１２１が、矩形状の基板１１の２辺に設けられている構成を例示しているが、端子部１２０，１２１は、基板１１の１辺にのみ設けられていてもよいし、３辺または４辺に設けられていても構わない。
図３にはトランジスタＴｒを図示していないが、ここでは、１つの画素ＰＸＬに１つのトランジスタＴｒが配置された場合を想定している。但し、トランジスタＴｒの数は限定されず、１つの画素ＰＸＬに、２以上のトランジスタＴｒが配置されていてもよい。
［製造方法］
上記のような表示装置１は、例えば次のようにして製造することができる。図４Ａ〜図５Ｃは、表示装置１の製造プロセスを工程順に表したものである。
まず、図４Ａに示したように、例えば可撓性基板よりなる基板１１の裏面に、ガラスなどよりなる支持基板２１０を貼り合わせた後、基板１１上に、例えばチタン等の金属材料よりなる導電膜１２Ｍを成膜する。成膜手法としては、例えばスパッタ法が挙げられる。
次に、図４Ｂに示したように、この導電膜１２Ｍをパターニングすることにより、第２ゲート電極１２、ソース・ドレイン電極１２Ａ，１２Ｂおよび配線１２Ｗを互いに同一工程で形成する。導電膜１２Ｍのパターニングは、例えばフォトリソグラフィおよびエッチングを用いて行う。
続いて、図５Ａに示したように、有機絶縁膜１３および下部電極１４をこの順に形成する。具体的には、以下のように有機絶縁膜１３および下部電極１４を形成する。まず、第２ゲート電極１２、ソース・ドレイン電極１２Ａ，１２Ｂおよび配線１２Ｗを覆うように、例えばスピンコート法により有機絶縁材料を塗布して有機絶縁膜１３を形成する。続いて、有機絶縁膜１３上に、例えば、スパッタリング法を用いて金属膜を成膜した後、この金属膜をフォトリソグラフィおよびエッチングによりパターニングする。これにより下部電極１４が形成される。
続いて、図５Ｂに示したように、下部電極１４を覆うように基板１１の全面に無機絶縁膜１５を形成する。形成手法としては、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法が挙げられる。無機絶縁膜１５を形成した後、無機絶縁膜１５および有機絶縁膜１３に、ソース・ドレイン電極１２Ａ，１２Ｂに達する貫通孔を形成する。
次に、図５Ｃに示したように、半導体膜１６、上部電極１６Ｃ、ゲート絶縁膜１７および第１ゲート電極１８を形成する。具体的には、これらを以下のようにして形成する。
まず、無機絶縁膜１５上に、例えば酸化物半導体材料をスパッタリング法等により成膜した後、フォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１６および上部電極１６Ｃを同一工程で形成する。続いて、半導体膜１６を覆うように、例えばＣＶＤ法等を用いて無機絶縁材料を成膜する。この後、無機絶縁材料上に、例えばスパッタリング法を用いて導電材料を成膜する。この導電材料をフォトリソグラフィおよびエッチングによりパターニングすることにより第１ゲート電極１８を形成する。次に、この第１ゲート電極１８をマスクとして無機絶縁材料をエッチングすることにより、ゲート絶縁膜１７を形成する。例えば、このエッチングの工程で、ゲート絶縁膜１７から露出された半導体膜１６および上部電極１６Ｃが低抵抗化される。
ゲート絶縁膜１７および第１ゲート電極１８を形成した後、基板１１の全面に、例えばスパッタリング法を用いて厚み２０ｎｍ程度の酸化アルミニウム（Ａｌ2Ｏ3）膜を成膜する。これにより、保護膜１９Ａが形成される。次いで、基板１１の全面に感光性を有する有機絶縁材料を成膜し、平坦化膜１９Ｂを形成する。
この平坦化膜１９Ｂ上に、第１電極２１、素子分離膜２２、有機層２３および第２電極２４をこの順に形成して表示素子層２０を形成する。この後、例えば、支持基板２１０の裏面側からレーザ光Ｌを照射して支持基板２１０を基板１１から剥離する。所謂ＬＬＯ（Laser Lift Off）の工程である。支持基板２１０を基板１１から剥離した後、基板１１の裏面に金属薄膜を貼り合わせるようにしてもよい。このようにして、図１に示した表示装置１を完成させる。ガラス等からなる基板１１を用いる際には、支持基板２１０を用いずに、表示装置１を製造するようにしてもよい。
［作用、効果］
本実施の形態の表示装置１では、外部から入力される映像信号に基づいて、表示素子層２０の各画素が表示駆動され、映像表示がなされる。このとき、半導体装置１０では、例えば画素毎にトランジスタＴｒが電圧駆動される。具体的には、ある画素のトランジスタＴｒの第１ゲート電極１８に閾値電圧以上の電圧が供給されると、半導体膜１６のチャネル領域１６ａが活性化され（チャネルを形成し）、これにより、一対のソース・ドレイン電極１２Ａ，１２Ｂ間に電流が流れる。
本実施の形態の半導体装置１０では、第２ゲート電極１２と半導体膜１６との間の第１絶縁層（有機絶縁膜１３および無機絶縁膜１５）の厚みＴ１よりも、下部電極１４と上部電極１６Ｃとの間の第２絶縁層（無機絶縁膜１５）の厚みＴ２が小さくなっているので、第２絶縁層の厚みＴ２を小さくしても、トランジスタＴｒでは第２ゲート電極１２と半導体膜１６とが近づくことに起因した不具合の発生が抑えられる。以下、これについて比較例を用いて説明する。
図６は、比較例にかかる半導体装置（半導体装置１００）の断面構成を表したものである。この半導体装置１００は、トランジスタ（トランジスタ３０Ｔｒ）および保持容量（保持容量１００Ｃｓ）を有している。
トランジスタ３０Ｔｒでは、半導体膜１６よりも上層にソース・ドレイン電極（ソース・ドレイン電極３２Ａ，３２Ｂ）が設けられている。半導体装置１００は、保護膜１９Ａと平坦化膜１９Ｂとの間に層間絶縁膜１９Ｃを有している。層間絶縁膜１９Ｃは、基板１１の全面に設けられている。この層間絶縁膜１９Ｃ上にソース・ドレイン電極３２Ａ，３２Ｂが配置されており、平坦化膜１９Ｂがソース・ドレイン電極３２Ａ，３２Ｂを覆っている。ソース・ドレイン電極３２Ａ，３２Ｂは、層間絶縁膜１９Ｃおよび保護膜１９Ａの貫通孔を介して、半導体膜１６の低抵抗領域１６ｂに接続されている。
保持容量１００Ｃｓの下部電極（下部電極１１２）は、トランジスタ３０Ｔｒの第２ゲート電極１２と同層に配置されている。即ち、下部電極１１２は、有機絶縁膜１３で覆われており、有機絶縁膜１３および無機絶縁膜１５を間にして上部電極１６Ｃに対向している。この保持容量１００Ｃｓでは、下部電極１１２と上部電極１６Ｃとの間の絶縁層の厚み（厚みＴ１００）は、有機絶縁膜１３の厚みと無機絶縁膜１５の厚みとの和である。つまり、厚みＴ１００は、第２ゲート電極１２と半導体膜１６との間の絶縁層の厚みＴ１と同じである。
例えば高精細化に向け、保持容量１００Ｃｓの容量をより大きくするためには、厚みＴ１００を小さくすることが必要となる。例えば、半導体装置１００では、リーク電流の抑制および可動イオンの低減等を考慮し、有機絶縁膜１３を設けないようにしてもよい。このとき、下部電極１１２と上部電極１６Ｃとの間および、第２ゲート電極１２と半導体膜１６との間には、無機絶縁膜１５のみが配置される。半導体装置１００では、このように厚みＴ１００を小さくすると、厚みＴ１も小さくなるので、第２ゲート電極１２と半導体膜１６とが近づくことに起因した不具合が発生しやすくなる。
例えば、第２ゲート電極１２と半導体膜１６とが近づくと、第１ゲート電極１８の感度が下がり、トランジスタ３０Ｔｒの移動度が低下する。また、第２ゲート電極１２と半導体膜１６との間で短絡が発生しやすくなるので、歩留まりに影響を及ぼすおそれがある。一方、第２ゲート電極１２を設けない場合には、ドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性の飽和電流が変動しやすくなる。
これに対し、半導体装置１０では、保持容量Ｃｓの下部電極１４が、トランジスタＴｒの第２ゲート電極１２と異なる層に設けられている。したがって、下部電極１４と上部電極１６Ｃとの間の第２絶縁層の厚みＴ２を、第２ゲート電極１２と半導体膜１６との間の第１絶縁層の厚みＴ１よりも小さくすることができる。よって、半導体装置１０では、厚みＴ２を小さくしても、第２ゲート電極１２と半導体膜１６との間の距離が適当な大きさに維持される。したがって、半導体装置１０では、トランジスタＴｒの移動度の低下および、第２ゲート電極１２と半導体膜１６との間の短絡の発生を抑えることができる。
また、トランジスタＴｒでは、ソース・ドレイン電極１２Ａ，１２Ｂが、第２ゲート電極１２と同層に設けられているので、ソース・ドレイン電極１２Ａ，１２Ｂを第２ゲート電極１２と同一工程で形成することができる。よって、下部電極１４を第２ゲート電極１２と別工程で形成しても、これに伴うコストの増加が抑えられる。
このように、本実施の形態の半導体装置１０では、下部電極１４が第２ゲート電極１２とは異なる層に設けられているので、保持容量Ｃｓでは、その容量を大きくしつつ、トランジスタＴｒでは、移動度の低下および、第２ゲート電極１２と半導体膜１６との短絡の発生を抑えることができる。したがって、保持容量Ｃｓの容量を大きくするとともに、トランジスタＴｒに第２ゲート電極１２を設けることができる。また、ソース・ドレイン電極１２Ａ，１２Ｂを、第２ゲート電極１２と同層に設けるようにしたので、コストの増加が抑えられる。
以上説明したように本実施の形態では、第１絶縁層の厚みＴ１よりも第２絶縁層の厚みＴ２を小さくするようにしたので、保持容量Ｃｓの容量を大きくしつつ、トランジスタＴｒに第２ゲート電極１２を設けることができる。よって、トランジスタＴｒの特性変動を抑えるとともに、保持容量Ｃｓの容量を大きくすることが可能となる。大きな容量の保持容量Ｃｓが設けられた半導体装置１０は高精細な表示装置１に好適である。また、短絡等の不具合が発生しにくい半導体装置１０では、歩留まりを向上させることができる。更に、トランジスタＴｒの移動度の低下が抑えられるので、トランジスタＴｒのサイズを縮小化することができる。したがって、表示装置１を高精細化および狭額縁化することが可能となる。
また、ソース・ドレイン電極１２Ａ，１２Ｂを、第２ゲート電極１２と同層に設けることにより、コストの増加が抑えられる。
以下、本実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜変形例＞
図７は、上記実施の形態の変形例に係る半導体装置（半導体装置３０）の断面構成を表したものである。この半導体装置３０のトランジスタ（トランジスタ３０Ｔｒ）では、ソース・ドレイン電極（ソース・ドレイン電極３２Ａ，３２Ｂ）が、第２ゲート電極１２と異なる層に設けられている。この点を除き、半導体装置３０は上記実施の形態の半導体装置１０と同様の構成を有し、その作用および効果も同様である。
半導体装置３０は、保護膜１９Ａと平坦化膜１９Ｂとの間に層間絶縁膜１９Ｃを有している。層間絶縁膜１９Ｃは、基板１１の全面に設けられている。この層間絶縁膜１９Ｃ上にソース・ドレイン電極３２Ａ，３２Ｂが配置されており、平坦化膜１９Ｂがソース・ドレイン電極３２Ａ，３２Ｂを覆っている。ソース・ドレイン電極３２Ａ，３２Ｂは、層間絶縁膜１９Ｃおよび保護膜１９Ａの貫通孔を介して半導体膜１６の低抵抗領域１６ｂに接続されている。
このように、ソース・ドレイン電極３２Ａ，３２Ｂを第２ゲート電極１２とは異なる層に設けるようにしてもよい。この場合にも、上記実施の形態の半導体装置１０と同様に、保持容量Ｃｓの容量を大きくするとともに、トランジスタ３０Ｔｒでは、移動度の低下および、第２ゲート電極１２と半導体膜１６との短絡の発生を抑えることができる。
＜機能構成例＞
図８は、上記実施の形態等において説明した表示装置１の機能ブロック構成を表すものである。
表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置１は、例えばタイミング制御部５１と、信号処理部５２と、駆動部５３と、表示画素部５４とを備えている。
タイミング制御部５１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部５２等の駆動制御を行うものである。信号処理部５２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部５３に出力するものである。駆動部５３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部５４の各画素を駆動するものである。表示画素部５４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子（上述の表示素子層２０）と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部５３または表示画素部５４の一部を構成する各種回路に、上述の半導体装置１０，３０が用いられる。
＜表示装置以外の適用例＞
上記実施の形態等では、半導体装置１０，３０の適用例として表示装置１を例に挙げて説明したが、半導体装置１０，３０は、表示装置１の他にも、図９に示したような撮像装置（撮像装置２）に用いられてもよい。
撮像装置２は、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２は、例えばタイミング制御部５５と、駆動部５６と、撮像画素部５７と、信号処理部５８とを備えている。
タイミング制御部５５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部５６の駆動制御を行うものである。駆動部５６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部５７の各画素から信号を読み出す駆動を行うものである。撮像画素部５７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部５８は、撮像画素部５７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部５６または撮像画素部５７の一部を構成する各種回路に、上述の半導体装置１０，３０が用いられる。
＜電子機器の例＞
上記実施の形態等において説明した表示装置１（または撮像装置２）は、様々なタイプの電子機器に用いることができる。図１０に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
電子機器３は、例えば上述の表示装置１（または撮像装置２）と、インターフェース部６０とを有している。インターフェース部６０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部６０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
また、上記実施の形態等では、第２ゲート電極１２と半導体膜１６との間の第１絶縁層を有機絶縁膜１３および無機絶縁膜１５により構成し、下部電極１４と上部電極１６Ｃとの間の第２絶縁層を無機絶縁膜１５により構成する場合について説明したが、第１絶縁層および第２絶縁層の構成は、これに限定されない。例えば、第１絶縁層および第２絶縁層をともに、無機絶縁膜により構成し、第１絶縁層と第２絶縁層との間で無機絶縁膜の厚みを異ならせるようにしてもよい。あるいは、第１絶縁層を３つ以上の膜の積層構造により構成するようにしてもよい。また、第２絶縁層が積層構造を有していてもよい。
また、上記実施の形態等では、第１ゲート電極１８によりトランジスタＴｒのゲート電位をスイッチさせる場合について説明したが、第２ゲート電極１２によりトランジスタＴｒのゲート電位をスイッチさせるようにしてもよい。このとき、第１ゲート電極１８は、平面視で第２ゲート電極１２と略同じ大きさを有し、あるいは、平面視で第２ゲート電極１２よりも広い領域にわたって設けられる。
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
尚、本技術は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板上に、半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するとともに、前記半導体膜を間にして前記第１ゲート電極に対向する第２ゲート電極を有するトランジスタと、
前記基板上に、下部電極と、前記下部電極に対向するとともに前記半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と、
前記第２ゲート電極と前記半導体膜との間に設けられた第１絶縁層と、
前記下部電極と前記上部電極との間に設けられ、前記第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層と
を備えた半導体装置。
（２）
前記第１絶縁層は有機絶縁膜および無機絶縁膜を含み、
前記第２絶縁層は前記無機絶縁膜を含む
前記（１）に記載の半導体装置。
（３）
前記第１絶縁層の厚みは、前記有機絶縁膜の厚みと前記無機絶縁膜の厚みの和であり、
前記第２絶縁層の厚みは、前記無機絶縁膜の厚みと同じである
前記（２）に記載の半導体装置。
（４）
前記トランジスタは、更に、前記第１絶縁層に設けられた接続孔を介して前記半導体膜に電気的に接続されたソース・ドレイン電極を有する
前記（１）ないし（３）のうちいずれか１つに記載の半導体装置。
（５）
前記ソース・ドレイン電極は、前記第２ゲート電極の構成材料と同じ材料を含んでいる
前記（４）に記載の半導体装置。
（６）
前記第２ゲート電極は固定電位に保持されている
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記半導体膜は酸化物半導体材料を含む
前記（１）ないし（６）のうちいずれか１つに記載の半導体装置。
（８）
前記第１ゲート電極の端面は、前記ゲート絶縁膜の端面と重なる位置に設けられている
前記（１）ないし（７）のうちいずれか１つに記載の半導体装置。
（９）
前記第２ゲート電極は、前記第１ゲート電極の平面形状と同一の平面形状を有している
前記（１）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
半導体装置および前記半導体装置により駆動される表示素子層を備え、
前記半導体装置は、
基板と、
前記基板上に、半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するとともに、前記半導体膜を間にして前記第１ゲート電極に対向する第２ゲート電極を有するトランジスタと、
前記基板上に、下部電極と、前記下部電極に対向するとともに前記半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と、
前記第２ゲート電極と前記半導体膜との間に設けられた第１絶縁層と、
前記下部電極と前記上部電極との間に設けられ、前記第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層とを含む
表示装置。
（１１）
基板と、
前記基板上に、ソース・ドレイン電極、前記ソース・ドレイン電極に電気的に接続された半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するトランジスタと、
前記基板上に、下部電極と、前記下部電極に対向するとともに前記半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と
を備えた半導体装置。
１…表示装置、１０，３０…半導体装置、Ｔｒ，３０Ｔｒ…トランジスタ、Ｃｓ…保持容量、１１…基板、１２…第２ゲート電極、１２Ａ，１２Ｂ…ソース・ドレイン電極、１３…有機絶縁膜、１４…下部電極、１５…無機絶縁膜、１６…半導体膜、１７…ゲート絶縁膜、１８…第１ゲート電極、１９Ａ…保護膜、１９Ｂ…平坦化膜、２０…表示素子層、２１…第１電極、２２…素子分離膜、２３…有機層、２４…第２電極、１１０Ａ…表示領域、１１０Ｂ…周辺領域、１２０，１２１…端子部、２１０…支持基板、２…撮像装置、３…電子機器、５１，５５…タイミング制御部、５２，５８…信号処理部、５３，５６…駆動部、５４…表示画素部、５７…撮像画素部、６０…インターフェース部、ＷＬ１，ＷＬ２…配線。

Claims (10)

  1. 基板と、
    前記基板上に、半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するとともに、前記半導体膜を間にして前記第１ゲート電極に対向する第２ゲート電極を有するトランジスタと、
    前記基板上に、下部電極と、前記下部電極に対向するとともに前記半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と、
    前記第２ゲート電極と前記半導体膜との間に設けられた第１絶縁層と、
    前記下部電極と前記上部電極との間に設けられ、前記第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層と
    を備えた半導体装置。
  2. 前記第１絶縁層は有機絶縁膜および無機絶縁膜を含み、
    前記第２絶縁層は前記無機絶縁膜を含む
    請求項１に記載の半導体装置。
  3. 前記第１絶縁層の厚みは、前記有機絶縁膜の厚みと前記無機絶縁膜の厚みの和であり、
    前記第２絶縁層の厚みは、前記無機絶縁膜の厚みと同じである
    請求項２に記載の半導体装置。
  4. 前記トランジスタは、更に、前記第１絶縁層に設けられた接続孔を介して前記半導体膜に電気的に接続されたソース・ドレイン電極を有する
    請求項１に記載の半導体装置。
  5. 前記ソース・ドレイン電極は、前記第２ゲート電極の構成材料と同じ材料を含んでいる
    請求項４に記載の半導体装置。
  6. 前記第２ゲート電極は固定電位に保持されている
    請求項１に記載の半導体装置。
  7. 前記半導体膜は酸化物半導体材料を含む
    請求項１に記載の半導体装置。
  8. 前記第１ゲート電極の端面は、前記ゲート絶縁膜の端面と重なる位置に設けられている
    請求項１に記載の半導体装置。
  9. 前記第２ゲート電極は、前記第１ゲート電極の平面形状と同一の平面形状を有している
    請求項１に記載の半導体装置。
  10. 半導体装置および前記半導体装置により駆動される表示素子層を備え、
    前記半導体装置は、
    基板と、
    前記基板上に、半導体膜、ゲート絶縁膜および第１ゲート電極をこの順に有するとともに、前記半導体膜を間にして前記第１ゲート電極に対向する第２ゲート電極を有するトランジスタと、
    前記基板上に、下部電極と、前記下部電極に対向するとともに前記半導体膜の構成材料と同じ材料を含む上部電極とをこの順に有する保持容量と、
    前記第２ゲート電極と前記半導体膜との間に設けられた第１絶縁層と、
    前記下部電極と前記上部電極との間に設けられ、前記第１絶縁層の厚みよりも小さな厚みを有する第２絶縁層とを含む
    表示装置。
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