JP7483914B2 - 低減したルーティング線抵抗を有する大型パネルディスプレイ - Google Patents

Description

本出願は、概して電子デバイスに関し、特に、ディスプレイを有する電子デバイスに関する。

（関連出願の相互参照）
本出願は、２０２１年１月７日に出願された米国特許出願第１７／１４３，９３９号、及び２０２０年３月２５日に出願された米国仮特許出願第６２／９９４，７４７号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。

電子デバイスは、多くの場合、ディスプレイを含む。例えば、電子デバイスは、有機発光ダイオード画素に基づいた有機発光ダイオード（ＯＬＥＤ）ディスプレイを有してもよい。このタイプのディスプレイでは、各画素は、発光ダイオードと、光を生成するために、発光ダイオードへの信号の印加を制御するための薄膜トランジスタとを含む。発光ダイオードは、アノードとカソードとの間に配置されたＯＬＥＤ層を含んでもよい。

従来のディスプレイは、典型的には、走査制御信号をそれぞれの走査線を介して画素の対応する行に出力するためのゲートドライバを含む。走査線は、多くの場合、低温ポリシリコン（low-temperature polysilicon、ＬＴＰＳ）トランジスタに接続され、高抵抗金属を使用してディスプレイの面にわたってルーティングされる。これは、より小さいディスプレイを有するデバイスに対しては問題ではない場合があるが、１２０Ｈｚなどの高いリフレッシュレートで動作する大型パネルディスプレイを有するデバイスでは、高抵抗走査線上の負荷量は、データをもはや表示画素上に適切にサンプリングすることができなくなる点まで、走査制御信号の上昇時間及び下降時間が増加するように上昇することがある。

ディスプレイを有する電子デバイスが提供される。ディスプレイは、アクティブ領域内に形成された画素のアレイを含むことができる。各画素は、１つ以上のシリコントランジスタ、１つ以上の半導体酸化物トランジスタ、及び／又は１つ以上のコンデンサなどの関連する薄膜トランジスタ（thin-film transistor、ＴＦＴ）構造体に結合された有機発光ダイオードを含むことができる。

画素は、基板上に形成することができる。具体的には、シリコントランジスタは、基板上に形成されたアクティブシリコン領域と、第１のゲート金属層に形成されたゲート導体と、を含むことができる。コンデンサは、第１のゲート金属層に形成された第１のコンデンサ端子と、第２のゲート金属層に形成された第２のコンデンサ端子と、を含むことができる。半導体酸化物トランジスタは、第２のゲート金属層の上に形成された半導体酸化物領域と、第３のゲート金属層に形成されたゲート導体と、を含むことができる。第１、第２、及び第３のゲート金属層に形成された導体は、モリブデン及び／又はチタンなどの高抵抗金属を使用して形成することができる。

シリコントランジスタのゲート導体、第２のコンデンサ端子、及び半導体酸化物トランジスタのゲート導体は、第３のゲート金属層の上の第１のソース－ドレイン（first source-drain、ＳＤ１）ルーティング層に形成された関連するルーティング線に結合することができる。ＳＤ１ルーティング層の導体は、アルミニウム、銅、銀、又は金などの低抵抗金属を使用して形成することができる。シリコントランジスタ及び半導体酸化物トランジスタのゲート導体に結合されたＳＤ１ルーティング線は、ゲート線、走査線、発光線、初期化線、リセット線、又は他の行制御線として機能することができる。ＳＤ１ルーティング層内に行制御線をルーティングすることにより、これらの線上の抵抗を低減するのに役立つことができ、これにより、高リフレッシュレートで動作する大型ディスプレイパネルのタイミングマージンを改善する。

第１の平坦化層は、ＳＤ１ルーティング層の上に形成することができる。第２のソース－ドレイン（second source-drain、ＳＤ２）ルーティング層は、第１の平坦化層上に形成することができる。第２の平坦化層は、第１の平坦化層上に形成することができる。ＳＤ２層内のルーティング線は、正電源電圧及び接地電源電圧などの電源信号をルーティングするように構成することができる。電源線は、アクティブ領域を通る任意の方向にルーティングして、接地電源線に関連付けられた最も高い電圧降下の点がディスプレイの中心に配置されること、及び／又はディスプレイにわたる輝度差を軽減することを確実にするのに役立つことができる。

一実施形態に係る、ディスプレイを有する例示的な電子デバイスの概略図である。 一実施形態に係る、発光素子のアレイを有する例示的なディスプレイの概略図である。 一実施形態に係る、例示的な表示画素の回路図である。 一実施形態に係る、ディスプレイ内の例示的な薄膜トランジスタ回路の側断面図である。 一実施形態に係る、例示的な低抵抗ルーティング構造体の側断面図である。 一実施形態に係る、ゲート導体が第１のソース－ドレイン（ＳＤ１）層に形成されたルーティング線にどのように結合されているかを示す表示画素の上面図である。 一実施形態に係る、ゲート導体が第２のソース－ドレイン（ＳＤ２）層に形成されたルーティング線にどのように結合されているかを示す表示画素の上面図である。 一実施形態に係る、複数の接地電源線をディスプレイの面にわたってどのようにルーティングすることができるかを示すディスプレイの上面図である。 一実施形態に係る、複数の正電源線をディスプレイの面にわたってどのようにルーティングすることができるかを示すディスプレイの上面図である。

ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。電子デバイス１０は、ラップトップコンピュータ、組み込み型コンピュータを含むコンピュータモニタ、タブレットコンピュータ、セルラー電話機、メディアプレーヤ、又は他のハンドヘルド型若しくはポータブル型の電子デバイスなどのコンピューティングデバイス、腕時計型デバイス、ペンダント型デバイス、ヘッドホン型若しくはイヤホン型デバイス、眼鏡若しくはユーザの頭部上に装着される他の機器内に組み込まれたデバイス、又は他のウェアラブル若しくは小型のデバイスなどのより小さいデバイス、ディスプレイ、組み込み型コンピュータを含むコンピュータディスプレイ、組み込み型コンピュータを含まないコンピュータディスプレイ、ゲーミングデバイス、ナビゲーションデバイス、ディスプレイを有する電子機器がキオスク若しくは自動車内に装着されているシステムなどの組み込み型システム、あるいは他の電子機器であることができる。電子デバイス１０は、一対の眼鏡（例えば、支持フレーム）の形状を有してもよく、ヘルメット形状を有する筐体を形成してもよく、又はユーザの頭部上若しくは眼の近くに１つ以上のディスプレイの構成要素を装着及び固定するのに役立つ他の構成を有してもよい。

図１に示すように、電子デバイス１０は、デバイス１０の動作をサポートするための制御回路１６を含むことができる。制御回路１６は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又はソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含む場合がある。制御回路１６内の処理回路は、デバイス１０の動作を制御するために使用される場合がある。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。

入出力デバイス１２などのデバイス１０内の入出力回路を使用して、データをデバイス１０へ供給することを可能にしてもよく、データをデバイス１０から外部デバイスへ提供することを可能にしてもよい。入出力デバイス１２は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス１２の入力リソースを介してコマンドを供給することによって、デバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。

入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含んでもよい。ディスプレイ１４は、ユーザからのタッチ入力を取り入れるためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗膜式タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサの配置に基づくものであってもよい。ディスプレイ１４用のタッチセンサは、ディスプレイ１４の表示画素を有する共通ディスプレイ基板上に形成された電極から形成されてもよく、又はディスプレイ１４の画素に重なる別個のタッチセンサパネルから形成されてもよい。所望であれば、ディスプレイ１４は、タッチセンシティブでなくてもよい（すなわち、タッチセンサが省略されてもよい）。電子デバイス１０内のディスプレイ１４は、ユーザが典型的な視点から目線を逸らす必要なくビューイングできるヘッドアップディスプレイであってもよく、又はユーザの頭部上に装着されるデバイスに組み込まれたヘッドマウントディスプレイであってもよい。所望であれば、ディスプレイ１４は、ホログラムを表示するために使用されるホログラフィックディスプレイであってもよい。

制御回路１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用されてもよい。デバイス１０の動作中、制御回路１６上で実行中のソフトウェアは、ディスプレイ１４上に画像を表示することができる。

ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ１４が有機発光ダイオードディスプレイであるデバイス構成は、時に、一例として本明細書において説明されている。しかしながら、これは単なる例示である。所望であれば、任意の好適なタイプのディスプレイが使用され得る。一般に、ディスプレイ１４は、矩形形状を有してもよく（すなわち、ディスプレイ１４は矩形の専有面積、及び矩形の専有面積の周りに延びる矩形の周辺縁部を有してもよく）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、又は曲線状の輪郭を有してもよい。

ディスプレイ１４の一部の上面図を図２Ａに示す。図２Ａに示すように、ディスプレイ１４は、基板上に形成された画素２２のアレイを有し得る。画素２２は、データ線Ｄなどの信号経路を介してデータ信号を受信することができ、水平制御線Ｇ（ゲート線、走査線、放射制御線などと呼ばれることもある）などの制御信号経路を介して１つ以上の制御信号を受信することができる。ディスプレイ１４内には、任意の好適な数の行及び列の画素２２が存在し得る（例えば、数十以上、数百以上、若しくは数千以上）。各画素２２は、薄膜トランジスタ２８及び薄膜コンデンサなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光２４を放射する、発光ダイオード２６を含み得る。薄膜トランジスタ２８は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物（ＩＧＺＯ）トランジスタなどの半導体酸化物薄膜トランジスタ、及び／又は他の半導体から形成された薄膜トランジスタであってもよい。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために異なる色（例えば、赤色、緑色、及び青色）の発光ダイオードを含んでもよく、又は単色画素であってもよい。

ディスプレイドライバ回路を使用して、画素２２の動作を制御することができる。ディスプレイドライバ回路は、集積回路、薄膜トランジスタ回路、又は他の好適な回路から形成することができる。図２Ａのディスプレイドライバ回路３０は、経路３２を介して、図１の制御回路１６などのシステム制御回路と通信するための通信回路を含んでもよい。経路３２は、フレキシブルプリント回路上のトレース又は他のケーブルから形成されていてもよい。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４に表示される画像に関する情報をディスプレイドライバ回路３０に供給することができる。

表示画素２２上に画像を表示するために、ディスプレイドライバ回路３０は、経路３８を介して、クロック信号及び他の制御信号をゲートドライバ回路３４などの補助ディスプレイドライバ回路に発行しながら、画像データを対応するデータ線に供給することができる。データ信号Ｄ、正電源信号ＶＤＤ、及び接地電源信号ＶＳＳは、対応する列線４０を介して各画素列に供給することができる。所望であれば、ディスプレイドライバ回路３０はまた、ディスプレイ１４の反対側の縁部上のゲートドライバ回路３４にクロック信号及び他の制御信号を供給してもよい。

ゲートドライバ回路３４（行制御回路と呼ばれることもある）は、集積回路の一部として実装されてもよく、及び／又は薄膜トランジスタ回路を使用して実装されてもよい。ディスプレイ１４内の水平制御線４２は、走査線信号、発光有効化制御信号、リセット信号、初期化信号、基準信号、及び各行の表示画素２２を制御するための他の水平制御信号などのゲート（Ｇ）線信号を搬送することができる。画素２２の行毎に任意の好適な数の水平制御信号（例えば、１つ以上の行制御信号、２つ以上の行制御信号、３つ以上の行制御信号、４つ以上の行制御信号、など）が存在してもよい。

表示画素２２が形成されているディスプレイ１４上の領域は、本明細書では時にアクティブ領域（active area、ＡＡ）と呼ばれることがある。電子デバイス１０は、周辺縁部を備えた外部筐体を有する。アクティブを囲み、かつデバイス１０の周辺縁部内の領域は、境界領域である。画像は、アクティブ領域内のデバイスのユーザに対してのみ表示され得る。概して、デバイス１０の境界領域を最小化することが望ましい。例えば、デバイス１０は、デバイスの前面全体にわたって延在するフルフェイスディスプレイ１４と併せて提供することができる。所望であれば、ディスプレイ１４はまた、横方向縁部の少なくとも一部又はデバイス１０の背面の少なくとも一部がディスプレイ目的のために使用されるように、前面の縁部上を包み込んでもよい。

図２Ｂは、ディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の回路図である。図２Ｂに示すように、表示画素２２は、蓄積コンデンサＣｓｔ、並びに半導体酸化物トランジスタＴｏｘｉｄｅ、駆動トランジスタＴｄｒｉｖｅ、データローディングトランジスタＴｄａｔａ、第１の発光トランジスタＴｅｍ１、第２の発光トランジスタＴｅｍ２、及びアノードリセットトランジスタＴａｒなどの及び関連する画素トランジスタを含んでもよい。トランジスタＴｏｘｉｄｅは、半導体酸化物（例えば、インジウムガリウム亜鉛酸化物又はＩＧＺＯなどの半導体酸化物から形成されるｎ型チャネルを有するトランジスタ）を使用して形成されるが、他のトランジスタは、シリコン（例えば、「ＬＴＰＳ」又は低温ポリシリコンと呼ばれることもある、低温プロセスを使用して堆積されたポリシリコンチャネル）など半導体から形成された薄膜トランジスタであってもよい。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、半導体酸化物トランジスタとしてトランジスタＴｏｘｉｄｅを実装することは、（例えば、電流がゲート端子又は駆動トランジスタＴｄｒｉｖｅから漏れ出すのを防ぐことによって）フリッカを低減するのに役立つ。

別の好適な構成では、トランジスタＴｏｘｉｄｅ及びＴｄｒｉｖｅは、半導体酸化物トランジスタとして実装されてもよく、残りのトランジスタＴｄａｔａ、Ｔｅｍ１、Ｔｅｍ２、及びＴａｒは、シリコン（ＬＴＰＳ）トランジスタであってもよい。トランジスタＴｄｒｉｖｅは駆動トランジスタとして機能し、画素２２の発光電流にとって重要な閾値電圧を有する。トランジスタＴｄｒｉｖｅの閾値電圧はヒステリシスを経験し得るため、駆動トランジスタをトップゲート半導体酸化物トランジスタとして形成することは、ヒステリシスを低減するのに役立ち得る（例えば、トップゲートＩＧＺＯトランジスタは、シリコントランジスタよりも低いＶｔｈヒステリシスを経験する）。所望であれば、残りのトランジスタＴｄａｔａ、Ｔｅｍ１、Ｔｅｍ２、及びＴａｒのいずれもが、半導体酸化物トランジスタとして実装され得る。更に別の好適な構成では、画素２２内の全てのトランジスタは、シリコントランジスタとして実装することができる（すなわち、画素２２は、任意の半導体酸化物トランジスタを含む必要はない）。概して、シリコントランジスタのうちのいずれかは、ｎ型（すなわち、ｎチャネル）又はｐ型（すなわち、ｐチャネル）ＬＴＰＳ薄膜トランジスタのいずれかであってもよい。所望であれば、画素２２は、６個よりも多くの若しくは少ないトランジスタを含んでもよく、及び／又は１個よりも多くの若しくは少ない内部コンデンサを含んでもよい。

表示画素２２は、有機発光ダイオード（ＯＬＥＤ）２０４を含んでもよい。正電源端子２００に正電源電圧ＶＤＤＥＬを供給し、接地電源端子２０２に接地電源電圧ＶＳＳＥＬを供給することができる。正電源電圧ＶＤＤＥＬは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、又はどのような好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。駆動トランジスタＴｄｒｉｖｅの状態により、端子２００からダイオード２０４を通って端子２０２に流れる電流量を制御し、それによって表示画素２２からの発光量を制御する。有機発光ダイオード２０４は、関連する寄生容量Ｃ_OLED（図示せず）を有することがある。

端子２０９は、ダイオード２０４が使用されていないときにダイオード２０４をオフにするのを支援するために、アノードリセット電圧Ｖａｒを供給するために使用され得る。したがって、端子２０９は、アノードリセット又は初期化線と呼ばれることがある。図２Ａの行ドライバ回路３４などのディスプレイドライバ回路からの制御信号は、行制御端子２１２、２１４－１、２１４－２、及び２１４－３などの制御端子に供給される。行制御端子２１２は、発光制御端子（発光線又は発光制御線と呼ばれることもある）として機能することができ、行制御端子２１４－１、２１４－２、及び２１４－３は、第１、第２、及び第３の走査制御端子（走査線又は走査制御線と呼ばれることもある）として機能することができる。発光制御信号ＥＭは、端子２１２に供給されてもよい。走査制御信号ＳＣ１、ＳＣ２、及びＳＣ３はそれぞれ、走査端子２１４－１、２１４－２、及び２１４－３に印加されてもよい。データ信号端子２１０などのデータ入力端子は、表示画素２２用の画像データを受信するために、図２Ａのそれぞれのデータ線Ｄに結合されている。データ端子２１０はまた、データ線と呼ばれ得る。

図２Ｂの実施例では、トランジスタＴｅｍ１、Ｔｄｒｉｖｅ、Ｔｅｍ２、及びＯＬＥＤ３０４は、電源端子２００と２０２との間で直列に結合されてもよい。具体的には、第１の発光制御トランジスタＴｅｍ１は、正電源端子２００に結合されたソース端子と、発光線２１２を介して発光制御信号ＥＭ２を受信するゲート端子と、ドレイン端子（ノード１とラベル付けされる）と、を有し得る。トランジスタの「ソース」端子及び「ドレイン」端子は、時には互換的に使用することができ、したがって、「ソース－ドレイン」端子と称されることもある。駆動トランジスタＴｄｒｉｖｅは、ノード１に結合されたソース端子と、ゲート端子（ノード２とラベル付けされる）と、ドレイン端子（ノード３とラベル付けされる）と、を有し得る。第２の発光制御トランジスタＴｅｍ２は、ノード３に結合されたソース端子と、発光線２１２を介して発光制御信号ＥＭも受信するゲート端子と、発光ダイオード２０４を介して接地電源端子２０２に結合されたドレイン端子（ノード４とラベル付けされている）と、を有し得る。このように構成することにより、発光位相中に発光制御信号ＥＭをアサートしてトランジスタＴｅｍ１及びＴｅｍ２をオンにし、発光ダイオード２０４を通って電流を流すことが可能になり得る。

蓄積コンデンサＣｓｔは、正電源線２００に結合された第１の端子と、ノード２に結合された第２の端子と、を有し得る。画素２２にロードされる画像データは、コンデンサＣｓｔを使用して発光位相全体にわたって電荷を保持することによって、画素２２に少なくとも部分的に記憶され得る。トランジスタＴｏｘｉｄｅは、ノード２に結合されたソース端子と、走査線２１４－１を介して走査制御信号ＳＣ１を受信するように構成されたゲート端子と、ノード３に結合されたドレイン端子と、を有し得る。信号ＳＣ１は、トランジスタＴｏｘｉｄｅをオンにしてトランジスタＴｄｒｉｖｅのドレイン端子及びゲート端子を短絡させるようにアサートすることができる。ゲート端子及びドレイン端子が短絡されるトランジスタ構成は、「ダイオード接続」と称される場合がある。

データローディングトランジスタＴｄａｔａは、データ線２１０に結合されたソース端子と、走査線２１４－２を介して走査制御信号ＳＣ２を受信するように構成されたゲート端子と、ノード１に結合されたドレイン端子と、を有し得る。このように構成することにより、信号ＳＣ２をアサートしてトランジスタＴｄａｔａをオンにし、データ線２１０からのデータ電圧をノード１にロードすることが可能になり得る。トランジスタＴａｒは、ノード４に結合されたソース端子と、走査線２１４－３を介して走査制御信号ＳＣ３を受信するように構成されたゲート端子と、初期化線２０９に結合されたドレイン端子と、を有し得る。このように構成することにより、走査制御信号ＳＣ３をアサートしてトランジスタＴａｒをオンにし、ノード４をアノードリセット電圧レベルＶａｒに駆動することができる。所望であれば、線２０９上のアノードリセット電圧Ｖａｒを、画素２２の動作中に異なるレベルに動的にバイアスすることができる。

図３は、一実施形態に係る、表示画素２２内に含まれてもよい例示的な薄膜トランジスタ回路の側断面図である。図３に示すように、ディスプレイスタックアップは、１つ以上の半導体層、１つ以上の絶縁層、半導体層と絶縁層の組み合わせ、１つ以上のバッファ層などを含むことができる基板３０２などの基板層を含むことができる。いくつかの実施形態では、基板３０２は、ガラス、金属、プラスチック、セラミック、サファイア、又は他の好適な基板材料から形成することができる。例として、基板３０２は、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、又はポリエチレンナフタレート（ＰＥＮ）から形成される有機基板であってもよい。基板３０２の表面は、任意選択的に、１つ以上のバッファ層（例えば、酸化シリコン、窒化シリコンなどの層などの無機バッファ層）で覆われていてもよい。

ポリシリコン層（例えば、ＬＴＰＳ層）を基板３０２上に形成し、パターン化し、エッチングして、ＬＴＰＳ領域３５２を形成することができる。ＬＴＰＳ領域４０６の２つの反対側にある端部は、任意選択的に、ドープ（例えば、ｎドープ又はｐドープ）して、シリコントランジスタ３５０のソース－ドレイン領域を形成することができる。図３の断面における薄膜シリコントランジスタ３５０は、画素２２内の任意のＬＴＰＳトランジスタを総称的に表すことができる。

ゲート絶縁体層３０４は、基板３０２上に、かつシリコン領域３５２の上に形成することができる。第１の金属層（例えば、第１のゲート金属層（first gate metal layer）「ＧＥ１」）は、ゲート絶縁体層３０４の上に形成することができる。第１の金属層は、パターン化し、エッチングして、トランジスタ３５０のゲート導体を形成することができる。図３の実施例では、第１の金属層はまた、パターン化し、エッチングして、蓄積コンデンサＣｓｔの第１の端子を形成することができる（例えば、ＧＥ１はまた、蓄積コンデンサの底部プレートを形成するために使用することができる）。画素２２内の任意の追加のコンデンサ構造体（本実施形態を不明瞭にしないために、図３には示されていない）はまた、ＧＥ１金属層に形成されたそのコンデンサ端子のうちの１つを有することができる。

第１の層間誘電体（first interlayer dielectric、ＩＬＤ１）層３０６は、第１のゲート金属層ＧＥ１及びシリコントランジスタ３５０の上に形成することができる。誘電体層３０６は、（例えば）窒化ケイ素、酸化ケイ素、及び他の好適な絶縁材料から形成することができる。第２の金属層（例えば、第２のゲート金属層（second gate metal layer）「ＧＥ２」）は、ＩＬＤ１層３０６上に形成することができる。第２の金属層は、パターン化し、エッチングして、蓄積コンデンサＣｓｔの第２の端子を形成することができる（例えば、ＧＥｅは、蓄積コンデンサの上部プレートを形成するために使用することができる）。所望であれば、画素２２内の任意の追加のコンデンサ構造体（本実施形態を不明瞭にしないために、図３には示されていない）はまた、ＧＥ２金属層に形成されたそのコンデンサ端子のうちの１つを有することができる。

第２の層間誘電体（second interlayer dielectric、ＩＬＤ２）層３０８は、第２のゲート金属層ＧＥ２の上に、かつコンデンサＣｓｔの上に形成することができる。誘電体層３０８は、窒化ケイ素、酸化ケイ素、及び他の好適な絶縁材料から形成することができる。バッファ層３１０などの１つ以上のバッファ層（例えば、酸化ケイ素層、窒化ケイ素層などの無機バッファ層）を誘電体層３０８の上に形成することができる。

半導体酸化物層（例えば、ＩＧＺＯ層）をバッファ層３１０の上に形成してもよく、これは、酸化物バッファ層と呼ばれることもある。半導体酸化物層は、パターン化し、エッチングして、半導体酸化物領域３６２を形成することができる。ゲート絶縁体層３１１などの絶縁層は、ＩＧＺＯ領域３６２上に形成することができる。酸化物（第３）ゲート金属層（oxide gate metal layer）「ＯＧＥ」は、半導体酸化物トランジスタ３６０のゲート導体として機能するように、ゲート絶縁体層３１１上に形成することができる。酸化物領域３６２のソース－ドレイン領域は、水素化、イオン注入、又は他の好適なドーピング方法を介してｎドープ又はｐドープすることができる。別の層間誘電体（Another interlayer dielectric、ＯＩＬＤ）層３１２は、バッファ層３１０上に、かつトランジスタ３６０の上に形成することができる。図３の断面における薄膜半導体酸化物トランジスタ３６０は、画素２２内の任意の半導体酸化物トランジスタを総称的に表すことができる。画素２２がいかなる半導体酸化物トランジスタも含まない更に他の好適な構成では、酸化物バッファ層３１０、半導体酸化物領域３６２、ゲートライナ３１１、ＯＧＥ層、及び／又は酸化物ＩＬＤ層３１２などの層のうちの１つ以上は、画素２２を製造するときに形成されなくてもよい。

シリコントランジスタ３５０の上の、かつ半導体酸化物トランジスタ３６０の上の第１の相互接続層は、誘電体層３１２上に形成することができる。第１の相互接続層に形成された導電性ルーティング構造体は、画素２２内の各下層トランジスタのソース－ドレイン領域に結合することができ、したがって、第１のソース－ドレイン金属層「ＳＤ１」と時に呼ばれることがある。図３の実施例では、シリコン領域３５２のソース－ドレイン端子は、導電ビア３７０（例えば、層３０４、３０６、３０８、３１０、及び３１２を横切る接点３７０）を介して対応するＳＤ１導体に結合することができる。半導体酸化物領域３６２のソース－ドレイン端子はまた、導電ビア３７２（例えば、層３１２を横切る接点３７２）を介して対応するＳＤ１導体に結合することができる。

ゲート金属導体はまた、ＳＤ１ルーティング導体に結合することができる。例えば、シリコントランジスタ３５０のＧＥ１ゲート導体は、導電ビア３７１を介して対応するＳＤ１導体に結合することができる。任意選択の半導体酸化物トランジスタ３６０のＯＧＥゲート導体は、導電ビア３７３を介して対応するＳＤ１導体に結合することができる。コンデンサのＧＥ２上部プレート端子はまた、導電ビア３７５を介して対応するＳＤ１導体に結合することができる。

層３１４などの第１の平坦化（first planarization、ＰＬＮ１）層は、ＳＤ１金属ルーティング層の上に形成することができる。第２の相互接続層は、第１の平坦化層３１４上に更に形成することができる。第２の相互接続層に形成された導電性ルーティング構造体は、ＳＤ１導体に結合することができ、したがって、第２のソース－ドレイン金属層「ＳＤ２」と時に呼ばれることがある。

層３１６などの第２の平坦化（second planarization、ＰＬＮ２）層は、平坦化層３１４上に、かつＳＤ２ルーティング金属線の上に形成することができる。平坦化層３１４及び３１６は、ポリマーなどの有機誘電材料から形成することができる。対照的に、層３０４、３０６、３０８、３１０、及び３１２などの有機平坦化層の下の層は、典型的には、窒化ケイ素、酸化ケイ素などの無機誘電材料から形成される。

アノード３１８（例えば、図２Ｂの有機発光ダイオード２０４のアノード端子）は、第２の平坦化層３１６の上に形成することができる。追加の構造体をアノード３１８の上に形成することができる。例えば、画素定義層、発光ダイオード発光材料、カソード、及び他の画素構造体もまた、表示画素２２のスタックアップに含まれてもよい。しかしながら、これらの追加の構造体は、簡潔にするために省略されている。

表示画素シリコントランジスタのＧＥ１ゲート導体、表示画素コンデンサのＧＥ２コンデンサ端子、及び表示画素半導体酸化物トランジスタのＯＧＥゲート導体は、典型的には、モリブデン、チタン、高抵抗材料のなんらかの組み合わせ、又は他の好適な金属などの高抵抗材料を使用して形成される。これらのゲート金属導体は、シリコントランジスタを製造するプロセスで使用されるＬＴＰＳプロセスの要件に起因して、そのような高抵抗率材料を使用して形成する必要がある。

図４は、例示的なＳＤ１又はＳＤ２ルーティング導体の側断面図である。図４に示すように、ＳＤ１／ＳＤ２ルーティング導体は、２つの高抵抗ライナ４０２の間に任意選択的に挟まれた低抵抗材料４０４を含むことができる。ライナ４０２は、モリブデン、チタン、高抵抗率材料のなんらかの組み合わせ、又は他の好適な金属を使用して形成することができる。対照的に、ＳＤ１／ＳＤ２導体のバルクは、アルミニウム、銅、銀、金、亜鉛、真鍮、低抵抗率材料のなんらかの組み合わせ、及び高い導電率を有する他の訴訟対象となりうる（suable）金属から形成される材料４０４を含むことができる。このように形成されると、ＳＤ１／ＳＤ２導体は、ＧＥ１／ＧＥ２／ＯＧＥ導体よりも実質的に高い導電率及び低い抵抗を示すことができる。例えば、「低」抵抗ＳＤ１／ＳＤ２金属ルーティング構造体は、約０．０５Ω／□、０．０１～０．０５Ω／□、０．０５～０．１Ω／□、又は０．０１Ω／□未満のシート抵抗を示すことができる。「高」抵抗ＧＥ１／ＧＥ２／ＯＧＥ金属構造体は、約０．５Ω／□、０．１～０．５Ω／□、０．５～１．０Ω／□、又は１．０Ω／□超のシート抵抗を示すことができる。一般に、ＧＥ１／ＧＥ２／ＯＧＥ金属構造体の抵抗率は、ＳＤ１／ＳＤ２金属構造体の抵抗率の少なくとも５倍、少なくとも１０倍、少なくとも１００倍であり得る。

従来のディスプレイでは、走査制御信号は、高抵抗金属から形成された走査線を使用してディスプレイの面にわたってルーティングすることができる。例えば、シリコントランジスタのゲート端子に供給する走査線は、ＧＥ１金属層にルーティングされ、半導体酸化物トランジスタのゲート端子に供給する走査線は、ＯＧＥ金属層にルーティングされる。コンデンサに関連付けられた相互接続はまた、ＧＥ２金属層にルーティングされる。この方法で高抵抗率材料を使用して走査線又はゲート線をルーティングすることは、より小さいディスプレイを有するデバイスに対して許容可能であり得る。しかしながら、高いリフレッシュレート（例えば、１２０Ｈｚの、６０Ｈｚを超える、又は１２０Ｈｚを超えるリフレッシュレートなど）で動作する大型パネルディスプレイを有するデバイスでは、高抵抗走査線上の負荷量は、データをもはや表示画素上に適切にサンプリングすることができなくなる点まで、ゲート線信号の結果として得られる上昇時間及び下降時間が増加するように上昇することがある。

一実施形態によれば、走査制御信号、発光制御信号、リセット信号、初期化信号、基準信号、イネーブル信号、電源信号（例えば、正電源電圧若しくは接地電源電圧）、及び／又は他の行制御信号などのゲート線信号は、ＳＤ１金属ルーティング層などの低抵抗材料を使用してディスプレイの面にわたってルーティングすることができる（例えば、図５を参照）。図５は、ゲート導体がＳＤ１金属ルーティング層に形成されたルーティング線にどのように結合されているかを示す画素２２の上面（レイアウト）図である。図５に示すように、画素２２内のＧＥ１金属導体に結合された第１の行制御線、画素２２内のＧＥ２金属導体に結合された第２の行制御線、及び画素２２内のＯＧＥ金属導体に結合された第３の行制御線は全て、低抵抗ＳＤ１ルーティング層を使用してディスプレイの面にわたってルーティングされている（例えば、制御線は、所与の画素行に沿って少なくとも２つの画素２２、少なくとも１０個の画素２２、少なくとも１００個の画素、又は任意の好適な数の画素を通ってルーティングされている）。所望であれば、表示画素２２に関連付けられた他の行制御信号も、ＳＤ１金属を使用してルーティングすることができる。図５の実施例では、データ線（data line、ＤＬ）、正電源（ＶＤＤ）線、及び接地電源（ＶＳＳ）線は、ＳＤ２金属ルーティング層に形成されたルーティング線を使用して列方向にルーティングすることができる（例えば、ＳＤ２ルーティング線は、画素列内の少なくとも２つの画素、少なくとも１０個の画素、少なくとも１００個の画素、又は任意の好適な数の画素を横切ってルーティングすることができる）。ＳＤ２ルーティング線は、ＳＤ１ルーティング線に対して垂直であってもよい。一般に、「行」及び「列」という用語は、ディスプレイの向きに応じて互換的に使用することができる。所望であれば、ＳＤ１ルーティング線はまた、ＳＤ１ルーティング線と平行にルーティングすることができる。

このように構成及び操作されると、ディスプレイパネルにわたってルーティングされているゲート線の抵抗は、（例えば、少なくとも５倍、少なくとも１０倍、又はそれより多く）劇的に低減され、それにより、ゲート線信号の上昇時間及び下降時間を低減することができ、その結果、高リフレッシュレートで動作する大型ディスプレイパネルにデータ信号を適切にロードすることができる。ゲート線上の負荷を低減することにより、ディスプレイの輝度均一性も改善することができる。

行制御信号がＳＤ１金属線を使用してルーティングされ、列制御信号がＳＤ２金属線を使用してルーティングされる図６の実施例は、単なる例示であり、本実施形態の範囲を限定することを意図するものではない。図６は、行制御信号（例えば、ゲート線、走査信号、発光信号、リセット信号、初期化信号など）がＳＤ２金属線を使用してルーティングされ、列制御信号（例えば、データ信号、電源信号など）がＳＤ１金属線を使用してルーティングされる、別の好適な構成を示す。ＳＤ１及びＳＤ２は、互いに垂直であるように示されているが、それらはまた、（所望であれば）互いに平行にルーティングすることができる。

図７は、一実施形態に係る、複数の接地電源線をディスプレイの面にわたってどのようにルーティングすることができるかを示すディスプレイ１４の上面（レイアウト）図である。図７に示すように、ディスプレイ１４は、（ディスプレイ１４をＸＹ平面と平行であるディスプレイの面で方向Ｚで見たときに）周辺縁部７０２と、周辺の底縁部に沿って形成された電源回路７０４と、を有することができる。電源回路７０４は、ディスプレイ１４の周辺縁部７０２全体に沿ってルーティングされた接地線７０６に接地電源電圧ＶＳＳを供給するように構成することができる。一実施形態によれば、接地線７０８などの追加の接地線は、電源回路７０４が形成されているディスプレイの底部周辺縁部に垂直な方向Ｙにディスプレイ１４の面にわたってルーティングすることができる。例えば、接地線７０８は、画素列ごとに、画素列１つおきに、２～１０画素列ごとに、又は他の好適な間隔で、形成することができる。

このように構成されると、接地線７０８は、ディスプレイの縁部からより遠く離れた画素のためのより低い抵抗の電流経路を提供するのに役立つことができ、その結果、電源端子で最も高い電流抵抗（current-resistance）（「ＩＲ」又は電圧）降下を経験する画素は、点７１０によって示されるようにディスプレイ１４の中心に配置される。このように接地線７０８を形成することなしでは、最も高いＩＲ降下の点は、ディスプレイの上部周辺縁部に向かって望ましくなくドリフトする可能性があり、これにより、ディスプレイの中心付近の画素の駆動マージンを低減し、一方で、全体的な電力消費を増加させる。

ＶＳＳ線のルーティングとは異なり、ＶＤＤ線のルーティングは、ディスプレイの輝度に影響を及ぼすことがある。例えば、ＶＤＤ電流経路上の抵抗が高い場合、より多くの黒画素を有する画素の列の全体的な輝度は、より少ない黒画素を有する画素の列の輝度よりも高くなり得る。輝度のこのシフトを軽減するのを助けるために、複数の正電源（ＶＤＤ）線をディスプレイの面にわたってルーティングすることができる（例えば、図８を参照）。図８に示すように、ディスプレイ１４は、（ディスプレイ１４をＸＹ平面と平行であるディスプレイの面で方向Ｚで見たときに）周辺縁部７０２と、周辺の底縁部に沿って形成された電源回路７０４と、を有することができる。電源回路７０４は、ディスプレイ１４の周辺縁部７０２に沿ってルーティングされた電源線８０６に正電源電圧ＶＤＤを供給するように構成することができる。

一実施形態によれば、正電源線８０８などの追加の電源線は、電源回路７０４が形成されているディスプレイの底部周辺縁部に平行な方向Ｘにディスプレイ１４の面にわたってルーティングすることができる。例えば、ＶＤＤ線８０８は、画素行ごとに、画素行１つおきに、２～１０画素行ごとに、又は他の好適な間隔で、形成することができる。このように構成されると、電源線８０８は、ディスプレイの縁部からより遠く離れた画素のためのより低い抵抗の電流経路を提供するのに役立つことができ、その結果、各列内のより暗い画素の数に関係なく、表示輝度は、同じままである。

一実施形態によれば、ディスプレイドライバ信号を生成するように構成されたディスプレイドライバ回路と、アクティブ領域内の基板上に形成された複数の画素であって、複数の画素内の各画素が、基板上に形成されたシリコントランジスタを含み、シリコントランジスタが、第１のゲート金属層に形成されたゲート導体を含み、シリコントランジスタのゲート導体が、第１の抵抗を有する、複数の画素と、シリコントランジスタのゲート導体の上に形成された制御線であって、ディスプレイドライバ回路から生成されたディスプレイドライバ信号をアクティブ領域内の複数の画素のうちの少なくとも２つのシリコントランジスタのゲート導体に提供するように構成されており、第１の抵抗よりも低い第２の抵抗を有する材料を使用して第１のソース－ドレイン層に生成されている、制御線と、を含むディスプレイが提供される。

別の実施形態によれば、複数の画素内の各画素は、第１のゲート金属層に形成された第１の端子を有するコンデンサを含む。

別の実施形態によれば、コンデンサは、第１のゲート金属層の上の第２のゲート金属層に形成された第２の端子を含む。

別の実施形態によれば、ディスプレイは、アクティブ領域内の複数の画素のうちの少なくとも２つのコンデンサの第２の端子にルーティングされた追加の制御線を含み、追加の制御線は、第２の抵抗を有する材料を使用して第１のソース－ドレイン層に形成されている。

別の実施形態によれば、複数の画素内の各画素は、シリコントランジスタの上に形成された半導体酸化物トランジスタを含み、半導体酸化物トランジスタは、第３のゲート金属層に形成されたゲート導体を含み、半導体酸化物トランジスタのゲート導体は、第２の抵抗よりも高い第３の抵抗と、半導体酸化物トランジスタのゲート導体の上に形成された追加の制御線と、を有し、追加の制御線は、ディスプレイドライバ回路から生成されたディスプレイドライバ信号を複数の画素のうちの少なくとも２つの半導体酸化物トランジスタのゲート導体に提供するように構成されており、追加の制御線は、第２の抵抗を有する材料を使用して第１のソース－ドレイン層に形成されている。

別の実施形態によれば、制御線及び追加の制御線は、走査信号を搬送するように構成されたゲート線を含む。

別の実施形態によれば、ディスプレイは、シリコントランジスタの上に形成された第１の平坦化層と、第１の平坦化層上の第２のソース－ドレイン層に形成された追加の導電線と、追加のルーティング線の上に形成された第２の平坦化層と、を含む。

別の実施形態によれば、追加の導電線は、データ信号をアクティブ領域内の複数の画素のうちの少なくとも２つにルーティングするように構成されている。

別の実施形態によれば、追加の導電線は、正電源信号をアクティブ領域内の複数の画素のうちの少なくとも２つにルーティングするように構成されている。

別の実施形態によれば、追加の導電線は、接地電源信号をアクティブ領域内の複数の画素のうちの少なくとも２つにルーティングするように構成されている。

別の実施形態によれば、追加の導電線は、制御線に対して垂直である。

別の実施形態によれば、第１の抵抗は、第２の抵抗よりも少なくとも５倍大きい。

別の実施形態によれば、第１の抵抗は、第２の抵抗よりも少なくとも１０倍大きい。

別の実施形態によれば、シリコントランジスタのゲート導体は、モリブデンを使用して形成されている。

別の実施形態によれば、第１のソース－ドレイン層内の材料は、アルミニウム、銅、銀、及び金からなる群から選択される金属を使用して形成されている。

一実施形態によれば、周辺と、周辺内のアクティブ領域内に形成された複数の画素と、周辺の縁部に沿って形成された電源回路と、ディスプレイの周辺全体に沿って形成された接地電源線と、アクティブ領域内の複数の画素を通って形成された追加の接地電源線と、を含むディスプレイが提供され、追加の接地電源線は、接地電源線に関連付けられた最も高い電圧降下の点がディスプレイの中心に配置されることを確実にするように構成されている。

別の実施形態によれば、追加の接地電源線は、電源回路が形成されている周辺の縁部に垂直である。

別の実施形態によれば、複数の画素内の各画素列は、追加の接地電源線のうちの１つに結合されている。

一実施形態によれば、周辺と、周辺内のアクティブ領域内に形成された複数の画素と、周辺の縁部に沿って形成された電源回路と、ディスプレイの周辺全体に沿って形成された正電源線と、アクティブ領域内の複数の画素を通って形成された追加の正電源線と、を含むディスプレイが提供され、追加の正電源線は、ディスプレイにわたる輝度差を軽減するように構成されている。

別の実施形態によれば、追加の正電源線は、電源回路が形成されている周辺の縁部に平行である。

前述は単なる例示であり、当業者は、記載された実施形態の範囲及び精神から逸脱することなく、様々な修正を行うことができる。前述の実施形態は、個々に又は任意の組み合わせで実装されてもよい。

Claims (20)

1. ディスプレイドライバ信号を生成するように構成されたディスプレイドライバ回路と、
   アクティブ領域内の基板上に形成された複数の画素であって、前記複数の画素内の各画素が、
   前記基板上に形成されたシリコントランジスタを含み、前記シリコントランジスタが、第１のゲート金属層に形成されたゲート導体を含み、前記シリコントランジスタの前記ゲート導体が、第１の抵抗を有する、シリコントランジスタと、
   前記シリコントランジスタの上に形成された半導体酸化物トランジスタであって、前記半導体酸化物トランジスタが、第３のゲート金属層に形成されたゲート導体を含み、前記半導体酸化物トランジスタの前記ゲート導体が、第２の抵抗を有する、半導体酸化物トランジスタと、を含む複数の画素と、
   前記シリコントランジスタの前記ゲート導体の上と前記半導体酸化物トランジスタの前記ゲート導体の上に形成された制御線であって、前記ディスプレイドライバ回路から生成された前記ディスプレイドライバ信号を前記アクティブ領域内の前記複数の画素のうちの少なくとも２つの前記シリコントランジスタの前記ゲート導体に提供するように構成されており、前記第１の抵抗よりも低くかつ前記第２の抵抗よりも低い第３の抵抗を有する材料を使用して第１のソース－ドレイン層に形成されている、制御線と、
   を備える、ディスプレイ。
2. 前記複数の画素内の各画素が、前記第１のゲート金属層に形成された第１の端子を有するコンデンサを更に含む、請求項１に記載のディスプレイ。
3. 前記コンデンサが、前記第１のゲート金属層の上の第２のゲート金属層に形成された第２の端子を更に含む、請求項２に記載のディスプレイ。
4. 前記アクティブ領域内の前記複数の画素のうちの前記少なくとも２つの前記コンデンサの前記第２の端子にルーティングされた追加の制御線を更に含み、前記追加の制御線が、前記第３の抵抗を有する前記材料を使用して前記第１のソース－ドレイン層に形成されている、請求項３に記載のディスプレイ。
5. 前記複数の画素内の各画素が、
   前記半導体酸化物トランジスタの前記ゲート導体の上に形成された追加の制御線であって、前記ディスプレイドライバ回路から生成された前記ディスプレイドライバ信号を前記複数の画素のうちの前記少なくとも２つの前記半導体酸化物トランジスタの前記ゲート導体に提供するように構成されており、前記第３の抵抗を有する前記材料を使用して前記第１のソース－ドレイン層に形成されている、追加の制御線と、
   を更に含む、請求項３に記載のディスプレイ。
6. 前記制御線及び前記追加の制御線が、走査信号を搬送するように構成されたゲート線を含む、請求項５に記載のディスプレイ。
7. 前記シリコントランジスタの上に形成された第１の平坦化層と、
   前記第１の平坦化層上の第２のソース－ドレイン層に形成された追加の導電線と、
   前記追加のルーティング線の上に形成された第２の平坦化層と、
   を更に備える、請求項１に記載のディスプレイ。
8. 前記追加の導電線が、データ信号を前記アクティブ領域内の前記複数の画素のうちの少なくとも２つにルーティングするように構成されている、請求項７に記載のディスプレイ。
9. 前記追加の導電線が、正電源信号を前記アクティブ領域内の前記複数の画素のうちの少なくとも２つにルーティングするように構成されている、請求項８に記載のディスプレイ。
10. 前記追加の導電線が、接地電源信号を前記アクティブ領域内の前記複数の画素のうちの少なくとも２つにルーティングするように構成されている、請求項７に記載のディスプレイ。
11. 前記追加の導電線が、前記制御線に対して垂直である、請求項７に記載のディスプレイ。
12. 前記第１の抵抗が、前記第３の抵抗よりも少なくとも５倍大きい、請求項１に記載のディスプレイ。
13. 前記第１の抵抗が、前記第３の抵抗よりも少なくとも１０倍大きい、請求項１に記載のディスプレイ。
14. 前記シリコントランジスタの前記ゲート導体が、モリブデンを使用して形成されている、請求項１に記載のディスプレイ。
15. 前記第１のソース－ドレイン層内の前記材料が、アルミニウム、銅、銀、及び金からなる群から選択される金属を使用して形成されている、請求項１に記載のディスプレイ。
16. ディスプレイであって、
    周辺と、
    前記周辺内のアクティブ領域内に形成された複数の画素と、
    前記周辺の縁部に沿って形成された電源回路と、
    前記ディスプレイの前記周辺全体に沿って形成された接地電源線と、
    前記アクティブ領域内の画素の列に沿ってのみルーティングされた追加の接地電源線であって、前記接地電源線に関連付けられた最も高い電圧降下の点が前記ディスプレイの中心に配置されることを確実にするように構成されている、追加の接地電源線と、
    を備える、ディスプレイ。
17. 前記追加の接地電源線が、前記電源回路が形成されている前記周辺の前記縁部に垂直である、請求項１６に記載のディスプレイ。
18. 前記複数の画素内の各画素列が、前記追加の接地電源線のうちの１つに結合されている、請求項１６に記載のディスプレイ。
19. ディスプレイであって、
    周辺と、
    前記周辺内のアクティブ領域内に形成された複数の画素と、
    前記周辺の縁部に沿って形成された電源回路と、
    前記ディスプレイの前記周辺全体に沿って形成された正電源線と、
    前記アクティブ領域内の画素の行に沿ってのみルーティングされた追加の正電源線であって、前記ディスプレイにわたる輝度差を軽減するように構成されている、追加の正電源線と、
    を備える、ディスプレイ。
20. 前記追加の正電源線が、前記電源回路が形成されている前記周辺の前記縁部に平行である、請求項１９に記載のディスプレイ。