KR101191646B1 - 표시장치 및 그의 제조방법 - Google Patents
표시장치 및 그의 제조방법 Download PDFInfo
- Publication number
- KR101191646B1 KR101191646B1 KR1020100049334A KR20100049334A KR101191646B1 KR 101191646 B1 KR101191646 B1 KR 101191646B1 KR 1020100049334 A KR1020100049334 A KR 1020100049334A KR 20100049334 A KR20100049334 A KR 20100049334A KR 101191646 B1 KR101191646 B1 KR 101191646B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- source
- electrode
- drain
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 81
- 239000010410 layer Substances 0.000 claims abstract description 228
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 230000008569 process Effects 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 6
- 229910001887 tin oxide Inorganic materials 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 4
- 229910001316 Ag alloy Inorganic materials 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 229910016048 MoW Inorganic materials 0.000 claims description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 57
- 238000002425 crystallisation Methods 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 23
- 230000008025 crystallization Effects 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 17
- 239000007772 electrode material Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 14
- 230000005525 hole transport Effects 0.000 description 11
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000006698 induction Effects 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- 239000012044 organic layer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 239000003054 catalyst Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000005247 gettering Methods 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- POXIZPBFFUKMEQ-UHFFFAOYSA-N 2-cyanoethenylideneazanide Chemical group [N-]=C=[C+]C#N POXIZPBFFUKMEQ-UHFFFAOYSA-N 0.000 description 2
- HXWWMGJBPGRWRS-CMDGGOBGSA-N 4- -2-tert-butyl-6- -4h-pyran Chemical compound O1C(C(C)(C)C)=CC(=C(C#N)C#N)C=C1\C=C\C1=CC(C(CCN2CCC3(C)C)(C)C)=C2C3=C1 HXWWMGJBPGRWRS-CMDGGOBGSA-N 0.000 description 2
- VFUDMQLBKNMONU-UHFFFAOYSA-N 9-[4-(4-carbazol-9-ylphenyl)phenyl]carbazole Chemical compound C12=CC=CC=C2C2=CC=CC=C2N1C1=CC=C(C=2C=CC(=CC=2)N2C3=CC=CC=C3C3=CC=CC=C32)C=C1 VFUDMQLBKNMONU-UHFFFAOYSA-N 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- NRCMAYZCPIVABH-UHFFFAOYSA-N Quinacridone Chemical compound N1C2=CC=CC=C2C(=O)C2=C1C=C1C(=O)C3=CC=CC=C3NC1=C2 NRCMAYZCPIVABH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- IBHBKWKFFTZAHE-UHFFFAOYSA-N n-[4-[4-(n-naphthalen-1-ylanilino)phenyl]phenyl]-n-phenylnaphthalen-1-amine Chemical compound C1=CC=CC=C1N(C=1C2=CC=CC=C2C=CC=1)C1=CC=C(C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C3=CC=CC=C3C=CC=2)C=C1 IBHBKWKFFTZAHE-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 2
- OGGKVJMNFFSDEV-UHFFFAOYSA-N 3-methyl-n-[4-[4-(n-(3-methylphenyl)anilino)phenyl]phenyl]-n-phenylaniline Chemical compound CC1=CC=CC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=C(C)C=CC=2)=C1 OGGKVJMNFFSDEV-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- YMWUJEATGCHHMB-UHFFFAOYSA-N Dichloromethane Chemical compound ClCCl YMWUJEATGCHHMB-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- -1 amine compound Chemical class 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical class C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- UFVXQDWNSAGPHN-UHFFFAOYSA-K bis[(2-methylquinolin-8-yl)oxy]-(4-phenylphenoxy)alumane Chemical compound [Al+3].C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC([O-])=CC=C1C1=CC=CC=C1 UFVXQDWNSAGPHN-UHFFFAOYSA-K 0.000 description 1
- VBVAVBCYMYWNOU-UHFFFAOYSA-N coumarin 6 Chemical compound C1=CC=C2SC(C3=CC4=CC=C(C=C4OC3=O)N(CC)CC)=NC2=C1 VBVAVBCYMYWNOU-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 125000002080 perylenyl group Chemical group C1(=CC=C2C=CC=C3C4=CC=CC5=CC=CC(C1=C23)=C45)* 0.000 description 1
- CSHWQDPOILHKBI-UHFFFAOYSA-N peryrene Natural products C1=CC(C2=CC=CC=3C2=C2C=CC=3)=C3C2=CC=CC3=C1 CSHWQDPOILHKBI-UHFFFAOYSA-N 0.000 description 1
- 125000000843 phenylene group Chemical group C1(=C(C=CC=C1)*)* 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- YYMBJDOZVAITBP-UHFFFAOYSA-N rubrene Chemical compound C1=CC=CC=C1C(C1=C(C=2C=CC=CC=2)C2=CC=CC=C2C(C=2C=CC=CC=2)=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 YYMBJDOZVAITBP-UHFFFAOYSA-N 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
- H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
표시장치는 제1영역, 제2영역 및 제3영역을 포함하는 기판; 상기 기판의 제1영역 및 제2영역에 각각 형성되고, 채널영역 및 소오스/드레인 영역을 포함하는 반도체층; 상기 반도체층 상에 형성되고, 각각의 채널영역과 대응되는 영역에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극; 상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극; 상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 형성되는 화소전극; 상기 소오스/드레인 전극 및 상기 화소전극을 포함하는 기판 전면에 형성된 층간절연막; 및 상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함한다.
Description
본 발명은 표시장치 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 저저항 배선을 구현하기 위한 표시장치에 관한 것이다.
일반적으로 표시장치의 하나인 유기 전계 발광 표시 장치는 형광성 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시 소자이다. 이는 매트릭스(matrix) 형태로 배치된 NㅧM 개의 화소(pixel)들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix) 방식으로 나뉘어진다. 상기 능동 매트릭스 방식의 유기 전계 발광 표시(AMOLED) 소자는 수동 매트릭스 방식에 비해 전력 소모가 적어 대면적 구현에 적합하며 고해상도를 갖는 장점이 있다.
또한, 유기 전계 발광 표시 장치는 발광 방식에 따라 배면 발광(bottom emission) 방식과 전면 발광(top emission) 방식으로 나눌 수 있다. 상기 배면 발광 방식은 발광층에서 나온 빛이 박막 트랜지스터 표시판을 통하여 외부로 방출되는 방식이고, 상기 전면 발광 방식은 발광층에서 나온 빛이 공통 전극을 통하여 그대로 외부로 방출되는 방식이다. 이 중 전면 발광 방식은 신호선 및 박막 트랜지스터에 의해 개구율이 영향을 받지 않으므로 유리하다.
한편, TV 등이 대형화됨에 따라, 상기와 같은 상기 능동 매트릭스 방식의 유기 전계 발광 표시(AMOLED) 소자에 사용되는 박막트랜지스터의 배선을 저저항 배선으로 사용해야 하는 필요성이 강화되고 있다.
하지만, 그럼에도 불구하고, 기존의 LTPS(Low-Temperature Poly-Si) 공정 또는 열 결정화 공정 등에서 결정화 또는 활성화를 위한 열처리 공정에 의해 배선의 저항이 증가하기 때문에, 저저항 배선을 구현하는 것이 어려운 문제점이 있고, 이러한 문제를 회피하기 위해 마스크를 더 사용하는 경우에는 공정비용이 증가하는 문제점이 있다.
따라서, 본 발명은 공정 비용을 증가함이 없이 저저항 배선을 구현하기 위한 표시장치 및 그의 제조방법을 제공하는데 목적이 있다.
본 발명의 실시예 따른 표시장치는 제1영역, 제2영역 및 제3영역을 포함하는 기판; 상기 기판의 제1영역 및 제2영역에 각각 형성되고, 채널영역 및 소오스/드레인 영역을 포함하는 반도체층; 상기 반도체층 상에 형성되고, 각각의 채널영역과 대응되는 영역에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극; 상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극; 상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 형성되는 화소전극; 상기 소오스/드레인 전극 및 상기 화소전극을 포함하는 기판 전면에 형성된 층간절연막; 및 상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함한다.
상기 소오스/드레인 전극은 투명도전막과 금속막의 적층구조일 수 있다.
상기 화소전극은 투명도전막으로 이루어질 수 있다.
상기 게이트 전극은 도핑된 비정질 실리콘층 또는 도핑된 다결정 실리콘층으로 이루어질 수 있다.
상기 표시장치는 상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 제1연결배선을 더 포함할 수 있다.
상기 표시장치는, 상기 소오스/드레인 전극과 동일층에 형성되는 데이터 라인 및 전원공급라인을 더 포함할 수 있다.
상기 표시장치는, 상기 층간절연막 상에 형성되고, 상기 제1영역의 드레인 전극에 전기적으로 연결되는 제2연결배선, 상기 제2영역의 게이트 전극에 전기적으로 연결되는 제3연결배선, 상기 제2영역의 드레인 전극에 전기적으로 연결되는 제4연결배선을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시장치의 제조방법은 제1영역, 제2영역 및 제3영역을 포함하는 기판을 제공하는 단계; 상기 기판의 제1영역 및 제2영역에 채널영역 및 소오스/드레인 영역을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 형성되고, 각각의 채널영역과 대응되는 영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 화소전극을 형성하는 단계; 상기 소오스/드레인 전극 및 상기 화소전극을 포함하는 기판 전면에 형성된 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 게이트 라인을 형성하는 단계를 포함한다.
상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극을 형성하는 단계 및 상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 화소전극을 형성하는 단계는, 상기 게이트 전극을 포함하는 기판 전면에 투명도전막 및 금속막을 형성하는 단계; 및 상기 투명도전막 및 금속막을 사진식각공정으로 패터닝하는 단계를 포함할 수 있다.
상기 사진식각공정은 하프톤 마스크를 사용할 수 있으며, 상기 하프톤 마스크는 광차단영역, 반투과영역 및 투과영역을 포함하며, 상기 광차단영역은 상기 소오스/드레인 전극 영역과 대응되고, 상기 반투과영역은 상기 화소전극 영역과 대응될 수 있다.
상기 소오스/드레인 전극은 투명도전막과 금속막의 적층구조이고, 상기 화소전극은 투명도전막으로 이루어질 수 있다.
상기 게이트 전극은 도핑된 비정질 실리콘층 또는 도핑된 다결정 실리콘층으로 이루어질 수 있다.
본 발명에 따른 표시장치는 저저항 배선을 구현하면서 마스크 공정을 저감하여 공정비용을 저감할 수 있는 효과가 있다.
도 1 내지 6은 본 발명의 제1실시예에 따른 표시장치의 제조방법을 설명하기 위한 도면,
도 7a 내지 7c는 본 발명의 제 2 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도,
도 8a 내지 8f는 본 발명의 제 3 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도이다.
도 7a 내지 7c는 본 발명의 제 2 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도,
도 8a 내지 8f는 본 발명의 제 3 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
도 1 내지 6은 본 발명의 제1실시예에 따른 표시장치의 제조방법을 설명하기 위한 도면이다. 이때, "a도"는 표시장치의 평면도이고, "b도 및 c도"는 각각 "a도"의 A-B선에 따른 단면도이다.
먼저, 도 1a 및 도 1b를 참조하면, 유리, 석영, 사파이어 등의 투명절연기판(100)에 제1영역(A), 제2영역(B), 제3영역(C) 및 제4영역(D)을 정의한다. 상기 제1영역(A)은 스위칭 트랜지스터 영역이고, 상기 제2영역(B)은 박막트랜지스터 영역이며, 상기 제3영역(C)은 캐패시터 영역이고, 상기 제4영역(D)는 광취출 영역에 해당한다. 다만, 상기에서 기판을 각각의 영역으로 구분한 것은 설명의 편의를 위하여 구분하였을 뿐, 본 발명에서 상기 각 영역을 구분하는 것에 특별한 의미를 두는 것은 아니다.
다음, 상기 투명절연기판(100)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(110)을 형성한다. 이때, 상기 완충막(110)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(100) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(110) 상부에 소정 두께의 비정질실리콘층(도시안됨)을 증착하고, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization), SGS(Super Grain Silicon)법을 사용하여 결정화하여 다결정 실리콘층(미도시)을 형성한다.
다음, 상기 다결정 실리콘층을 포함하는 전체 표면 상부에 상부에 소정 두께의 게이트절연막 물질층(미도시)을 형성한다. 상기 게이트절연막 물질은 실리콘산화물, 실리콘질화물 또는 그 적층구조로 형성될 수 있다.
다음, 상기 게이트절연막 물질층(미도시) 상에 게이트 전극물질층(미도시)을 형성한다. 이때, 상기 게이트 전극물질은 비정질 실리콘 또는 다결정 실리콘층을 사용하여 형성할 수 있다. 한편, 상기 게이트 전극 물질은 비정질 실리콘층을 형성하면서 도핑공정을 진행하여, 도핑된 비정질 실리콘을 직접 증착하여 사용할 수 있으나, 후술하는 바와 같이, 소오스/드레인 영역에 불순물을 주입하기 위한 도핑 공정에 의해 도핑이 가능하므로, 도핑되지 않은 비정질 실리콘을 사용하여도 무방하다.
다음, 상기 다결정 실리콘층(미도시), 게이트 절연막 물질층(미도시) 및 게이트 전극물질층(미도시)을 사진식각공정으로 패터닝한다.
상기 패터닝에 의하여, 제1영역(A)에는 제1다결정실리콘패턴(121), 제1게이트 절연막(131) 및 제1게이트 전극(141)이 형성되고, 제2영역(B)에는 제2다결정실리콘패턴(122), 제2게이트 절연막(132) 및 제1게이트 전극(142)이 형성되며, 제3영역에서는 캐패시터 하부전극(123a), 유전체막(133) 및 캐패시터 상부전극(143)이 형성된다.
이때, 상기 사진식각공정은 하프톤 마스크(또는 슬릿 마스크)을 사용하여 진행할 수 있으며, 예를 들어, 광차단영역, 반투과영역, 투과영역으로 구분된 하프톤 마스크를 사용하여 진행할 수 있다.
상기에서 광차단영역은 빛을 투과하지 않는 영역으로, 제1게이트 전극, 제2게이트 전극 및 캐패시터 상부전극 영역에 대응되고, 반투과영역은 빛을 일정부분 투과하는 영역으로, 제1다결정실리콘패턴, 제2다결정실리콘패턴 및 캐패시터 하부전극 영역과 대응되며, 투과영역은 빛을 모두 투과하는 영역으로, 다결정 실리콘층을 포함한 게이트 절연막 물질층 및 게이트 전극물질층이 모두 제거된 영역에 대응된다. 상기 하프톤 마스크(또는 슬릿 마스크)를 이용한 사진식각공정은 당업계에서 자명한 기술사항이므로, 이하 구체적인 설명은 생략하기로 한다.
이상과 같이, 제1마스크를 사용하여 본원발명의 다결정 실리콘층 패턴 및 게이트 전극층을 형성할 수 있다. 한편, 도면부호 123은 상기 캐패시터 하부전극(123a)으로부터 연장되어 후술하는 화소전극과 연결되는 다결정 실리콘층 패턴(123)에 해당한다.
다음으로, 도 2a 및 도 2b를 참조하면, 상기 게이트 전극 및 캐패시터 상부전극을 포함하는 기판 전면에 n형 또는 p형 불순물을 도핑하여, 제1영역(A) 및 제2영역(B)에 각각 소오스/드레인 영역(121a, 121c, 122a, 122c) 및 채널영역(121b, 122b)을 정의하여 반도체층(121, 122)을 형성한다. 상기 n형 불순물로는 인(P)이 바람직하며, 상기 p형 불순물로는 붕소(B)가 바람직하다.
이때, 상기 채널영역(121b, 122b)은 제1게이트 전극(141) 및 제2게이트 전극(142)에 의해 이온주입이 차단되어 비도핑영역에 해당하며, 한편, 상기 비정질 실리콘층으로 이루어지는 제1게이트 전극(141) 및 제2게이트 전극(142)은 상기 불순물 도핑공정에 의해 도핑된 비정질 실리콘층 또는 도핑된 다결정 실리콘층으로 이루어지게 된다.
한편, 상기 도핑된 불순물을 활성화하기 위한 열처리 공정을 진행할 수 있다.
계속해서 도 2a 및 도 2b를 참조하면, 상기 게이트 전극 및 캐패시터 상부전극을 포함하는 기판 전면에 투명도전막(150)을 형성하고, 상기 투명도전막(150) 상에 금속막(160)을 형성한다.
상기 투명도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(Tin Oxide) 및 ZnO(Zinc Oxide)로 이루어지는 군에서 선택되는 어느 하나의 물질을 사용할 수 있고, 상기 금속막은 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조로 이루어진 군에서 선택되는 하나의 적층구조로 형성할 수 있다.
한편, 도면부호 123b는 상기 캐패시터 하부전극(123a)으로부터 연장되어 후술하는 화소전극과 연결되는 도핑된 다결정 실리콘층 패턴(123b)에 해당한다.
다음으로, 도 3a 및 도 3b를 참조하면, 상기 투명도전막(150) 및 금속막(160)을 사진식각공정으로 패터닝한다.
상기 패터닝에 의하여, 제1영역(A)에 상기 소오스/드레인 영역(121a, 121c)에 전기적으로 연결되는 소오스/드레인 전극을 형성하고, 제2영역(A)에 상기 소오스/드레인 영역(122a, 122c)에 전기적으로 연결되는 소오스/드레인 전극을 형성한다.
이때, 상기 제1영역 및 제2영역의 소오스전극은 투명도전막 패턴(151a, 152a)과 금속막 패턴(161a, 162a)의 적층구조로 이루어지며, 상기 제1영역 및 제2영역의 드레인 전극도 투명도전막 패턴(151b, 152b)과 금속막 패턴(161b, 162b)의 적층구조로 이루어진다.
또한, 상기 소오스/드레인 전극을 형성하면서, 데이터 라인 및 전원공급라인이 동시에 형성되며, 이때, 상기 데이터 라인은 투명도전막 패턴(151c)과 금속막 패턴(161c)의 적층구조로 이루어지고, 상기 전원공급라인도 투명도전막패턴(미도시)과 금속막패턴(162c)의 적층구조로 이루어진다.
또한, 상기 소오스/드레인 전극을 형성하면서, 제4영역(D)에는 화소전극이 동시에 형성된다. 즉, 상기 제4영역(D)은 상기 금속막은 제거되고 투명도전막 패턴(153)만 형성되어, 상기 투명도전막 패턴(153)이 화소전극의 역할을 하게 된다.
한편, 도면부호 154는 상기 화소전극으로부터 연장되어, 상기 캐패시터 하부전극으로 연결되는 배선에 해당하고, 도면부호 163a는 화소전극(153)을 상기 제2영역(B)의 드레인 전극과 연결시키는 금속막 패턴(163a)에 해당한다. 다만, 상기 금속막 패턴(163a)도 제거되어, 상기 화소전극(153)이 제2영역(B)의 드레인 전극과 직접 연결되는 것도 가능하다.
이때, 상기 사진식각공정은 하프톤 마스크(또는 슬릿 마스크)을 사용하여 진행할 수 있으며, 예를 들어, 광차단영역, 반투과영역, 투과영역으로 구분된 하프톤 마스크를 사용하여 진행할 수 있다.
상기에서 광차단영역은 빛을 투과하지 않는 영역으로, 제1영역 및 제2영역의 소오스/드레인 전극, 데이터 라인, 전원공급라인, 금속막 패턴(163a) 영역에 대응되고, 반투과영역은 빛을 일정부분 투과하는 영역으로, 화소전극 영역과 대응되며, 투과영역은 빛을 모두 투과하는 영역으로, 투명도전막(150) 및 금속막(160)이 모두 제거된 영역에 대응된다. 상기 하프톤 마스크(또는 슬릿 마스크)를 이용한 사진식각공정은 당업계에서 자명한 기술사항이므로, 이하 구체적인 설명은 생략하기로 한다.
이상과 같이, 제2마스크를 사용하여 본 발명의 소오스/드레인 전극, 데이터 라인, 전원공급라인 및 화소전극을 형성할 수 있다.
다음으로, 도 4a 및 도 4b를 참조하면, 상기 소오스/드레인 전극, 데이터 라인, 전원공급라인 및 화소전극을 포함하는 기판 전면에 일정 두께의 층간절연막(170)을 형성한다.
이후, 사진식각공정으로 상기 층간절연막(170)을 식각하여, 복수의 비아콘택홀들(170a, 170b, 170c, 170d, 170e, 170f, 170g, 170f)을 형성한다. 이때, 제3마스크를 사용하여 상기 복수의 비아콘택홀들을 식각할 수 있다.
다음으로, 도 5a 및 도 5b를 참조하면, 상기 복수의 비아콘택홀들(170a, 170b, 170c, 170d, 170e, 170f, 170g, 170h)을 포함하는 기판 전면에 금속막(미도시)을 형성하고, 이후, 제4마스크를 사용하여 상기 금속막을 사진식각공정으로 패터닝한다. 이때, 상기 금속막은 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조로 이루어진 군에서 선택되는 하나의 적층구조로 형성할 수 있다.
상기 패터닝에 의하여, 제1영역(A)에 제1게이트 전극(141)에 전기적으로 연결되는 제1연결배선(181)을 형성하고, 드레인 전극에 전기적으로 연결되는 제2연결배선(182)을 형성한다. 또한, 제2영역(B)에 제2게이트 전극(142)에 전기적으로 연결되는 제3연결배선(183)을 형성하고, 드레인 전극에 전기적으로 연결되는 제4연결배선(184)을 형성한다. 또한, 제3영역(B)에 캐패시터 상부전극(143)과 전기적으로 연결되는 제5연결배선(185)를 형성한다. 또한, 금속막 패턴(163a)과 전기적으로 연결되는 제6연결배선(186)을 형성한다.
또한, 상기 연결배선들이 형성되면서, 게이트 라인(180a)이 동시에 형성되고, 또한, 보조 전원공급라인(180b)을 형성할 수 있다.
이때, 상기 제1연결배선(181)은 상기 게이트 라인(180a)과 전기적으로 연결된다. 또한, 상기 제2연결배선(182), 제3연결배선(183) 및 제5연결배선(185)은 서로 연결되어, 제1영역의 드레인 전극, 제2영역의 제2게이트 전극, 캐패시터 상부전극은 전기적으로 연결되게 된다.
또한, 제4연결배선(184)은 제6연결배선(186)과 전기적으로 연결되어 제2영역의 드레인 전극이 캐패시터 하부전극과 전기적으로 연결된다.
한편, 보조 전원공급라인(180b)은 비아콘택홀(170h)을 통하여 전원공급라인(162c)에 전기적으로 연결되며, 다만, 상기 보조 전원공급라인은 형성하지 않아도 무방하다.
이상과 같이, 제4마스크를 사용하여 상기 금속막을 사진식각공정으로 패터닝함으로써, 게이트 라인 및 보조 전원공급라인을 형성할 수 있으며, 또한, 각각의 구성을 연결시키는 연결배선을 형성할 수 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 상기 게이트 라인, 보조 전원공급라인 및 연결배선들을 포함하는 기판 전면에 일정 두께의 화소정의막(190)을 형성하고, 제5마스크를 사용하여, 상기 화소전극(153)의 일정부분을 노출시키는 개구부(190a)를 형성함으로써, 광취출영역을 정의한다.
상기 화소정의막은 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), SOG(spin on glass) 및 아크릴레이트(acrylate)로 이루어진 군에서 선택되는 1종의 물질로 형성될 수 있다.
이상과 같은 본 발명은 비정질 실리콘층의 결정화 또는 도핑된 이온의 활성화를 위한 열처리 공정을 진행한 이후에 소오스/드레인 전극, 데이터 라인, 전원공급라인, 게이트 라인, 보조 전원공급라인 및 이들을 전기적으로 연결시키는 연결배선 등을 형성함을 알 수 있다.
즉, 종래에는 열처리 공정 이전에 게이트 라인 및 연결배선 등을 형성하였기 때문에, 상기 층들의 물질로 저저항 금속을 사용하더라도, 열처리 공정에 의해 배선의 저항이 증가하게 되고, 따라서, 저저항 배선을 구현하는 것이 어려운 문제점이 있었다.
하지만, 본 발명에서는 박막트랜지스터의 각종 배선을 열처리 공정 이후에 형성하기 때문에 저저항 배선을 구현하는 것이 가능하다.
또한, 상기 저저항 배선을 구현함에 있어서, 소오스/드레인 전극 등을 형성하면서 화소전극을 동시에 형성한다. 또한, 상기 소오스/드레인 전극을 소오스/드레인 영역과 전기적으로 연결시킴에 있어서도, 콘택홀 공정, 즉, 소오스/드레인 영역에 절연막을 형성하고, 콘택홀을 형성한 이후에 소오스 드레인 전극을 전기적으로 연결시키는 공정을 배제하고, 소오스/드레인 영역에 소오스/드레인 전극을 직접 전기적으로 연결시키게 된다.
즉, 본 발명에서는 5 마스크만을 사용하여 화소전극(153)의 일정부분을 노출시키는 개구부(190a)를 형성하여 광취출영역을 정의하는 공정을 완성할 수 있으며, 따라서, 저저항 배선을 구현하면서 마스크 공정을 저감하여 공정비용을 저감할 수 있다.
다음으로, 도 6c를 참조하면, 상기 개구부(190a)를 포함하는 화소정의막 상에 유기막층(191)을 형성한다. 상기 유기막층(191)은 저분자 증착법 또는 레이저 열전사법에 의해 형성된다. 상기 유기막층(191)은 전자주입층, 전자수송층, 홀 주입층, 홀 수송층, 홀 장벽층 및 유기발광층으로부터 선택되는 적어도 하나 이상의 박막으로 형성될 수 있다.
상기 홀 수송층을 형성하는 홀 수송성 물질로는 N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘{N,N'-di(naphthalene-1-yl)-N,N'-diphenyl-benzidine:a-NPB}, N,N'-비스(3-메틸페닐)-N,N'-디페닐-[1,1'-비페닐]-4,4'-디아민(TPD) 등을 사용할 수 있다. 그리고 홀수송층의 막두께는 10 내지 50nm 범위로 형성할 수 있다. 상기 홀수송층의 두께 범위를 벗어나는 경우에는 홀 주입 특성이 저하되므로 바람직하지 못하다.
이러한 홀 수송층에는 홀수송성 물질이외에 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 부가할 수 있으며, 이러한 도펀트로는 4-(디시아노메틸렌)-2-터트-부틸-6-(1,1,7,7-테트라메틸줄로리딜-9-에닐)-4H-피란(4-(dicyanomethylene)-2-t-butyl-6-(1,1,7,7-tetramethyljulolidyl-9-enyl)-4H-pyran: DCJTB), 쿠마린6(Coumarin 6), 루브레네(Rubrene), DCM, DCJTB, 페닐렌(Perylene), 퀴나크리돈(Quinacridone) 등을 이용하며, 그 함량은 홀수송층 형성용 물질 총중량에 대하여 0.1 내지 5중량%를 사용한다. 이와 같이 홀수송층 형성시 도펀트를 부가하면, 발광색을 도펀트 종류 및 함량에 따라 조절가능하며, 홀수송층의 열적 안정성을 개선하여 소자의 수명을 향상시키는 잇점이 있다.
또한, 상기 홀 주입층은 스타버스트(starbust) 아민계 화합물을 이용하여 형성할 수 있으며, 홀 주입층의 두께는 30 내지 100nm로 형성할 수 있다. 상기 홀주입층의 두께 범위를 벗어나는 경우에는 홀 주입 특성이 불량하므로 바람직하지 못하다. 상기 홀 주입층을 통하여 대향전극과 홀수송층간의 접촉저항을 감소시키고, 애노드전극의 홀 수송능력이 향상시켜 소자의 특성이 전반적으로 개선되는 효과를 얻을 수 있다.
본 발명의 발광층의 형성재료는 특별히 제한되지는 않으며, 구체적인 예로서 CBP(4,4'-bis(carbazol-9-yl)-biphenyl)을 들 수 있다.
본 발명의 발광층은 상술한 홀수송층과 마찬가지로 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 더 함유할 수 있으며, 이때, 도펀트 종류 및 함량은 홀수송층의 경우와 거의 동일한 수준이며, 상기 발광층의 막두께는 10 내지 40 nm 범위인 것이 바람직하다.
상기 전자수송층을 형성하는 전자수송성 물질로는 트리스(8-퀴놀리놀라토)-알루미늄(tris(8-quinolinolate)-aluminium: Alq 3 ), Almq 3 을 이용하며, 상술한 홀수송층과 마찬가지로 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 더 함유하기도 한다. 이때, 도펀트 종류 및 함량은 홀수송층의 경우와 거의 동일한 수준이며, 상기 전자수송층의 막두께는 30 내지 100nm 범위로 할 수 있다. 상기 전자수송층의 두께 범위를 벗어나는 경우에는 효율 저하 및 구동전압이 상승하여 바람직하지 못하다.
상기 발광층과 전자수송층 사이에는 홀 장벽층(HBL)이 더 형성될 수 있다. 여기에서 홀 장벽층은 인광발광물질에서 형성되는 엑시톤이 전자수송층으로 이동되는것을 막아주거나 홀이 전자수송층으로 이동되는 것을 막아주는 역할을 하는 것으로, 상기 홀 장벽층 형성 재료로서 BAlq를 사용할 수 있다.
상기 전자주입층은 LiF로 이루어진 물질로 형성할 수 있으며, 이의 두께는 0.1 내지 10nm 범위로 형성할 수 있다. 상기 전자주입층층의 두께범위를 벗어나는 경우에는 구동전압이 상승하여 바람직하지 못하다.
이어서, 상기 유기막층(191)을 포함하는 기판 전면에 대향전극(192)을 형성하여 본 발명에 따른 유기전계발광표시장치를 제조할 수 있다. 이때, 상기 대향전극은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 합금으로 이루어지는 군에서 선택되는 어느 하나의 물질로 형성할 수 있다.
도 7a 내지 7c는 본 발명의 제 2 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도이다.
본 발명의 제 2 실시예에 따른 표시장치의 제조방법은 후술하는 것을 제외하고는 상기 제 1 실시예에 따른 표시장치의 제조방법과 동일할 수 있다.
먼저, 도 7a를 참조하면, 유리, 석영, 사파이어 등의 투명절연기판(200)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(210)을 형성한다.
다음, 상기 완충막(210) 상부에 소정 두께의 비정질실리콘층(도시안됨)을 증착하고, 상기 비정질실리콘층을 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization), SGS(Super Grain Silicon)법, 즉, 금속촉매를 사용하는 결정화법을 사용하여 결정화하여 다결정 실리콘층(미도시)을 형성한다.
다음, 상기 다결정 실리콘층을 포함하는 전체 표면 상부에 상부에 소정 두께의 게이트절연막 물질층(미도시)을 형성한다. 상기 게이트절연막 물질은 실리콘산화물, 실리콘질화물 또는 그 적층구조로 형성될 수 있다.
다음 상기 게이트절연막 물질층(미도시) 상에 게이트 전극물질층(미도시)을 형성한다. 이때, 상기 게이트 전극물질은 비정질 실리콘을 사용하여 형성할 수 있다. 한편, 상기 게이트 전극 물질은 비정질 실리콘층을 형성하면서 도핑공정을 진행하여, 도핑된 비정질 실리콘을 직접 증착하여 사용할 수 있으나, 후술하는 바와 같이, 소오스/드레인 영역에 불순물을 주입하기 위한 도핑 공정에 의해 도핑이 가능하므로, 도핑되지 않은 비정질 실리콘을 사용하여도 무방하다.
다음, 상기 다결정 실리콘층(미도시), 게이트 절연막 물질층(미도시) 및 게이트 전극물질층(미도시)를 사진식각공정으로 패터닝한다. 이는 상기 제 1 실시예와 동일하므로, 구체적인 설명은 생략하기로 한다.
다음으로, 상기 게이트 전극 및 캐패시터 상부전극을 포함하는 기판 전면에 n형 또는 p형 불순물을 도핑하여, 각각 소오스/드레인 영역(221a, 221c, 222a, 222c) 및 채널영역(221b, 222b)을 정의하여 반도체층(221, 222)을 형성한다. 상기 n형 불순물로는 인(P)이 바람직하며, 상기 p형 불순물로는 붕소(B)가 바람직하다.
이로써, 제1영역(A)에는 제1다결정실리콘패턴(221), 제1게이트 절연막(231) 및 제1게이트 전극(241)이 형성되고, 제2영역(B)에는 제2다결정실리콘패턴(222), 제2게이트 절연막(232) 및 제1게이트 전극(242)이 형성되며, 제3영역에서는 캐패시터 하부전극(223a), 유전체막(233) 및 캐패시터 상부전극(243)이 형성된다.
한편, 도면부호 223b는 상기 캐패시터 하부전극(223a)으로부터 연장되어 화소전극과 연결되는 도핑된 다결정 실리콘층 패턴(223b)에 해당한다.
계속해서 도 7b를 참조하면, 상기 게이트 전극 및 캐패시터 상부전극을 포함하는 기판 전면에 절연막(250)을 형성하고, 상기 절연막(250) 상에 금속층, 금속 실리사이드층, 또는 이들의 이중층(251)을 형성한다.
여기서, 상기 금속층, 금속 실리사이드층, 또는 이들의 이중층(251)은 상기 반도체층(321, 322) 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들 금속의 합금을 포함하는 금속층이거나, 또는 이들 금속의 금속 실리사이드층을 사용하는 것이 바람직하다. 상기 금속층, 금속 실리사이드층, 또는 이들의 이중층(251)의 금속 또는 금속 실리사이드는 게터링용 금속 또는 금속 실리사이드이다.
즉, 본 발명의 제 2 실시예는 다결정 실리콘층이 결정화 유도 금속을 이용하는 MIC법, MILC법, 또는 SGS법(Super Grain Silicon)등을 이용하여 결정화된 경우에 상기 반도체층 내에 잔존하는 결정화 유도 금속을 게터링하기 위함이다.
이후, 상기 기판을 열처리하여 결정화 유도 금속을 게터링할 수 있으며, 상기 게터링 공정은 당업계에서 자명한 사항이므로, 구체적인 설명은 생략하기로 한다.
이때, 상기 열처리 공정은 450℃ 내지 900℃의 온도 범위에서 30초 이상 10 시간 이하의 시간 동안 행한다. 열처리 온도를 450℃ 미만으로 하는 경우에는 반도체층에 잔존하는 결정화 유도 금속이 충분히 제거되기 어렵고, 상기 열처리 온도를 900℃ 초과로 하는 경우에는 고온으로 인해 기판의 변형이 발생할 수 있다. 또한, 열처리 시간을 30초 미만으로 하는 경우에는 반도체층에 잔존하는 결정화 유도 금속이 충분히 제거되기 어렵고, 상기 열처리 시간이 10 시간 초과로 하는 경우에는 장시간의 열처리에 따른 기판의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다.
한편, 상기 열처리 공정에 의해 상기 도핑된 불순물이 활성화 되므로, 도핑된 불순물의 활성화를 위한 별도의 열처리 공정을 생략할 수 있다.
계속해서, 도 7c를 참조하면, 상기 게터링용 절연막(250) 및 금속층, 금속 실리사이드층, 또는 이들의 이중층(251)을 제거하고, 본 발명의 제 2 실시예에 따른 게이트 전극 및 캐패시터 상부전극을 포함하는 기판을 형성할 수 있다.
이하의 공정은 상술한 제 1 실시예와 동일(도 2a 이후의 공정)하므로 생략하기로 하며, 이로써, 본 발명의 제 2 실시예에 따른 표시장치를 제조할 수 있다.
도 8a 내지 8f는 본 발명의 제 3 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도이다.
본 발명의 제 3 실시예에 따른 표시장치의 제조방법은 후술하는 것을 제외하고는 상기 제 1 실시예에 따른 표시장치의 제조방법과 동일할 수 있다.
먼저, 도 8a를 참조하면, 유리, 석영, 사파이어 등의 투명절연기판(300)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(310)을 형성한다.
다음, 상기 완충막(310) 상부에 소정 두께의 비정질실리콘층(도시안됨)을 증착하고, 상기 비정질실리콘층을 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization), SGS(Super Grain Silicon)법, 즉, 금속촉매를 사용하는 결정화법을 사용하여 결정화하여 다결정 실리콘층(320)을 형성한다.
다음, 상기 다결정 실리콘층을 포함하는 전체 표면 상부에 상부에 소정 두께의 게이트절연막 물질층(330)을 형성한다. 상기 게이트절연막 물질은 실리콘산화물, 실리콘질화물 또는 그 적층구조로 형성될 수 있다.
다음 상기 게이트절연막 물질층(330) 상에 게이트 전극물질층(340)을 형성한다. 이때, 상기 게이트 전극물질은 비정질 실리콘을 사용하여 형성할 수 있다. 한편, 상기 게이트 전극 물질은 비정질 실리콘층을 형성하면서 도핑공정을 진행하여, 도핑된 비정질 실리콘을 직접 증착한다.
다음, 도 8b를 참조하면, 상기 게이트 전극물질층(330) 상에 더미 게이트 물질층(350)을 형성한다.
다음, 도 8c를 참조하면, 상기 다결정 실리콘층, 게이트 절연막 물질층, 게이트 전극물질층, 더미 게이트 물질층을 사진식각공정으로 패터닝한다. 이는 상기 제 1 실시예와 동일하므로, 구체적인 설명은 생략하기로 한다.
다만, 본 발명의 제 3 실시예에서는 상술한 바와 같이, 더미 게이트 물질층을 포함하고 있고, 따라서, 상기 패터닝에 의해 게이트 전극(341, 342) 및 캐패시터 상부전극 상에 더미 게이트 패턴(351, 352, 353)이 형성되어 있다.
다음, 도 8d를 참조하면, 상기 더미 게이트 패턴(351, 352, 353)을 포함하는 기판 전면에 Al층(360)을 형성한다. 상기 Al층은 후술하는 바와 같이, 소오스/드레인 영역을 형성하기 위한 층에 해당한다.
다음, 도 8e를 참조하면, 상기 Al층(360) 상에 절연막(370)을 형성하고, 상기 절연막(370) 상에 금속층, 금속 실리사이드층, 또는 이들의 이중층(380)을 형성한다.
상기 절연막(370) 및 금속층, 금속 실리사이드층, 또는 이들의 이중층(380)은 상술한 제 2 실시예와 같이, 다결정 실리콘층이 결정화 유도 금속을 이용하는 MIC법, MILC법, 또는 SGS법(Super Grain Silicon)등을 이용하여 결정화된 경우에 상기 반도체층 내에 잔존하는 결정화 유도 금속을 게터링하기 위함으로, 구체적인 설명은 생략하기로 한다.
이후, 상기 기판을 열처리하여 결정화 유도 금속을 게터링할 수 있으며, 상기 열처리 공정은 450℃ 내지 900℃의 온도 범위에서 30초 이상 10 시간 이하의 시간 동안 행한다.
한편, 본 발명의 제 3 실시예에서는 상기 열처리에 의하여, 상기 Al층(360)의 Al이 다결정 실리콘층으로 확산하여 소오스/드레인 영역을 형성하게 된다. 즉, 상기 Al이 다결정 실리콘층으로 확산하여 Al-Si 고용체를 형성하게 되고, 상기 Al-Si 고용체는 억셉터(acceptor) 역할을 하기 때문에, 본 발명의 제 3 실시예에 따른 소오스/드레인 영역은 P 형 불순물이 도핑된 것과 동일한 효과가 있다.
즉, 상기 열처리 공정에 의하여, 각각 소오스/드레인 영역(321a, 321c, 322a, 322c) 및 채널영역(321b, 322b)을 정의하여 반도체층(321, 322)을 형성하며, 이때, 상기 채널영역(321b, 322b)은 Al의 확산시 더미 게이트 패턴에 의하여 확산이 차단되므로, 진성영역에 해당한다.
이로써, 제1영역(A)에는 제1다결정실리콘패턴(321), 제1게이트 절연막(331) 및 제1게이트 전극(341)이 형성되고, 제2영역(B)에는 제2다결정실리콘패턴(322), 제2게이트 절연막(332) 및 제1게이트 전극(342)이 형성되며, 제3영역에서는 캐패시터 하부전극(323a), 유전체막(333) 및 캐패시터 상부전극(343)이 형성된다.
한편, 도면부호 323b는 상기 캐패시터 하부전극(323a)으로부터 연장되어 화소전극과 연결되는 도핑된 다결정 실리콘층 패턴(323b)에 해당한다.
이하의 공정은 상술한 제 1 실시예와 동일(도 2a 이후의 공정)하므로 생략하기로 하며, 이로써, 본 발명의 제 3 실시예에 따른 표시장치를 제조할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
제1영역(A), 제2영역(B), 제3영역(C), 반도체층(121), 게이트 절연막(231), 게이트 전극(341), 화소전극(153), 층간절연막(170), 게이트 라인(180a)
Claims (20)
- 제1영역, 제2영역 및 제3영역을 포함하는 기판;
상기 기판의 제1영역 및 제2영역에 각각 형성되고, 채널영역 및 소오스/드레인 영역을 포함하는 반도체층;
상기 반도체층 상에 형성되고, 각각의 채널영역과 대응되는 영역에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성되는 게이트 전극;
상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극;
상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 형성되는 화소전극;
상기 게이트 전극 상에 형성되고, 상기 소오스/드레인 전극 및 상기 화소전극을 포함하는 기판 전면에 형성된 층간절연막; 및
상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함하는 표시장치. - 제 1 항에 있어서,
상기 소오스/드레인 전극은 투명도전막과 금속막의 적층구조인 표시장치. - 제 2 항에 있어서,
상기 투명도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(TinOxide) 및 ZnO(Zinc Oxide)로 이루어지는 군에서 선택되는 어느 하나의 물질이고, 상기 금속막은 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층, 또는 Mo, Cu, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조인 표시장치. - 제 1 항에 있어서,
상기 화소전극은 투명도전막으로 이루어진 표시장치. - 제 4 항에 있어서,
상기 투명도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(TinOxide) 및 ZnO(Zinc Oxide)로 이루어지는 군에서 선택되는 어느 하나의 물질인 표시장치. - 제 1 항에 있어서,
상기 게이트 전극은 도핑된 비정질 실리콘층 또는 도핑된 다결정 실리콘층으로 이루어진 표시장치. - 제 1 항에 있어서,
상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 제1연결배선을 더 포함하는 표시장치. - 제 1 항에 있어서,
상기 소오스/드레인 전극과 동일층에 형성되는 데이터 라인 및 전원공급라인을 더 포함하는 표시장치. - 제 1 항에 있어서,
상기 층간절연막 상에 형성되고, 상기 제1영역의 드레인 전극에 전기적으로 연결되는 제2연결배선, 상기 제2영역의 게이트 전극에 전기적으로 연결되는 제3연결배선, 상기 제2영역의 드레인 전극에 전기적으로 연결되는 제4연결배선을 더 포함하는 표시장치. - 제 9 항에 있어서,
상기 제2연결배선 및 상기 제3연결배선은 서로 전기적으로 연결된 표시장치. - 제 9 항에 있어서,
상기 제4연결배선 및 상기 화소전극은 서로 전기적으로 연결된 표시장치. - 제1영역, 제2영역 및 제3영역을 포함하는 기판을 제공하는 단계;
상기 기판의 제1영역 및 제2영역에 채널영역 및 소오스/드레인 영역을 포함하는 반도체층을 형성하는 단계;
상기 반도체층 상에 형성되고, 각각의 채널영역과 대응되는 영역에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극을 형성하는 단계;
상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 화소전극을 형성하는 단계;
상기 게이트 전극 상에 형성되고, 상기 소오스/드레인 전극 및 상기 화소전극을 포함하는 기판 전면에 층간절연막을 형성하는 단계; 및
상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 게이트 라인을 형성하는 단계를 포함하는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 반도체층의 각각의 소오스/드레인 영역과 직접 접촉하는 소오스/드레인 전극을 형성하는 단계 및 상기 소오스/드레인 전극과 동일층에 형성되고, 상기 제3영역에 화소전극을 형성하는 단계는
상기 게이트 전극을 포함하는 기판 전면에 투명도전막 및 금속막을 형성하는 단계; 및 상기 투명도전막 및 금속막을 사진식각공정으로 패터닝하는 단계를 포함하는 표시장치의 제조방법. - 제 13 항에 있어서,
상기 사진식각공정은 하프톤 마스크를 사용하는 표시장치의 제조방법. - 제 14 항에 있어서,
상기 하프톤 마스크는 광차단영역, 반투과영역 및 투과영역을 포함하며, 상기 광차단영역은 상기 소오스/드레인 전극 영역과 대응되고, 상기 반투과영역은 상기 화소전극 영역과 대응되는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 소오스/드레인 전극은 투명도전막과 금속막의 적층구조이고, 상기 화소전극은 투명도전막으로 이루어지는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 게이트 전극은 도핑된 비정질 실리콘층 또는 도핑된 다결정 실리콘층으로 이루어지는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 층간절연막 상에 형성되고, 상기 층간절연막의 비아콘택홀을 통하여 상기 제1영역의 게이트 전극과 전기적으로 연결되는 제1연결배선을 형성하는 단계를 더 포함하는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 소오스/드레인 전극과 동일층에 형성되는 데이터 라인 및 전원공급라인을 형성하는 단계를 더 포함하는 표시장치의 제조방법. - 제 12 항에 있어서,
상기 층간절연막 상에 형성되고, 상기 제1영역의 드레인 전극에 전기적으로 연결되는 제2연결배선, 상기 제2영역의 게이트 전극에 전기적으로 연결되는 제3연결배선, 상기 제2영역의 드레인 전극에 전기적으로 연결되는 제4연결배선을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100049334A KR101191646B1 (ko) | 2010-05-26 | 2010-05-26 | 표시장치 및 그의 제조방법 |
| TW100115422A TWI549281B (zh) | 2010-05-26 | 2011-05-03 | 顯示器及其製造方法 |
| US13/114,585 US8513671B2 (en) | 2010-05-26 | 2011-05-24 | Display device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100049334A KR101191646B1 (ko) | 2010-05-26 | 2010-05-26 | 표시장치 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110129771A KR20110129771A (ko) | 2011-12-02 |
| KR101191646B1 true KR101191646B1 (ko) | 2012-10-17 |
Family
ID=45021347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100049334A KR101191646B1 (ko) | 2010-05-26 | 2010-05-26 | 표시장치 및 그의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8513671B2 (ko) |
| KR (1) | KR101191646B1 (ko) |
| TW (1) | TWI549281B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522410B (zh) * | 2011-12-22 | 2016-03-02 | 深圳莱宝高科技股份有限公司 | 一种薄膜晶体管阵列基板及其制作方法 |
| KR102046157B1 (ko) * | 2012-12-21 | 2019-12-03 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| CN104103643B (zh) * | 2013-04-08 | 2017-04-12 | 群创光电股份有限公司 | 显示面板以及其包含的薄膜晶体管基板的制备方法 |
| CN106292171A (zh) * | 2015-05-29 | 2017-01-04 | 鸿富锦精密工业（深圳）有限公司 | 电连接结构、阵列基板及绝缘覆盖层的制作方法 |
| CN105304653B (zh) | 2015-11-27 | 2018-07-03 | 深圳市华星光电技术有限公司 | 像素结构、阵列基板、液晶显示面板及像素结构制造方法 |
| KR102566630B1 (ko) * | 2015-12-30 | 2023-08-16 | 엘지디스플레이 주식회사 | 유기발광표시장치 |
| CN106784241B (zh) * | 2016-12-26 | 2019-04-30 | 青岛杰生电气有限公司 | 板上芯片封装方法和板上芯片封装系统 |
| US11462608B2 (en) * | 2020-03-25 | 2022-10-04 | Apple Inc. | Large panel displays with reduced routing line resistance |
| CN111951677A (zh) * | 2020-07-01 | 2020-11-17 | 昆山国显光电有限公司 | 一种显示面板及其制作方法、显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4530450B2 (ja) * | 1999-09-29 | 2010-08-25 | 三洋電機株式会社 | Ｅｌ表示装置 |
| KR20010066393A (ko) | 1999-12-31 | 2001-07-11 | 박종섭 | 박막 트랜지스터의 제조방법 |
| JP2001282701A (ja) | 2000-03-31 | 2001-10-12 | Aiwa Co Ltd | 情報処理装置及び情報処理方法 |
| KR100441433B1 (ko) * | 2001-04-12 | 2004-07-22 | 삼성에스디아이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
| JP2006313363A (ja) | 2006-05-24 | 2006-11-16 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR101243791B1 (ko) | 2006-06-27 | 2013-03-18 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 제조방법 |
| KR20080010865A (ko) | 2006-07-28 | 2008-01-31 | 삼성전자주식회사 | 하이브리드 박막 트랜지스터 및 그 제조방법 |
| JP4909323B2 (ja) * | 2008-07-25 | 2012-04-04 | 住友化学株式会社 | アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法 |
| KR20100019019A (ko) * | 2008-08-08 | 2010-02-18 | 엘지디스플레이 주식회사 | 유기전계 발광소자용 기판 및 이의 제조 방법 |
-
2010
- 2010-05-26 KR KR1020100049334A patent/KR101191646B1/ko active IP Right Grant
-
2011
- 2011-05-03 TW TW100115422A patent/TWI549281B/zh active
- 2011-05-24 US US13/114,585 patent/US8513671B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI549281B (zh) | 2016-09-11 |
| US8513671B2 (en) | 2013-08-20 |
| TW201214695A (en) | 2012-04-01 |
| KR20110129771A (ko) | 2011-12-02 |
| US20110291122A1 (en) | 2011-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101191646B1 (ko) | 표시장치 및 그의 제조방법 | |
| KR101182232B1 (ko) | 유기전계발광 표시장치 | |
| US7420212B2 (en) | Flat panel display | |
| US8822999B2 (en) | Organic light-emitting display device and method of manufacturing the same | |
| TWI535002B (zh) | 有機發光顯示裝置及其製造方法 | |
| US7701132B2 (en) | Organic electroluminescence display device having auxiliary electrode line and method of manufacturing the same | |
| TWI544524B (zh) | 有機發光顯示裝置及其製造方法 | |
| US7830476B2 (en) | Electroluminescence display device comprising a drain electrode being directly contacted with the upper surface of the first transparent conductive layer and the side surface of the second conductive layer and fabricating methods thereof | |
| KR101873448B1 (ko) | 유기발광표시장치 및 이의 제조방법 | |
| US8299478B2 (en) | Organic light emitting diode display device having a pixel defining layer and method of fabricating the same | |
| US8502211B2 (en) | Organic light emitting diode display and manufacturing method thereof | |
| JP5859802B2 (ja) | 有機発光ディスプレイ装置及びその製造方法 | |
| US20120007083A1 (en) | Organic light-emitting display device and manufacturing method of the same | |
| US7626330B2 (en) | Organic electroluminescence display device | |
| KR20170060212A (ko) | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 | |
| US7696583B2 (en) | Thin film transistor and method of fabricating the same | |
| KR100647599B1 (ko) | 유기 전계 발광 표시장치 및 그 제조 방법 | |
| KR102116493B1 (ko) | 유기발광표시장치 및 이의 제조방법 | |
| TW200421216A (en) | Active-matrix organic electroluminesence display device and fabricating method thereof | |
| KR101899477B1 (ko) | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치 | |
| KR101073562B1 (ko) | 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법 | |
| KR101879796B1 (ko) | 유기전계발광 표시장치 및 그 제조방법 | |
| CN105514142A (zh) | 有机发光显示设备和制造有机发光显示设备的方法 | |
| KR100611155B1 (ko) | 유기 전계 발광 표시 장치 및 그의 제조 방법 | |
| KR100825384B1 (ko) | 백색 유기 전계 발광 표시 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150930 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 7 |