KR101994657B1 - 유기전계발광 표시장치 - Google Patents
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Abstract
유기전계발광 표시장치는, 제1 기판, 화소, 게이트 라인, 데이터 라인, 스위칭 트랜지스터, 전원 신호 라인, 구동 트랜지스터, 및 스토리지 커패시터를 포함한다. 또한, 상기 스토리지 커패시터는 제1 전극, 제2 전극 및 제3 전극을 포함한다. 상기 제1 전극은 상기 제1 기판 위에 배치되고, 상기 제2 전극은 상기 게이트 라인과 동일한 물질을 포함하고, 상기 제2 전극은 상기 제1 전극과 절연되어 상기 제1 전극 위에 배치된다. 상기 제3 전극은 상기 제2 전극과 절연되어 상기 제2 전극 위에 배치되고, 상기 제3 전극은 상기 제1 전극과 전기적으로 연결된다.
Description
본 발명은 유기전계발광 표시장치에 관한 것으로, 보다 상세하게는, 표시품질이 향상된 유기전계발광 표시장치에 관한 것이다.
유기전계발광 표시장치는 평판표시장치 중 하나로, 종래에 널리 사용된 액정표시장치를 대체해가고 있다. 유기전계발광 표시장치는 자체적으로 광을 발생시켜 영상을 표시하므로, 액정표시장치와 달리, 그 구성요소로 광을 발생시키는 백라이트 유닛을 필요로 하지 않는다. 따라서, 유기전계발광 표시장치는 액정표시장치보다 그 두께를 감소시키는 데 유리할 뿐만 아니라, 응답 특성이 우수하여 차세대 표시장치로 점차 그 사용 범위가 확대되고 있다.
일반적으로 유기전계발광 표시장치는 애노드 전극, 캐소드 전극, 및 이 두 전극들 사이에 개재되는 유기발광층을 포함한다. 상기 애노드 전극을 통해 상기 유기발광층에 정공이 제공되고, 상기 캐소드 전극을 통해 상기 유기발광층에 전자가 제공된다. 따라서, 상기 유기발광층에 제공된 전자 및 정공이 재결합되어 여기자가 생성되고, 상기 여기자가 여기 상태에서 기저 상태로 그 상태가 변화됨에 따라 발생되는 에너지에 의해 상기 유기발광층으로부터 광이 발생된다.
한편, 유기전계발광 표시장치가 대형화됨에 따라, 상기 유기전계발광 표시장치의 화소들 측으로 각 종 신호들을 전송하는 신호 라인들의 길이가 증가될 수 있다. 이 경우에, 상기 신호 라인들의 저항이 증가되어 상기 신호들의 흐름이 지연될 수 있고, 이에 따라 상기 유기전계발광 표시장치의 표시품질이 저하될 수 있다.
일반적으로 유기전계발광 표시장치는 애노드 전극, 캐소드 전극, 및 이 두 전극들 사이에 개재되는 유기발광층을 포함한다. 상기 애노드 전극을 통해 상기 유기발광층에 정공이 제공되고, 상기 캐소드 전극을 통해 상기 유기발광층에 전자가 제공된다. 따라서, 상기 유기발광층에 제공된 전자 및 정공이 재결합되어 여기자가 생성되고, 상기 여기자가 여기 상태에서 기저 상태로 그 상태가 변화됨에 따라 발생되는 에너지에 의해 상기 유기발광층으로부터 광이 발생된다.
한편, 유기전계발광 표시장치가 대형화됨에 따라, 상기 유기전계발광 표시장치의 화소들 측으로 각 종 신호들을 전송하는 신호 라인들의 길이가 증가될 수 있다. 이 경우에, 상기 신호 라인들의 저항이 증가되어 상기 신호들의 흐름이 지연될 수 있고, 이에 따라 상기 유기전계발광 표시장치의 표시품질이 저하될 수 있다.
본 발명의 목적은 표시품질이 향상된 유기전계발광 표시장치를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한 유기전계발광 표시장치는, 제1 기판, 상기 제1 기판 위에 배치되는 화소, 상기 제1 기판 위에 배치되어 게이트 신호가 흐르는 게이트 라인, 상기 제1 기판 위에 배치되어 데이터 신호가 흐르는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되는 스위칭 트랜지스터, 상기 제1 기판 위에 배치되어 전원 신호가 흐르는 전원 신호 라인, 상기 스위칭 트랜지스터 및 상기 전원신호라인과 전기적으로 연결되어 상기 화소 측으로 제공되는 상기 전원 신호를 스위칭하는 구동 트랜지스터, 및 상기 스위칭 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결되는 스토리지 커패시터를 포함한다.
또한, 상기 스토리지 커패시터는 제1 전극, 제2 전극 및 제3 전극을 포함한다. 상기 제1 전극은 상기 제1 기판 위에 배치되고, 상기 제2 전극은 상기 게이트 라인과 동일한 물질을 포함하고, 상기 제2 전극은 상기 제1 전극과 절연되어 상기 제1 전극 위에 배치된다. 상기 제3 전극은 상기 제2 전극과 절연되어 상기 제2 전극 위에 배치되고, 상기 제3 전극은 상기 제1 전극과 전기적으로 연결된다.
또한, 상기 스토리지 커패시터는 제1 전극, 제2 전극 및 제3 전극을 포함한다. 상기 제1 전극은 상기 제1 기판 위에 배치되고, 상기 제2 전극은 상기 게이트 라인과 동일한 물질을 포함하고, 상기 제2 전극은 상기 제1 전극과 절연되어 상기 제1 전극 위에 배치된다. 상기 제3 전극은 상기 제2 전극과 절연되어 상기 제2 전극 위에 배치되고, 상기 제3 전극은 상기 제1 전극과 전기적으로 연결된다.
본 발명에 따르면, 스위칭 트랜지스터 및 구동 트랜지스터 각각의 게이트 전극은 게이트 라인과 서로 다른 물질을 포함하여 서로 다른 단위 공정에서 형성될 수 있다. 따라서, 상기 게이트 전극의 두께와 상관 없이, 상기 게이트 라인의 두께를 증가시켜 상기 게이트 라인의 저항을 용이하게 감소시킬 수 있고, 이에 따라, 상기 게이트라인의 저항에 의해 게이트 신호의 흐름이 지연되는 것이 최소화되어 유기전계발광 표시장치의 표시품질이 향상 될 수 있다.
또한, 본 발명에서 개시되는 스토리지 커패시터가 갖는 전극들의 구조에 따르면 상기 스토리지 커패시터의 정전 용량이 증가될 수 있다. 따라서, 상기 증가된 정전 용량에 대응되도록 상기 스토리지 커패시터의 전극들의 크기를 축소시키는 대신에 화소의 크기를 증가시킬 수 있으므로, 상기 화소로부터 출력되는 광량이 증가되어 유기전계발광 표시장치의 표시품질이 향상될 수 있다.
또한, 본 발명에서 개시되는 스토리지 커패시터가 갖는 전극들의 구조에 따르면 상기 스토리지 커패시터의 정전 용량이 증가될 수 있다. 따라서, 상기 증가된 정전 용량에 대응되도록 상기 스토리지 커패시터의 전극들의 크기를 축소시키는 대신에 화소의 크기를 증가시킬 수 있으므로, 상기 화소로부터 출력되는 광량이 증가되어 유기전계발광 표시장치의 표시품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 화소의 평면도이다.
도 2a는 도 1의 I-I'을 따라 절취된 단면을 나타내는 단면도이다.
도 2b는 도 1의 II-II'을 따라 절취된 단면을 나타내는 단면도이다.
도 3은 도 1의 III-III'을 따라 절취된 단면을 나타내는 단면도이다.
도 4는 도 1의 IV-IV'을 따라 절취된 단면을 나타내는 단면도이다.
도 5a 및 도 5b들은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 단면들을 나타내는 단면도들이다.
도 2a는 도 1의 I-I'을 따라 절취된 단면을 나타내는 단면도이다.
도 2b는 도 1의 II-II'을 따라 절취된 단면을 나타내는 단면도이다.
도 3은 도 1의 III-III'을 따라 절취된 단면을 나타내는 단면도이다.
도 4는 도 1의 IV-IV'을 따라 절취된 단면을 나타내는 단면도이다.
도 5a 및 도 5b들은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치의 단면들을 나타내는 단면도들이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 도면과 관련된 실시예들을 통해서 용이하게 이해될 수 있을 것이다. 다만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고, 다양한 형태로 응용되어 변형될 수도 있다. 오히려 후술될 본 발명의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고, 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서, 본 발명의 범위가 후술될 실시예들에 의해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 도면 상에 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.
또한, 본 명세서에서 '제1' 및 '제2'등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 '위에' 또는 '상에' 있다고 할 때, 다른 부분 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 화소의 평면도이고, 도 2a는 도 1의 I-I'을 따라 절취된 단면을 나타내는 단면도이고, 도 2b는 도 1의 II-II'을 따라 절취된 단면을 나타내는 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 유기전계발광 표시장치(100)는 다수의 화소들을 포함한다. 도 1에서는 상기 다수의 화소들 중 하나의 화소(PXL)가 그 예로 도시되고, 나머지 화소들에 대한 도시 및 설명은 생략된다.
상기 유기전계발광 표시장치(100)는 제1 기판(S1), 제2 기판(S2), 게이트 라인(GL), 데이터 라인(DL), 전원 신호 라인(DVL), 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2), 스토리지 커패시터(Cst), 및 화소(PXL)를 포함한다.
상기 제1 및 제2 기판들(S1, S2)은 서로 마주한다. 이 실시예에서는, 상기 제1 및 제2 기판들(S1, S2)은 유리기판 또는 플라스틱 기판일 수 있다. 하지만, 본 발명이 상기 제1 및 제2 기판들(S1, S2)의 특성에 한정되는 것은 아니다. 예를 들면, 본 발명의 다른 실시예에서는, 상기 제1 및 제2 기판들(S1, S2)은 금속 기판일 수도 있고, 상기 제1 및 제2 기판들(S1, S2)이 플라스틱 기판 또는 금속 기판인 경우에, 상기 제1 및 제2 기판들(S1, S2)은 플렉서블한 특성을 가질 수도 있다.
상기 제1 기판(S1)이 제1 내지 제6 영역들(A1, A2, A3, A4, A5, A6)을 갖는다고 가정하면, 상기 데이터 라인(DL)은 상기 제1 영역(A1)에 배치되고, 상기 스위칭 트랜지스터(TR2)는 상기 제2 영역(A2)에 배치되고, 상기 스토리지 커패시터(Cst)는 상기 제3 영역(A3)에 배치되고, 상기 전원 신호 라인(DVL)은 상기 제4 영역(A4)에 배치되고, 상기 화소(PXL)는 상기 제5 영역(A5)에 배치되고, 상기 게이트 라인(GL)은 상기 제6 영역(도 3의 A6)에 배치된다.
상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에는 층간 절연막(L3)이 개재되어 서로 절연되고, 이 실시예에서는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 서로 다른 방향으로 연장되어 서로 교차될 수 있다. 상기 게이트 라인(GL)을 통해 게이트 신호가 흐르고, 상기 데이터 라인(DL)을 통해 데이터 신호가 흐르고, 상기 게이트라인(GL) 및 상기 데이터라인(DL)은 상기 스위칭 트랜지스터(TR2)와 전기적으로 연결된다.
상기 스위칭 트랜지스터(TR2)는 상기 게이트라인(GL) 및 상기 데이터라인(DL)과 전기적으로 연결되고, 상기 스위칭 트랜지스터(TR2)는 상기 게이트라인(GL)을 통해 상기 게이트 신호를 제공받고, 상기 데이터 라인(DL)을 통해 상기 데이터 신호를 제공받는다. 상기 스위칭 트랜지스터(TR2)는 제2 액티브 패턴(AP2), 제2 게이트 전극(GE2), 제2 소오스전극(SE2), 및 제2 드레인전극(DE2)을 포함한다.
상기 제2 액티브 패턴(AP2)은 상기 제1 기판(S1) 위에 배치되고, 상기 제2 액티브 패턴(AP2)은 반도체 물질을 포함할 수 있다. 이 실시예에 있어서, 상기 제2 액티브 패턴(AP2)은 비정질 실리콘 및 결정질 실리콘을 포함할 수 있다. 하지만, 본 발명이 상기 제2 액티브 패턴(AP2)이 포함하는 반도체 물질의 종류에 한정되지는 않는다. 예를 들면, 다른 실시예에서는, 상기 제2 액티브 패턴(AP2)은 IGZO, ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 및 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, 상기 제2 액티브 패턴(AP2)은 GsAs, GaP 및 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다.
상기 제2 게이트 전극(GE2)은 상기 게이트라인(GL)과 전기적으로 연결되어 상기 게이트라인(GL)으로부터 상기 게이트 신호를 제공받을 수 있다. 이 실시예에서는, 상기 제2 게이트 전극(GE2)은 상기 게이트 라인(GL)과 이격될 수 있고, 제1 연결전극(도 3의 BE1)에 의해 상기 제2 게이트 전극(GE2)이 상기 게이트 라인(GL)에 전기적으로 연결될 수 있다. 이에 대해서는, 도 3을 참조하여 보다 상세히 후술된다.
상기 제2 소오스 전극(SE2)은 상기 데이터라인(DL)과 전기적으로 연결되어 상기 데이터라인(DL)으로부터 상기 데이터 신호를 제공받고, 상기 제2 드레인전극(DE2)은 상기 제2 소오스 전극(SE2)과 이격된다. 또한, 상기 제2 소오스 및 제2 드레인전극들(SE2, DE2) 각각은 게이트 절연막(L2) 및 층간 절연막(L3)을 관통하여 형성된 콘택홀에 의해 상기 제2 액티브 패턴(AP2)과 접촉될 수 있다.
따라서, 상기 제2 게이트 전극(GE2)에 상기 게이트 라인(GL)을 통해 상기 게이트 신호가 제공되어 상기 스위칭 트랜지스터(TR2)가 턴-온 되는 경우에, 상기 데이터 라인(DL)을 통해 제공되는 상기 데이터신호는 상기 제2 소오스전극(SE2), 상기 제2 액티브 패턴(AP2) 및 상기 드레인전극(DE2)을 순차적으로 흘러 상기 스토리지 커패시터(Cst) 및 상기 구동 트랜지스터(TR1) 측으로 제공될 수 있다.
이 실시예에서는, 상기 제2 게이트 전극(GE2)은 제1 도전물질을 포함할 수 있고, 상기 게이트 라인(GL)은 상기 제1 도전물질보다 비저항이 낮은 제2 도전물질을 포함할 수 있다. 예를 들면, 상기 제1 도전물질은 몰리브데늄, 알루미늄, 니켈, 또는 알루미늄을 포함하거나 이 금속들을 적어도 두 개 포함하는 합금일 수 있고, 상기 제2 도전물질은 구리를 포함할 수 있다. 따라서, 상기 게이트라인(GL)이 라인 형상을 갖더라도, 상기 게이트라인(GL)의 저항에 의해 상기 게이트 신호의 흐름이 지연되는 것이 최소화될 수 있다.
또한, 상술한 바와 같이, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 다른 도전물질들을 포함하는 경우에, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)은 서로 다른 단위 공정들에서 형성될 수 있다. 따라서, 상기 제2 게이트 전극(GE2)의 두께와 상관 없이, 상기 게이트라인(GL)의 두께를 증가시켜 상기 게이트 라인(GL)의 저항을 감소시키기가 용이하다. 예를 들면, 상기 제2 게이트전극(GE2)의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있고, 이 경우에, 상기 게이트 라인(GL)의 두께는 약 5000옹스트롬 내지 약 20000옹스트롬일 수 있다.
이를 바꾸어 말하면, 상기 게이트 라인(GL)의 두께가 증가되는 것과 상관 없이, 상기 제2 게이트 전극(GE2)의 두께를 용이하게 감소시킬 수 있다. 만약에, 본 발명의 실시예와 달리, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)의 두께를 증가시켜 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 동일한 두께를 갖는 경우에, 상기 제2 게이트 전극(GE2)을 커버하는 상기 게이트 절연막(L2)에 균열이 발생되지 않도록 상기 게이트 절연막(L2)의 두께도 증가되어 증착법을 이용하여 상기 게이트 절연막(L2)을 형성하는 데 소요되는 시간이 증가될 수 있고, 상기 게이트라인(GL) 보다 작은 크기를 갖는 상기 제2 게이트 전극(GE2)의 프로파일(profile)을 정교하게 제어하기가 용이하지 않다. 하지만, 상술한 본 발명의 실시예에서는, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 다른 도전물질을 포함하여 서로 다른 단위 공정들에서 형성되므로, 상기 제2 게이트 전극(GE2)의 두께가 용이하게 제어될 수 있어 상기 제2 게이트 전극(GE2)을 갖는 상기 스위칭 트랜지스터(TR2)의 제조가 보다 용이해질 수 있다.
상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(TR2) 및 상기 전원 신호 라인(DVL)과 전기적으로 연결된다. 상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(TR2)로부터 수신된 상기 데이터 신호에 대응하는 전압 및 상기 구동 신호 라인(DVL)으로부터 수신된 전원 신호에 대응하는 전압 차이에 대응하는 전하량을 충전하고, 상기 충전된 전하량은 상기 스위칭 트랜지스터(TR2)가 턴-오프 되는 동안에 상기 구동 트랜지스터(TR1) 측으로 제공될 수 있다.
이 실시예에서, 상기 스토리지 커패시터(Cst)는 제1 전극(CE1), 상기 제1 전극(CE1) 위에 배치되는 제2 전극(CE2), 및 상기 제2 전극(CE2) 위에 배치되는 제3 전극(CE3)을 포함한다. 상기 제1 및 제2 전극들(CE1, CE2) 사이에는 상기 게이트 절연막(L2)이 개재되어 상기 제1 및 제2 전극들(CE1, CE2)은 상호 간에 절연되고, 상기 제2 및 제3 전극들(CE2, CE3) 사이에는 상기 층간 절연막(L3)가 개재되어 상기 제2 및 제3 전극들(CE2, CE3)은 상호 간에 절연된다.
이 실시예에서, 상기 제2 전극(CE2)은 상기 층간 절연막을 관통하여 형성된 콘택홀을 통해 상기 제2 드레인전극(DE2)과 전기적으로 연결될 수 있고, 상기 제3 전극(CE3)은 상기 구동 전원 라인(DVL)으로부터 연장된 형상을 가져 상기 구동 전원 라인(DVL)과 전기적으로 연결될 수 있다.
또한, 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)에는 제1 콘택홀(CH1)이 형성되고, 상기 제1 콘택홀(CH1)을 통해 상기 제1 및 제3 전극들(CE1, CE3)은 상호 간에 전기적으로 연결되어 상기 스토리지 커패시터(Cst)에서 상기 제1 및 제3 전극들(CE1, CE3)은 하나의 전극으로 작용할 수 있다. 따라서, 상기 제1 내지 제3 전극들(CE1, CE2, CE3)이 서로 중첩되는 면적에 비례하여 상기 스토리지 커패시터(Cst)의 정전 용량이 증가될 수 있다. 이는 곧, 상술한 바와 같이 상기 스토리지 커패시터(Cst)를 설계하는 경우에, 상기 증가된 정전 용량에 대응되도록 상기 제1 내지 제3 전극들(CE1, CE2, CE3)의 크기가 축소될 수 있음을 의미하므로, 상기 유기전계발광 표시장치(100)에서 상기 스토리지 커패시터(Cst)가 배치되는 제3 영역(A3)의 크기를 축소하는 대신에, 상기 화소(PXL)가 배치되는 제4 영역(A5)을 확장할 수 있어 상기 화소(PXL)로부터 출력되는 광량을 증가시킬 수 있다.
이 실시예에서는, 상기 제1 전극(CE1)은 상기 제1 도전물질을 포함할 수 있고, 상기 제2 전극(CE2)은 상기 제2 도전물질을 포함할 수 있다. 따라서, 상기 제1 전극(CE1)은 상기 제2 게이트 전극(GE2)과 함께 형성될 수 있고, 상기 제2 전극(CE2)은 상기 게이트 라인(GL)과 함께 형성될 수 있다.
상기 구동 트랜지스터(TR1)는 상기 스위칭 트랜지스터(TR2), 상기 전원 신호 라인(DVL) 및 상기 화소(PXL)와 전기적으로 연결된다. 상기 구동 트랜지스터(TR1)는 상기 전원 신호 라인(DVL)으로부터 상기 화소(PXL) 측으로 제공되는 전원 신호를 스위칭한다. 상기 구동 트랜지스터(TR1)는 제1 액티브 패턴(AP1), 제1 게이트 전극(GE1), 제1 소오스 전극(SE1), 및 제1 드레인전극(DE1)을 포함한다.
상기 제1 액티브 패턴(AP1)은 상기 제1 기판(S1) 위에 배치되고, 상기 제1 액티브 패턴(AP1)은 반도체 물질을 포함할 수 있다. 이 실시예에 있어서, 상기 제1 액티브 패턴(AP1)은 비정질 실리콘 및 결정질 실리콘을 포함할 수 있다. 하지만, 본 발명이 상기 제1 액티브 패턴(AP1)이 포함하는 반도체 물질의 종류에 한정되지는 않는다. 예를 들면, 다른 실시예에서는, 상기 제1 액티브 패턴(AP1)은 ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 및 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, 상기 제2 액티브 패턴(AP2)은 GsAs, GaP 및 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제2 전극(CE2)을 통해 상기 스위칭 트랜지스터(TR2)의 상기 제2 드레인전극(DE2)과 전기적으로 연결될 수 있다. 따라서, 상기 스위칭 트랜지스터(TR2)가 턴-온 되어 상기 스위칭 트랜지스터(TR2)를 통해 상기 데이터 신호가 상기 제1 게이트 전극(GE1) 측으로 제공되는 경우에, 상기 구동 트랜지스터(TR1)가 턴-온 될 수 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제2 전극(CE2)과 이격될 수 있고, 제2 연결전극(도 4의 BE2)에 의해 상기 제1 게이트 전극(GE1)이 상기 제2 전극(CE2)에 전기적으로 연결될 수 있다. 이에 대해서는, 도 4를 참조하여 보다 상세히 후술된다.
상기 제1 소오스 전극(SE1)은 상기 전원 신호 라인(DVL)과 전기적으로 연결되어 상기 전원 신호 라인(DVL)으로부터 상기 전원 신호를 제공받고, 상기 제1 드레인전극(DE1)은 상기 제1 소오스 전극(SE1)과 이격된다. 또한, 상기 제1 소오스 및 제1 드레인전극들(SE1, DE1) 각각은 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 콘택홀들에 의해 상기 제1 액티브 패턴(AP1)과 접촉될 수 있다. 따라서, 상기 구동 트랜지스터(TR1)가 턴-온 된 경우에, 상기 전원 신호는 상기 제1 소오스전극(SE1), 상기 제1 액티브 패턴(AP1) 및 상기 드레인전극(DE1)을 순차적으로 흘러 상기 화소(PXL) 측에 제공될 수 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제1 도전물질을 포함할 수 있다. 따라서, 상기 제1 게이트 전극(GE1)은 상기 제2 도전물질로 형성되는 상기 게이트라인(GL) 과 서로 다른 단위 공정들에서 형성될 수 있으므로, 상기 게이트 라인(GL)의 두께와 상관 없이, 상기 제1 게이트 전극(GE1)의 두께가 용이하게 제어될 수 있다. 예를 들면, 앞서 상술한 바와 같이, 상기 게이트라인(GL)의 두께가 약 5000옹스트롬 내지 약 20000옹스트롬인 경우에, 상기 제1 게이트 전극(GE1)의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
상기 화소(PXL)는 화소 전극(PE), 유기발광층(EML) 및 공통전극(CE)을 포함한다. 이 실시예에서, 상기 화소 전극(PE)은 상기 화소(PXL)의 애노드 전극으로 작용할 수 있고, 상기 공통전극(CE)은 상기 화소(PXL)의 캐소드 전극으로 작용할 수 있다. 상기 화소전극(PE)은 상기 구동 트랜지스터(TR1) 및 상기 스위칭 트랜지스터(TR2)을 커버하는 평탄화막(L4) 위에 배치되고, 상기 화소전극(PE)은 상기 평탄화막(L4)에 형성된 제2 콘택홀(CH2)울 통해 상기 제1 드레인전극(DE1)과 전기적으로 연결된다.
상기 화소 전극(PE) 위에는 개구부(OP)가 형성된 화소 정의막(PDL)이 배치되고, 상기 유기발광층(EML)은 상기 화소 정의막(PDL) 위에 배치된다. 상기 화소 정의막(PDL)에는 개구부(OP)가 형성되고, 상기 유기발광층(EML)은 상기 개구부(OP)를 통해 상기 화소 전극(PE)과 접촉된다. 이 실시예에서는, 상기 유기발광층(EML)은 상기 제1 기판(S1)의 제5 영역(A5)에 대응하여 패터닝된 형상을 가질 수 있다. 하지만, 이 실시예와 달리, 상기 유기발광층(EML)은 상기 제1 기판(S1)의 전체 영역에 걸쳐 단일막 형상으로 형성될 수도 있다.
상기 공통전극(CE)은 상기 유기발광층(EML) 위에 배치되고, 상기 공통전극(CE)에는 공통 전압이 인가될 수 있다. 이에 따라, 상기 공통전극(CE) 및 상기 화소전극(PE)으로부터 제공되는 전자 및 정공이 상기 유기발광층(EML)에서 재결합되어 상기 유기발광층(EML)으로부터 광이 출력될 수 있다.
상기 제2 기판(S2)은 커버막(L5)을 사이에 두고 상기 제1 기판(S1)과 결합되고, 상기 커버막(L5)은 상기 화소(PXL)를 커버하여 상기 화소(PXL) 측으로 유입될 수 있는 수분 및 가스를 차단한다.
이 실시예에서는, 상기 제2 기판(S2) 위에 컬러 필터(CF)가 배치될 수 있다. 상기 컬러 필터(CF)는 상기 유기발광층(EML)으로부터 출력되는 백색광을 컬러광으로 필터링할 수 있다. 다른 실시예에서는, 상기 유기발광층(EML)이 컬러광을 출력할 수 있고, 이 경우에, 도 5b에 도시된 바와 같이 상기 컬러 필터(CF)가 생략될 수도 있다.
도 3은 도 1의 III-III'을 따라 절취된 단면을 나타내는 단면도이다. 도 3을 설명함에 있어서, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 1 및 도 3을 참조하면, 제1 기판(S1)의 제6 영역(A5)에 게이트 라인(GL)이 배치되고, 상기 게이트 라인(GL) 위에는 층간 절연막(L3)이 배치된다. 또한, 상기 게이트 라인(GL)은 제2 게이트 전극(GE2)과 이격되고, 상기 제2 게이트 전극(GE2) 위에는 게이트 절연막(L2) 및 상기 층간 절연막(L3)이 배치된다. 상기 게이트 라인(GL)의 상부에는 상기 층간 절연막(L3)을 관통하는 제3 콘택홀(CH3)이 형성되고, 상기 제2 게이트 전극(GE2)의 상부에는 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 제4 콘택홀(CH4)이 형성된다.
제1 연결전극(BE1)은 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)과 중첩되어 상기 층간 절연막(L3) 위에 배치된다. 따라서, 상기 제1 연결전극(BE1)은 상기 제3 및 제4 콘택홀들(CH3, CH4)을 통해 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)과 접속되고, 이에 따라, 상기 제1 연결전극(BE1)에 의해 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)은 서로 전기적으로 연결될 수 있다.
도 4는 도 1의 Ⅳ-Ⅳ'을 따라 절취된 단면을 나타내는 단면도이다. 도 4를 설명함에 있어서, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 1 및 도 4를 참조하면, 제1 기판(S1) 위에는 제2 전극(CE2)이 배치되고, 상기 제2 전극(CE2) 위에는 층간 절연막(L3)이 배치된다. 또한, 상기 제1 기판(S1) 위에는 제1 게이트 전극(GE1)이 상기 제2 전극(CE2)과 이격되어 배치되고, 상기 제1 게이트 전극(GE1) 위에는 게이트 절연막(L2) 및 상기 층간 절연막(L3)이 배치된다. 상기 제2 전극(CE2)의 상부에는 상기 층간 절연막(L3)을 관통하는 제5 콘택홀(CH5)이 형성되고, 상기 제1 게이트 전극(GE1)의 상부에는 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 제6 콘택홀(CH6)이 형성된다.
제2 연결전극(BE2)은 상기 제2 전극(CE2) 및 상기 제1 게이트 전극(GE1)과 중첩되어 상기 층간 절연막(L3) 위에 배치된다. 따라서, 상기 제2 연결전극(BE2)은 상기 제5 및 제6 콘택홀들(CH5, CH6)을 통해 상기 제2 전극(CE2) 및 상기 제1 게이트 전극(GE1)과 접촉될 수 있고, 이에 따라, 상기 제2 연결전극(BE2)에 의해 상기 제2 전극(CE2)은 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
도 5a 및 도 5b들은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치(101)의 단면들을 나타내는 단면도들이다. 보다 상세하게는, 도 5a에 도시된 상기 유기전계발광 표시장치(101)의 단면의 위치는 도 1에 도시된 I-I'을 따라 절취된 유기전계발광 표시장치(도 1의 100)의 단면의 위치와 대응하고, 도 5b에서 도시된 상기 유기전계발광 표시장치(101)의 단면의 위치는 도 1에 도시된 II-II'을 따라 절취된 유기전계발광 표시장치(도 1의 100)의 단면의 위치와 대응한다. 또한, 도 5a 및 도 5b를 설명함에 있어서, 앞서 도 1, 도 2a, 도 2b, 도 3, 및 도 4를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 5a 및 도 5b를 참조하면, 상기 유기전계발광 표시장치(101) 및 도 1에 도시된 유기전계발광 표시장치(도 1의 100)를 비교할 때, 상기 유기전계발광 표시장치(101)는 구성요소로 제1 보조 라인(AL1) 및 제2 보조 라인(AL2)을 더 포함한다.
보다 상세하게는, 제1 기판(S1)의 제1 영역(A1)에 데이터 라인(DL')이 배치되고, 상기 제1 보조 라인(AL1)은 상기 데이터 라인(DL') 위에 배치되어 상기 데이터 라인(DL')과 중첩되고, 상기 제1 보조 라인(AL1)은 상기 데이터 라인(DL')과 접촉되어 상기 데이터 라인(DL')과 전기적으로 연결된다. 따라서, 서로 전기적으로 연결된 상기 데이터 라인(DL') 및 상기 제1 보조 라인(AL1)을 이중 층 데이터라인으로 정의하면, 이 실시예에서는 상기 이중 층 데이터라인이 도 2a에 도시된 데이터 라인(도 2a의 DL)과 동일한 기능을 수행할 수 있다. 상기 이중 층 데이터라인은 상기 제1 보조 라인(AL1)에 의해 상기 데이터 라인(도 2a의 DL) 보다 작은 저항을 가질 수 있으므로, 상기 이중 층 데이터라인을 통해 전송되는 데이터 신호의 흐름이 지연되는 현상이 보다 효과적으로 방지될 수 있다.
또한, 상기 제1 기판(S1)의 제4 영역(A4)에 상기 전원 신호 라인(DVL')이 배치되고, 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL') 위에 배치된다. 또한, 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL')과 중첩되어 상기 전원 신호 라인(DVL')과 접촉되고, 이에 따라 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL')과 전기적으로 연결된다. 따라서, 서로 전기적으로 연결된 상기 전원 신호 라인(DVL') 및 상기 제2 보조 라인(AL2)을 이중 층 전원 신호 라인으로 정의하면, 이 실시예에서는 상기 이중 층 전원 신호 라인은 도 2b에 도시된 전원 신호 라인(도 2b의 DVL)과 동일한 기능을 수행할 수 있다. 상기 이중 층 전원신호라인은 상기 제2 보조라인(AL2)에 의해 상기 전원신호라인(도 2b의 DVL) 보다 작은 저항을 가질 수 있으므로, 상기 이중 층 전원신호라인을 통해 전송되는 전원 신호의 흐름이 지연되는 현상이 보다 효과적으로 방지될 수 있다.
이 실시예에서, 상기 데이터라인(DL') 및 상기 전원신호라인(DVL')은 제1 도전물질을 포함할 수 있고, 상기 제1 및 제2 보조 라인들(AL1, AL2)은 상기 제1 도전물질보다 비저항이 작은 제2 도전물질을 포함할 수 있다. 예를 들면, 상기 제1 도전물질은 몰리브데늄, 알루미늄, 니켈, 또는 알루미늄을 포함하거나, 이 금속들을 적어도 두 개 포함하는 합금일 수 있고, 상기 제2 도전물질은 구리를 포함할 수 있다.
이 실시예에서, 상기 데이터 라인(DL') 및 상기 전원신호라인(DVL') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있고, 상기 제1 및 제2 보조라인들(AL1, AL2) 각각의 두께는 약 5000옹스트롬 내지 약 20000옹스트롬일 수 있다.
상기 제1 기판(S1)의 제2 영역(A2)에는 스위칭 트랜지스터(TR2')가 배치되고, 상기 스위칭 트랜지스터(TR2')는 제2 액티브패턴(AP2), 제2 게이트 전극(GE2), 제2 소오스 전극(SE2'), 및 제2 드레인 전극(DE2')을 포함한다. 이 실시예에서는, 상기 제2 소오스 전극(SE2') 및 상기 제2 드레인 전극(DE2') 각각은 상기 제1 도전물질을 포함할 수 있고, 이 경우에, 상기 제2 게이트 전극(GE2), 상기 제2 소오스 전극(SE2') 및 상기 제2 드레인 전극(DE2') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
상기 제1 기판(S1)의 제5 영역(A5)에는 구동 트랜지스터(TR1')가 배치되고, 상기 구동 트랜지스터(TR1')는 제1 액티브패턴(AP1), 제1 게이트 전극(GE1), 제1 소오스 전극(SE1'), 및 제1 드레인 전극(DE1')을 포함한다. 이 실시예에서는, 상기 제1 소오스 전극(SE1') 및 상기 제1 드레인 전극(DE1') 각각은 상기 제1 도전물질을 포함할 수 있고, 이 경우에, 상기 제1 소오스 전극(SE1') 및 상기 제1 드레인 전극(DE1') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 명세서에서 '제1' 및 '제2'등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 '위에' 또는 '상에' 있다고 할 때, 다른 부분 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광 표시장치의 화소의 평면도이고, 도 2a는 도 1의 I-I'을 따라 절취된 단면을 나타내는 단면도이고, 도 2b는 도 1의 II-II'을 따라 절취된 단면을 나타내는 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 유기전계발광 표시장치(100)는 다수의 화소들을 포함한다. 도 1에서는 상기 다수의 화소들 중 하나의 화소(PXL)가 그 예로 도시되고, 나머지 화소들에 대한 도시 및 설명은 생략된다.
상기 유기전계발광 표시장치(100)는 제1 기판(S1), 제2 기판(S2), 게이트 라인(GL), 데이터 라인(DL), 전원 신호 라인(DVL), 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2), 스토리지 커패시터(Cst), 및 화소(PXL)를 포함한다.
상기 제1 및 제2 기판들(S1, S2)은 서로 마주한다. 이 실시예에서는, 상기 제1 및 제2 기판들(S1, S2)은 유리기판 또는 플라스틱 기판일 수 있다. 하지만, 본 발명이 상기 제1 및 제2 기판들(S1, S2)의 특성에 한정되는 것은 아니다. 예를 들면, 본 발명의 다른 실시예에서는, 상기 제1 및 제2 기판들(S1, S2)은 금속 기판일 수도 있고, 상기 제1 및 제2 기판들(S1, S2)이 플라스틱 기판 또는 금속 기판인 경우에, 상기 제1 및 제2 기판들(S1, S2)은 플렉서블한 특성을 가질 수도 있다.
상기 제1 기판(S1)이 제1 내지 제6 영역들(A1, A2, A3, A4, A5, A6)을 갖는다고 가정하면, 상기 데이터 라인(DL)은 상기 제1 영역(A1)에 배치되고, 상기 스위칭 트랜지스터(TR2)는 상기 제2 영역(A2)에 배치되고, 상기 스토리지 커패시터(Cst)는 상기 제3 영역(A3)에 배치되고, 상기 전원 신호 라인(DVL)은 상기 제4 영역(A4)에 배치되고, 상기 화소(PXL)는 상기 제5 영역(A5)에 배치되고, 상기 게이트 라인(GL)은 상기 제6 영역(도 3의 A6)에 배치된다.
상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에는 층간 절연막(L3)이 개재되어 서로 절연되고, 이 실시예에서는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 서로 다른 방향으로 연장되어 서로 교차될 수 있다. 상기 게이트 라인(GL)을 통해 게이트 신호가 흐르고, 상기 데이터 라인(DL)을 통해 데이터 신호가 흐르고, 상기 게이트라인(GL) 및 상기 데이터라인(DL)은 상기 스위칭 트랜지스터(TR2)와 전기적으로 연결된다.
상기 스위칭 트랜지스터(TR2)는 상기 게이트라인(GL) 및 상기 데이터라인(DL)과 전기적으로 연결되고, 상기 스위칭 트랜지스터(TR2)는 상기 게이트라인(GL)을 통해 상기 게이트 신호를 제공받고, 상기 데이터 라인(DL)을 통해 상기 데이터 신호를 제공받는다. 상기 스위칭 트랜지스터(TR2)는 제2 액티브 패턴(AP2), 제2 게이트 전극(GE2), 제2 소오스전극(SE2), 및 제2 드레인전극(DE2)을 포함한다.
상기 제2 액티브 패턴(AP2)은 상기 제1 기판(S1) 위에 배치되고, 상기 제2 액티브 패턴(AP2)은 반도체 물질을 포함할 수 있다. 이 실시예에 있어서, 상기 제2 액티브 패턴(AP2)은 비정질 실리콘 및 결정질 실리콘을 포함할 수 있다. 하지만, 본 발명이 상기 제2 액티브 패턴(AP2)이 포함하는 반도체 물질의 종류에 한정되지는 않는다. 예를 들면, 다른 실시예에서는, 상기 제2 액티브 패턴(AP2)은 IGZO, ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 및 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, 상기 제2 액티브 패턴(AP2)은 GsAs, GaP 및 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다.
상기 제2 게이트 전극(GE2)은 상기 게이트라인(GL)과 전기적으로 연결되어 상기 게이트라인(GL)으로부터 상기 게이트 신호를 제공받을 수 있다. 이 실시예에서는, 상기 제2 게이트 전극(GE2)은 상기 게이트 라인(GL)과 이격될 수 있고, 제1 연결전극(도 3의 BE1)에 의해 상기 제2 게이트 전극(GE2)이 상기 게이트 라인(GL)에 전기적으로 연결될 수 있다. 이에 대해서는, 도 3을 참조하여 보다 상세히 후술된다.
상기 제2 소오스 전극(SE2)은 상기 데이터라인(DL)과 전기적으로 연결되어 상기 데이터라인(DL)으로부터 상기 데이터 신호를 제공받고, 상기 제2 드레인전극(DE2)은 상기 제2 소오스 전극(SE2)과 이격된다. 또한, 상기 제2 소오스 및 제2 드레인전극들(SE2, DE2) 각각은 게이트 절연막(L2) 및 층간 절연막(L3)을 관통하여 형성된 콘택홀에 의해 상기 제2 액티브 패턴(AP2)과 접촉될 수 있다.
따라서, 상기 제2 게이트 전극(GE2)에 상기 게이트 라인(GL)을 통해 상기 게이트 신호가 제공되어 상기 스위칭 트랜지스터(TR2)가 턴-온 되는 경우에, 상기 데이터 라인(DL)을 통해 제공되는 상기 데이터신호는 상기 제2 소오스전극(SE2), 상기 제2 액티브 패턴(AP2) 및 상기 드레인전극(DE2)을 순차적으로 흘러 상기 스토리지 커패시터(Cst) 및 상기 구동 트랜지스터(TR1) 측으로 제공될 수 있다.
이 실시예에서는, 상기 제2 게이트 전극(GE2)은 제1 도전물질을 포함할 수 있고, 상기 게이트 라인(GL)은 상기 제1 도전물질보다 비저항이 낮은 제2 도전물질을 포함할 수 있다. 예를 들면, 상기 제1 도전물질은 몰리브데늄, 알루미늄, 니켈, 또는 알루미늄을 포함하거나 이 금속들을 적어도 두 개 포함하는 합금일 수 있고, 상기 제2 도전물질은 구리를 포함할 수 있다. 따라서, 상기 게이트라인(GL)이 라인 형상을 갖더라도, 상기 게이트라인(GL)의 저항에 의해 상기 게이트 신호의 흐름이 지연되는 것이 최소화될 수 있다.
또한, 상술한 바와 같이, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 다른 도전물질들을 포함하는 경우에, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)은 서로 다른 단위 공정들에서 형성될 수 있다. 따라서, 상기 제2 게이트 전극(GE2)의 두께와 상관 없이, 상기 게이트라인(GL)의 두께를 증가시켜 상기 게이트 라인(GL)의 저항을 감소시키기가 용이하다. 예를 들면, 상기 제2 게이트전극(GE2)의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있고, 이 경우에, 상기 게이트 라인(GL)의 두께는 약 5000옹스트롬 내지 약 20000옹스트롬일 수 있다.
이를 바꾸어 말하면, 상기 게이트 라인(GL)의 두께가 증가되는 것과 상관 없이, 상기 제2 게이트 전극(GE2)의 두께를 용이하게 감소시킬 수 있다. 만약에, 본 발명의 실시예와 달리, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)의 두께를 증가시켜 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 동일한 두께를 갖는 경우에, 상기 제2 게이트 전극(GE2)을 커버하는 상기 게이트 절연막(L2)에 균열이 발생되지 않도록 상기 게이트 절연막(L2)의 두께도 증가되어 증착법을 이용하여 상기 게이트 절연막(L2)을 형성하는 데 소요되는 시간이 증가될 수 있고, 상기 게이트라인(GL) 보다 작은 크기를 갖는 상기 제2 게이트 전극(GE2)의 프로파일(profile)을 정교하게 제어하기가 용이하지 않다. 하지만, 상술한 본 발명의 실시예에서는, 상기 게이트라인(GL) 및 상기 제2 게이트전극(GE2)이 서로 다른 도전물질을 포함하여 서로 다른 단위 공정들에서 형성되므로, 상기 제2 게이트 전극(GE2)의 두께가 용이하게 제어될 수 있어 상기 제2 게이트 전극(GE2)을 갖는 상기 스위칭 트랜지스터(TR2)의 제조가 보다 용이해질 수 있다.
상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(TR2) 및 상기 전원 신호 라인(DVL)과 전기적으로 연결된다. 상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(TR2)로부터 수신된 상기 데이터 신호에 대응하는 전압 및 상기 구동 신호 라인(DVL)으로부터 수신된 전원 신호에 대응하는 전압 차이에 대응하는 전하량을 충전하고, 상기 충전된 전하량은 상기 스위칭 트랜지스터(TR2)가 턴-오프 되는 동안에 상기 구동 트랜지스터(TR1) 측으로 제공될 수 있다.
이 실시예에서, 상기 스토리지 커패시터(Cst)는 제1 전극(CE1), 상기 제1 전극(CE1) 위에 배치되는 제2 전극(CE2), 및 상기 제2 전극(CE2) 위에 배치되는 제3 전극(CE3)을 포함한다. 상기 제1 및 제2 전극들(CE1, CE2) 사이에는 상기 게이트 절연막(L2)이 개재되어 상기 제1 및 제2 전극들(CE1, CE2)은 상호 간에 절연되고, 상기 제2 및 제3 전극들(CE2, CE3) 사이에는 상기 층간 절연막(L3)가 개재되어 상기 제2 및 제3 전극들(CE2, CE3)은 상호 간에 절연된다.
이 실시예에서, 상기 제2 전극(CE2)은 상기 층간 절연막을 관통하여 형성된 콘택홀을 통해 상기 제2 드레인전극(DE2)과 전기적으로 연결될 수 있고, 상기 제3 전극(CE3)은 상기 구동 전원 라인(DVL)으로부터 연장된 형상을 가져 상기 구동 전원 라인(DVL)과 전기적으로 연결될 수 있다.
또한, 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)에는 제1 콘택홀(CH1)이 형성되고, 상기 제1 콘택홀(CH1)을 통해 상기 제1 및 제3 전극들(CE1, CE3)은 상호 간에 전기적으로 연결되어 상기 스토리지 커패시터(Cst)에서 상기 제1 및 제3 전극들(CE1, CE3)은 하나의 전극으로 작용할 수 있다. 따라서, 상기 제1 내지 제3 전극들(CE1, CE2, CE3)이 서로 중첩되는 면적에 비례하여 상기 스토리지 커패시터(Cst)의 정전 용량이 증가될 수 있다. 이는 곧, 상술한 바와 같이 상기 스토리지 커패시터(Cst)를 설계하는 경우에, 상기 증가된 정전 용량에 대응되도록 상기 제1 내지 제3 전극들(CE1, CE2, CE3)의 크기가 축소될 수 있음을 의미하므로, 상기 유기전계발광 표시장치(100)에서 상기 스토리지 커패시터(Cst)가 배치되는 제3 영역(A3)의 크기를 축소하는 대신에, 상기 화소(PXL)가 배치되는 제4 영역(A5)을 확장할 수 있어 상기 화소(PXL)로부터 출력되는 광량을 증가시킬 수 있다.
이 실시예에서는, 상기 제1 전극(CE1)은 상기 제1 도전물질을 포함할 수 있고, 상기 제2 전극(CE2)은 상기 제2 도전물질을 포함할 수 있다. 따라서, 상기 제1 전극(CE1)은 상기 제2 게이트 전극(GE2)과 함께 형성될 수 있고, 상기 제2 전극(CE2)은 상기 게이트 라인(GL)과 함께 형성될 수 있다.
상기 구동 트랜지스터(TR1)는 상기 스위칭 트랜지스터(TR2), 상기 전원 신호 라인(DVL) 및 상기 화소(PXL)와 전기적으로 연결된다. 상기 구동 트랜지스터(TR1)는 상기 전원 신호 라인(DVL)으로부터 상기 화소(PXL) 측으로 제공되는 전원 신호를 스위칭한다. 상기 구동 트랜지스터(TR1)는 제1 액티브 패턴(AP1), 제1 게이트 전극(GE1), 제1 소오스 전극(SE1), 및 제1 드레인전극(DE1)을 포함한다.
상기 제1 액티브 패턴(AP1)은 상기 제1 기판(S1) 위에 배치되고, 상기 제1 액티브 패턴(AP1)은 반도체 물질을 포함할 수 있다. 이 실시예에 있어서, 상기 제1 액티브 패턴(AP1)은 비정질 실리콘 및 결정질 실리콘을 포함할 수 있다. 하지만, 본 발명이 상기 제1 액티브 패턴(AP1)이 포함하는 반도체 물질의 종류에 한정되지는 않는다. 예를 들면, 다른 실시예에서는, 상기 제1 액티브 패턴(AP1)은 ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 및 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, 상기 제2 액티브 패턴(AP2)은 GsAs, GaP 및 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제2 전극(CE2)을 통해 상기 스위칭 트랜지스터(TR2)의 상기 제2 드레인전극(DE2)과 전기적으로 연결될 수 있다. 따라서, 상기 스위칭 트랜지스터(TR2)가 턴-온 되어 상기 스위칭 트랜지스터(TR2)를 통해 상기 데이터 신호가 상기 제1 게이트 전극(GE1) 측으로 제공되는 경우에, 상기 구동 트랜지스터(TR1)가 턴-온 될 수 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제2 전극(CE2)과 이격될 수 있고, 제2 연결전극(도 4의 BE2)에 의해 상기 제1 게이트 전극(GE1)이 상기 제2 전극(CE2)에 전기적으로 연결될 수 있다. 이에 대해서는, 도 4를 참조하여 보다 상세히 후술된다.
상기 제1 소오스 전극(SE1)은 상기 전원 신호 라인(DVL)과 전기적으로 연결되어 상기 전원 신호 라인(DVL)으로부터 상기 전원 신호를 제공받고, 상기 제1 드레인전극(DE1)은 상기 제1 소오스 전극(SE1)과 이격된다. 또한, 상기 제1 소오스 및 제1 드레인전극들(SE1, DE1) 각각은 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 콘택홀들에 의해 상기 제1 액티브 패턴(AP1)과 접촉될 수 있다. 따라서, 상기 구동 트랜지스터(TR1)가 턴-온 된 경우에, 상기 전원 신호는 상기 제1 소오스전극(SE1), 상기 제1 액티브 패턴(AP1) 및 상기 드레인전극(DE1)을 순차적으로 흘러 상기 화소(PXL) 측에 제공될 수 있다.
이 실시예에서는, 상기 제1 게이트 전극(GE1)은 상기 제1 도전물질을 포함할 수 있다. 따라서, 상기 제1 게이트 전극(GE1)은 상기 제2 도전물질로 형성되는 상기 게이트라인(GL) 과 서로 다른 단위 공정들에서 형성될 수 있으므로, 상기 게이트 라인(GL)의 두께와 상관 없이, 상기 제1 게이트 전극(GE1)의 두께가 용이하게 제어될 수 있다. 예를 들면, 앞서 상술한 바와 같이, 상기 게이트라인(GL)의 두께가 약 5000옹스트롬 내지 약 20000옹스트롬인 경우에, 상기 제1 게이트 전극(GE1)의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
상기 화소(PXL)는 화소 전극(PE), 유기발광층(EML) 및 공통전극(CE)을 포함한다. 이 실시예에서, 상기 화소 전극(PE)은 상기 화소(PXL)의 애노드 전극으로 작용할 수 있고, 상기 공통전극(CE)은 상기 화소(PXL)의 캐소드 전극으로 작용할 수 있다. 상기 화소전극(PE)은 상기 구동 트랜지스터(TR1) 및 상기 스위칭 트랜지스터(TR2)을 커버하는 평탄화막(L4) 위에 배치되고, 상기 화소전극(PE)은 상기 평탄화막(L4)에 형성된 제2 콘택홀(CH2)울 통해 상기 제1 드레인전극(DE1)과 전기적으로 연결된다.
상기 화소 전극(PE) 위에는 개구부(OP)가 형성된 화소 정의막(PDL)이 배치되고, 상기 유기발광층(EML)은 상기 화소 정의막(PDL) 위에 배치된다. 상기 화소 정의막(PDL)에는 개구부(OP)가 형성되고, 상기 유기발광층(EML)은 상기 개구부(OP)를 통해 상기 화소 전극(PE)과 접촉된다. 이 실시예에서는, 상기 유기발광층(EML)은 상기 제1 기판(S1)의 제5 영역(A5)에 대응하여 패터닝된 형상을 가질 수 있다. 하지만, 이 실시예와 달리, 상기 유기발광층(EML)은 상기 제1 기판(S1)의 전체 영역에 걸쳐 단일막 형상으로 형성될 수도 있다.
상기 공통전극(CE)은 상기 유기발광층(EML) 위에 배치되고, 상기 공통전극(CE)에는 공통 전압이 인가될 수 있다. 이에 따라, 상기 공통전극(CE) 및 상기 화소전극(PE)으로부터 제공되는 전자 및 정공이 상기 유기발광층(EML)에서 재결합되어 상기 유기발광층(EML)으로부터 광이 출력될 수 있다.
상기 제2 기판(S2)은 커버막(L5)을 사이에 두고 상기 제1 기판(S1)과 결합되고, 상기 커버막(L5)은 상기 화소(PXL)를 커버하여 상기 화소(PXL) 측으로 유입될 수 있는 수분 및 가스를 차단한다.
이 실시예에서는, 상기 제2 기판(S2) 위에 컬러 필터(CF)가 배치될 수 있다. 상기 컬러 필터(CF)는 상기 유기발광층(EML)으로부터 출력되는 백색광을 컬러광으로 필터링할 수 있다. 다른 실시예에서는, 상기 유기발광층(EML)이 컬러광을 출력할 수 있고, 이 경우에, 도 5b에 도시된 바와 같이 상기 컬러 필터(CF)가 생략될 수도 있다.
도 3은 도 1의 III-III'을 따라 절취된 단면을 나타내는 단면도이다. 도 3을 설명함에 있어서, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 1 및 도 3을 참조하면, 제1 기판(S1)의 제6 영역(A5)에 게이트 라인(GL)이 배치되고, 상기 게이트 라인(GL) 위에는 층간 절연막(L3)이 배치된다. 또한, 상기 게이트 라인(GL)은 제2 게이트 전극(GE2)과 이격되고, 상기 제2 게이트 전극(GE2) 위에는 게이트 절연막(L2) 및 상기 층간 절연막(L3)이 배치된다. 상기 게이트 라인(GL)의 상부에는 상기 층간 절연막(L3)을 관통하는 제3 콘택홀(CH3)이 형성되고, 상기 제2 게이트 전극(GE2)의 상부에는 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 제4 콘택홀(CH4)이 형성된다.
제1 연결전극(BE1)은 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)과 중첩되어 상기 층간 절연막(L3) 위에 배치된다. 따라서, 상기 제1 연결전극(BE1)은 상기 제3 및 제4 콘택홀들(CH3, CH4)을 통해 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)과 접속되고, 이에 따라, 상기 제1 연결전극(BE1)에 의해 상기 게이트 라인(GL) 및 상기 제2 게이트 전극(GE2)은 서로 전기적으로 연결될 수 있다.
도 4는 도 1의 Ⅳ-Ⅳ'을 따라 절취된 단면을 나타내는 단면도이다. 도 4를 설명함에 있어서, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 1 및 도 4를 참조하면, 제1 기판(S1) 위에는 제2 전극(CE2)이 배치되고, 상기 제2 전극(CE2) 위에는 층간 절연막(L3)이 배치된다. 또한, 상기 제1 기판(S1) 위에는 제1 게이트 전극(GE1)이 상기 제2 전극(CE2)과 이격되어 배치되고, 상기 제1 게이트 전극(GE1) 위에는 게이트 절연막(L2) 및 상기 층간 절연막(L3)이 배치된다. 상기 제2 전극(CE2)의 상부에는 상기 층간 절연막(L3)을 관통하는 제5 콘택홀(CH5)이 형성되고, 상기 제1 게이트 전극(GE1)의 상부에는 상기 게이트 절연막(L2) 및 상기 층간 절연막(L3)을 관통하는 제6 콘택홀(CH6)이 형성된다.
제2 연결전극(BE2)은 상기 제2 전극(CE2) 및 상기 제1 게이트 전극(GE1)과 중첩되어 상기 층간 절연막(L3) 위에 배치된다. 따라서, 상기 제2 연결전극(BE2)은 상기 제5 및 제6 콘택홀들(CH5, CH6)을 통해 상기 제2 전극(CE2) 및 상기 제1 게이트 전극(GE1)과 접촉될 수 있고, 이에 따라, 상기 제2 연결전극(BE2)에 의해 상기 제2 전극(CE2)은 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
도 5a 및 도 5b들은 본 발명의 다른 실시예에 따른 유기전계발광 표시장치(101)의 단면들을 나타내는 단면도들이다. 보다 상세하게는, 도 5a에 도시된 상기 유기전계발광 표시장치(101)의 단면의 위치는 도 1에 도시된 I-I'을 따라 절취된 유기전계발광 표시장치(도 1의 100)의 단면의 위치와 대응하고, 도 5b에서 도시된 상기 유기전계발광 표시장치(101)의 단면의 위치는 도 1에 도시된 II-II'을 따라 절취된 유기전계발광 표시장치(도 1의 100)의 단면의 위치와 대응한다. 또한, 도 5a 및 도 5b를 설명함에 있어서, 앞서 도 1, 도 2a, 도 2b, 도 3, 및 도 4를 참조하여 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 5a 및 도 5b를 참조하면, 상기 유기전계발광 표시장치(101) 및 도 1에 도시된 유기전계발광 표시장치(도 1의 100)를 비교할 때, 상기 유기전계발광 표시장치(101)는 구성요소로 제1 보조 라인(AL1) 및 제2 보조 라인(AL2)을 더 포함한다.
보다 상세하게는, 제1 기판(S1)의 제1 영역(A1)에 데이터 라인(DL')이 배치되고, 상기 제1 보조 라인(AL1)은 상기 데이터 라인(DL') 위에 배치되어 상기 데이터 라인(DL')과 중첩되고, 상기 제1 보조 라인(AL1)은 상기 데이터 라인(DL')과 접촉되어 상기 데이터 라인(DL')과 전기적으로 연결된다. 따라서, 서로 전기적으로 연결된 상기 데이터 라인(DL') 및 상기 제1 보조 라인(AL1)을 이중 층 데이터라인으로 정의하면, 이 실시예에서는 상기 이중 층 데이터라인이 도 2a에 도시된 데이터 라인(도 2a의 DL)과 동일한 기능을 수행할 수 있다. 상기 이중 층 데이터라인은 상기 제1 보조 라인(AL1)에 의해 상기 데이터 라인(도 2a의 DL) 보다 작은 저항을 가질 수 있으므로, 상기 이중 층 데이터라인을 통해 전송되는 데이터 신호의 흐름이 지연되는 현상이 보다 효과적으로 방지될 수 있다.
또한, 상기 제1 기판(S1)의 제4 영역(A4)에 상기 전원 신호 라인(DVL')이 배치되고, 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL') 위에 배치된다. 또한, 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL')과 중첩되어 상기 전원 신호 라인(DVL')과 접촉되고, 이에 따라 상기 제2 보조 라인(AL2)은 상기 전원 신호 라인(DVL')과 전기적으로 연결된다. 따라서, 서로 전기적으로 연결된 상기 전원 신호 라인(DVL') 및 상기 제2 보조 라인(AL2)을 이중 층 전원 신호 라인으로 정의하면, 이 실시예에서는 상기 이중 층 전원 신호 라인은 도 2b에 도시된 전원 신호 라인(도 2b의 DVL)과 동일한 기능을 수행할 수 있다. 상기 이중 층 전원신호라인은 상기 제2 보조라인(AL2)에 의해 상기 전원신호라인(도 2b의 DVL) 보다 작은 저항을 가질 수 있으므로, 상기 이중 층 전원신호라인을 통해 전송되는 전원 신호의 흐름이 지연되는 현상이 보다 효과적으로 방지될 수 있다.
이 실시예에서, 상기 데이터라인(DL') 및 상기 전원신호라인(DVL')은 제1 도전물질을 포함할 수 있고, 상기 제1 및 제2 보조 라인들(AL1, AL2)은 상기 제1 도전물질보다 비저항이 작은 제2 도전물질을 포함할 수 있다. 예를 들면, 상기 제1 도전물질은 몰리브데늄, 알루미늄, 니켈, 또는 알루미늄을 포함하거나, 이 금속들을 적어도 두 개 포함하는 합금일 수 있고, 상기 제2 도전물질은 구리를 포함할 수 있다.
이 실시예에서, 상기 데이터 라인(DL') 및 상기 전원신호라인(DVL') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있고, 상기 제1 및 제2 보조라인들(AL1, AL2) 각각의 두께는 약 5000옹스트롬 내지 약 20000옹스트롬일 수 있다.
상기 제1 기판(S1)의 제2 영역(A2)에는 스위칭 트랜지스터(TR2')가 배치되고, 상기 스위칭 트랜지스터(TR2')는 제2 액티브패턴(AP2), 제2 게이트 전극(GE2), 제2 소오스 전극(SE2'), 및 제2 드레인 전극(DE2')을 포함한다. 이 실시예에서는, 상기 제2 소오스 전극(SE2') 및 상기 제2 드레인 전극(DE2') 각각은 상기 제1 도전물질을 포함할 수 있고, 이 경우에, 상기 제2 게이트 전극(GE2), 상기 제2 소오스 전극(SE2') 및 상기 제2 드레인 전극(DE2') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
상기 제1 기판(S1)의 제5 영역(A5)에는 구동 트랜지스터(TR1')가 배치되고, 상기 구동 트랜지스터(TR1')는 제1 액티브패턴(AP1), 제1 게이트 전극(GE1), 제1 소오스 전극(SE1'), 및 제1 드레인 전극(DE1')을 포함한다. 이 실시예에서는, 상기 제1 소오스 전극(SE1') 및 상기 제1 드레인 전극(DE1') 각각은 상기 제1 도전물질을 포함할 수 있고, 이 경우에, 상기 제1 소오스 전극(SE1') 및 상기 제1 드레인 전극(DE1') 각각의 두께는 약 300옹스트롬 내지 1000옹스트롬일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 유기전계발광 표시장치 PXL: 화소
S1: 제1 기판 S2: 제2 기판
GL: 게이트 라인 DL: 데이터 라인
DVL: 전원 신호 라인 TR1: 구동 트랜지스터
TR2: 스위칭 트랜지스터 Cst: 스토리지 커패시터
CE1: 제1 전극 CE2: 제2 전극
CE3: 제3 전극
S1: 제1 기판 S2: 제2 기판
GL: 게이트 라인 DL: 데이터 라인
DVL: 전원 신호 라인 TR1: 구동 트랜지스터
TR2: 스위칭 트랜지스터 Cst: 스토리지 커패시터
CE1: 제1 전극 CE2: 제2 전극
CE3: 제3 전극
Claims (19)
- 제1 기판;
상기 제1 기판 위에 배치되는 화소;
상기 제1 기판 위에 배치되어 게이트 신호가 흐르는 게이트 라인;
상기 제1 기판 위에 배치되어 데이터 신호가 흐르는 데이터 라인;
상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되는 스위칭 트랜지스터;
상기 제1 기판 위에 배치되어 전원 신호가 흐르는 전원 신호 라인;
상기 스위칭 트랜지스터 및 상기 전원 신호 라인과 전기적으로 연결되어 상기 화소 측으로 제공되는 상기 전원 신호를 스위칭하는 구동 트랜지스터; 및
상기 스위칭 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결되는 스토리지 커패시터를 포함하고,
상기 구동 트랜지스터 및 상기 스위칭 트랜지스터 각각은,
제1 도전물질을 포함하는 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
상기 스토리지 커패시터는,
상기 제1 기판 위에 배치되는 제1 전극;
상기 제1 전극과 절연되어 상기 제1 전극 위에 배치되는 제2 전극; 및
상기 제2 전극과 절연되어 상기 제2 전극 위에 배치되고, 상기 제1 전극과 전기적으로 연결되는 제3 전극을 포함하고,
상기 게이트 라인은 상기 제1 도전물질과 상이한 제2 도전물질을 포함하고,
상기 제2 전극은 상기 게이트 라인과 동일 물질을 포함하는 유기전계발광 표시장치. - 제 1 항에 있어서, 상기 화소는,
상기 제1 기판 위에 배치되어 상기 구동 트랜지스터와 전기적으로 연결되는 화소전극;
상기 화소 전극 위에 배치되는 유기발광층; 및
상기 유기발광층 위에 배치되는 공통전극을 포함하는 것을 특징으로 하는 유기전계발광 표시장치. - 제 2 항에 있어서, 상기 제1 전극은 상기 제1 도전물질을 포함하고,
제2 도전물질은 상기 제1 도전물질보다 비저항이 낮은 것을 특징으로 하는 유기전계발광 표시장치. - 제 3 항에 있어서, 상기 구동 트랜지스터는,
상기 제1 게이트 전극과 중첩하는 제1 액티브 패턴;
상기 전원 신호 라인과 전기적으로 연결되어 상기 제1 액티브 패턴과 접촉되는 제1 소오스 전극; 및
상기 제1 액티브 패턴과 접촉되어 상기 화소전극과 전기적으로 연결되는 제1 드레인전극을 포함하고,
상기 제1 게이트 전극은,
상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 유기전계발광 표시장치. - 제 4 항에 있어서, 상기 스위칭 트랜지스터는,
상기 제2 게이트 전극과 중첩하는 제2 액티브 패턴;
상기 데이터 라인과 전기적으로 연결되어 상기 제2 액티브 패턴과 접촉되는 제2 소오스 전극; 및
상기 제1 액티브 패턴과 접촉되어 상기 제1 게이트 전극과 전기적으로 연결되는 제2 드레인전극을 포함하고,
상기 제2 게이트 전극은,
상기 게이트 라인과 전기적으로 연결되는 것을 특징으로 하는 유기전계발광 표시장치. - 제 5 항에 있어서, 상기 제2 도전물질은 구리를 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
- 제 5 항에 있어서, 상기 제1 및 제2 게이트전극들 각각의 두께는 상기 게이트 라인 및 상기 제2 전극 각각의 두께보다 작은 것을 특징으로 하는 유기전계발광 표시장치.
- 제 7 항에 있어서, 상기 제1 및 제2 게이트 전극들 각각의 두께는 300옹스트롬 내지 1000옹스트롬이고, 상기 게이트 라인 및 상기 제2 전극 각각의 두께는 5000옹스트롬 내지 20000옹스트롬인 것을 특징으로 하는 유기전계발광 표시장치.
- 제 7 항에 있어서,
상기 제1 및 제2 게이트 전극들을 커버하여 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 게이트 절연막; 및
상기 제2 전극 및 상기 제3 전극 사이에 배치되는 층간 절연막을 더 포함하고,
상기 게이트 절연막의 두께는 상기 층간 절연막의 두께보다 작은 것을 특징으로 하는 유기전계발광 표시장치. - 제 9 항에 있어서, 상기 게이트 절연막은 500옹스트롬 내지 2000옹스트롬인 것을 특징으로 하는 유기전계발광 표시장치.
- 제 5 항에 있어서,
상기 게이트 라인을 상기 제2 게이트 전극에 전기적으로 연결시키는 제1 연결전극을 더 포함하고,
상기 게이트 라인 및 상기 제2 게이트전극은 서로 이격되는 것을 특징으로 하는 유기전계발광 표시장치. - 제 5 항에 있어서,
상기 제2 전극을 상기 제1 게이트 전극에 전기적으로 연결시키는 제2 연결전극을 더 포함하고,
상기 제2 전극 및 상기 제1 게이트 전극은 서로 이격되는 것을 특징으로 하는 유기전계발광 표시장치. - 제 5 항에 있어서,
상기 데이터 라인과 중첩되어 상기 데이터 라인과 전기적으로 연결되는 제1 보조 라인; 및
상기 전원 신호 라인과 중첩되어 상기 전원 신호 라인과 전기적으로 연결되는 제2 보조 라인을 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치. - 제 13 항에 있어서, 상기 제1 보조라인은 상기 데이터 라인과 접촉되어 상기 데이터 라인과 전기적으로 연결되고, 상기 제2 보조라인은 상기 전원 신호 라인과 접촉되어 상기 전원 신호 라인과 전기적으로 연결되는 것을 특징으로 하는 유기전계발광 표시장치.
- 제 13 항에 있어서, 상기 제1 소오스 전극, 상기 제2 소오스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각의 두께는 상기 제1 보조라인 및 상기 제2 보조라인 각각의 두께보다 작은 것을 특징으로 하는 유기전계발광 표시장치.
- 제 13 항에 있어서, 상기 제1 및 제2 보조라인들 각각이 포함하는 도전물질은 상기 제1 소오스 전극, 상기 제2 소오스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각이 포함하는 도전물질보다 비저항이 작은 것을 특징으로 하는 유기전계발광 표시장치.
- 제 16 항에 있어서, 상기 제1 및 제2 보조라인들 각각은 구리를 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
- 제 5 항에 있어서, 상기 제1 및 제2 액티브 패턴들은 산화물 반도체를 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
- 제 2 항에 있어서,
상기 제1 기판 상에 배치되어 상기 유기발광층으로부터 발생되는 광을 필터링하는 컬러필터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
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