JP2017173505A - 表示装置及びその製造方法 - Google Patents

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Abstract

【課題】薄膜トランジスタの電流バラツキを小さく、駆動能力を高くすることを目的とする。【解決手段】周辺領域ＰＲに設けられる複数の薄膜トランジスタは、低温ポリシリコンからなる第１チャネル層ＣＨ１を有して第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１のそれぞれと第１ゲート電極ＧＥ１との間に第１チャネル層ＣＨ１が介在しないスタガ型の第１薄膜トランジスタＴＦＴ１である。表示領域ＤＲに設けられる複数の薄膜トランジスタは、酸化物半導体からなる第２チャネル層ＣＨ２を有して第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２のそれぞれと第２ゲート電極ＧＥ２との間に第２チャネル層ＣＨ２が介在しないスタガ型の第２薄膜トランジスタＴＦＴ２を含む。第１薄膜トランジスタＴＦＴ１は、第２薄膜トランジスタＴＦＴ２よりも下の層位置にある。【選択図】図４

Description

本発明は、表示装置及びその製造方法に関する。
表示装置は、画素ごとに対応した輝度と色度の発光で画像を表示する。例えば、マトリクス状に配置した複数の画素電極とこれらに共通する共通電極との間に設けた有機発光層に電流を流し発光させる。また、それぞれの画素には複数の薄膜トランジスタやコンデンサが組み合わされた画素回路がレイアウトされている。
特開２０１２−１６０６７９号公報
低温ポリシリコンからなる薄膜トランジスタは、駆動能力が高いので多用されている。シリコンは、エキシマレーザアニールで多結晶化されるが、レーザのショットバラツキが大きく、各画素の電流バラツキを低減することができない。そのため、補正回路を設けるか、あるいは、レーザを多数回照射して重ねることが必要になり、装置コストやレーザの材料コスト等の課題がある。
近年、薄膜トランジスタプロセスとして、酸化物半導体を使用した製造プロセスが開発されている（特許文献１）。しかし、酸化物半導体を使用した現行の薄膜トランジスタは、狭額縁や低消費電力等の制約条件を満たすことができない。そこで、酸化物半導体による薄膜トランジスタと、低温ポリシリコンによる薄膜トランジスタを混載するためのプロセスの開発が要望されている。
本発明は、薄膜トランジスタの電流バラツキを小さく、駆動能力を高くすることを目的とする。
本発明に係る表示装置は、画像を表示するための表示領域に設けられた複数の画素電極と、前記複数の画素電極の上方に配置された共通電極と、前記複数の画素電極と前記共通電極の間に介在する自発光素子層と、前記表示領域から前記表示領域の外側にある周辺領域に至る複数層からなる回路層と、を有し、前記回路層は、前記表示領域及び前記周辺領域のそれぞれに、複数の薄膜トランジスタを有し、前記周辺領域に設けられる前記複数の薄膜トランジスタは、低温ポリシリコンからなる第１チャネル層を有して第１ソース電極及び第１ドレイン電極のそれぞれと第１ゲート電極との間に前記第１チャネル層が介在しないスタガ型の第１薄膜トランジスタであり、前記表示領域に設けられる前記複数の薄膜トランジスタは、酸化物半導体からなる第２チャネル層を有して第２ソース電極及び第２ドレイン電極のそれぞれと第２ゲート電極との間に前記第２チャネル層が介在しないスタガ型の第２薄膜トランジスタを含み、前記第２薄膜トランジスタは、前記第１薄膜トランジスタよりも上の層位置にあることを特徴とする。
本発明によれば、第１薄膜トランジスタ及び第２薄膜トランジスタは、スタガ型であることから寄生容量が小さくなっており、駆動能力が高い。また、第２薄膜トランジスタの第２チャネル層は、酸化物半導体からなるので、電流バラツキを小さくすることができる。さらに、第１薄膜トランジスタは、第２薄膜トランジスタよりも下の層位置にある。そのため、第２薄膜トランジスタは、第１薄膜トランジスタよりも後に形成するので、低温ポリシリコンからなる第１チャネル層を形成するときの熱による影響を受けない。
本発明に係る表示装置の製造方法は、画像を表示するための表示領域及び前記表示領域の外側にある周辺領域を有する表示装置の製造方法であって、前記周辺領域に、低温ポリシリコンからなる第１チャネル層を有して第１ソース電極及び第１ドレイン電極のそれぞれと第１ゲート電極との間に前記第１チャネル層が介在しないスタガ型の第１薄膜トランジスタを形成する工程と、前記第１薄膜トランジスタを形成した後に、前記表示領域に、酸化物半導体からなる第２チャネル層を有して第２ソース電極及び第２ドレイン電極のそれぞれと第２ゲート電極との間に前記第２チャネル層が介在しないスタガ型の第２薄膜トランジスタを形成する工程と、前記第２薄膜トランジスタを形成した後に、前記表示領域に複数の画素電極を形成する工程と、前記複数の画素電極の上に自発光素子層を形成する工程と、前記自発光素子層の上に共通電極を形成する工程と、を含むことを特徴とする。
本発明によれば、第１薄膜トランジスタ及び第２薄膜トランジスタは、スタガ型であることから寄生容量が小さくなっており、駆動能力が高い。また、第２薄膜トランジスタの第２チャネル層は、酸化物半導体から形成するので、電流バラツキを小さくすることができる。さらに、第２薄膜トランジスタは、第１薄膜トランジスタよりも後に形成するので、低温ポリシリコンからなる第１チャネル層を形成するときの熱による影響を受けない。
本発明の第１の実施形態に係る表示装置の斜視図である。 図１に示す表示装置のII−II線断面図である。 本発明の第１の実施形態に係る表示装置の回路図である。 第１の実施形態の回路層の詳細を示す概略図である。 第１の実施形態の変形例を示す図である。 本発明の第２の実施形態に係る表示装置の回路図である。 第２の実施形態の回路層の詳細を示す概略図である。
以下、本発明の実施形態について、図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る表示装置の斜視図である。表示装置として、有機エレクトロルミネッセンス表示装置を例に挙げる。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素（ピクセル）を形成し、フルカラーの画像を表示するようになっている。表示装置は、例えば樹脂からなることで柔軟性を有する第１基板１０を有する。第１基板１０には、画像を表示するための素子を駆動するための集積回路チップ１２が搭載され、外部との電気的接続のためのフレキシブルプリント基板１４が接続されている。
図２は、図１に示す表示装置のII−II線断面図である。第１基板１０には回路層１６が積層されている。回路層１６の詳細は後述する。回路層１６の上には、複数の単位画素それぞれに対応するように構成された複数の画素電極１８（例えば陽極）が設けられている。回路層１６及び画素電極１８上に、絶縁層２０が形成されている。絶縁層２０は、画素電極１８の周縁部に載り、画素電極１８の一部（例えば中央部）を開口させるように形成されている。絶縁層２０によって、画素電極１８の一部を囲むバンクが形成される。
画素電極１８上に自発光素子層２２が設けられている。自発光素子層２２は、複数の画素電極１８に連続的に載り、絶縁層２０にも載るようになっている。変形例として、画素電極１８ごとに別々に（分離して）、自発光素子層２２を設けてもよい。自発光素子層２２は、少なくとも発光層を含み、さらに、電子輸送層、正孔輸送層、電子注入層及び正孔注入層のうち少なくとも一層を含んでもよい。
自発光素子層２２の上には、複数の画素電極１８の上方で自発光素子層２２に接触するように、共通電極２４（例えば陰極）が設けられている。共通電極２４は、バンクとなる絶縁層２０の上方に載るように形成する。自発光素子層２２は、画素電極１８及び共通電極２４に挟まれ、両者間を流れる電流によって輝度が制御されて発光する。自発光素子層２２は、共通電極２４に積層する封止層２６によって覆われることで封止されて、水分から遮断されている。封止膜２６の上方には、充填層２８を介して、第２基板３０が設けられている。第２基板３０には、複数色（例えば、青、赤及び緑）からなる着色層３２が設けられ、隣同士の異なる色の着色層３２の間には、ブラックマトリクス３４が金属や樹脂などで形成されて、カラーフィルタを構成している。第２基板３０は、タッチパネルであってもよいし、偏光板や位相差板を備えてもよい。
図３は、本発明の第１の実施形態に係る表示装置の回路図である。表示装置は、画像を表示するための表示領域ＤＲを有する。表示領域ＤＲには、画素ごとに表示素子ＤＥが設けられる。表示素子ＤＥは、図２に示す画素電極１８及び共通電極２４並びにこれらの間に介在する自発光素子層２２からなる。表示素子ＤＥは、電源線ＰＷＬから供給される電流で発光する。発光は、キャパシタＣに書き込まれる映像信号に応じて輝度が調整される。映像信号は、信号線ＳＧＬから供給されて、第１スイッチング素子ＳＷ１によって書き込まれる。第１スイッチング素子ＳＷ１の制御は、走査線ＳＣＬから入力される走査信号によってなされる。第２スイッチング素子ＳＷ２は、キャパシタＣに書き込まれた映像信号に従って、表示素子ＤＥを流れる電流を制御する。表示領域ＤＲの周囲に周辺領域ＰＲがある。周辺領域ＰＲには、走査信号や映像信号などを生成する駆動回路が設けられる。
図４は、第１の実施形態の回路層１６の詳細を示す概略図である。回路層１６は、表示領域ＤＲから表示領域ＤＲの外側にある周辺領域ＰＲに至る。第１基板１０には、それ自体が含有する不純物に対するバリア膜３６が形成されている。
回路層１６は、周辺領域ＰＲに、複数の薄膜トランジスタを含む。周辺領域ＰＲに設けられる複数の薄膜トランジスタは、低温ポリシリコンからなる第１チャネル層ＣＨ１を有する第１薄膜トランジスタＴＦＴ１である。図３に示す周辺領域ＰＲに形成される駆動回路が第１薄膜トランジスタＴＦＴ１を含む。第１薄膜トランジスタＴＦＴ１は、スタガ型である。そのため、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１のそれぞれと第１ゲート電極ＧＥ１との間に第１チャネル層ＣＨ１が介在しないので、寄生容量が小さくなっており、駆動能力が高い。第１チャネル層ＣＨ１は、第１ゲート電極ＧＥ１との重畳部分からはみ出す部分を有し、この部分はイオンの注入によって抵抗値が低くなっている。回路層１６の第１薄膜トランジスタＴＦＴ１よりも上の絶縁層（複数層）を貫通して、第１チャネル層ＣＨ１（第１ゲート電極ＧＥ１の重畳部分からはみ出した部分）に接続する第１コンタクトプラグＣＰ１が設けられている。
表示領域ＤＲには、複数の画素電極１８が設けられている。図２を参照して上述したように、画素電極１８には絶縁層２０が載る。画素電極１８の上に設けられるその他の部材は、図４では省略する。回路層１６は、表示領域ＤＲに、複数の薄膜トランジスタを含む。表示領域ＤＲに設けられる複数の薄膜トランジスタは、酸化物半導体からなる第２チャネル層ＣＨ２を有する第２薄膜トランジスタＴＦＴ２を含む。第２薄膜トランジスタＴＦＴ２の第２チャネル層ＣＨ２は、酸化物半導体からなるので、電流バラツキを小さくすることができる。また、第２薄膜トランジスタＴＦＴ２は、スタガ型である。そのため、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２のそれぞれと第２ゲート電極ＧＥ２との間に第２チャネル層ＣＨ２が介在しないので、寄生容量が小さくなっており、駆動能力が高い。第２チャネル層ＣＨ２は、第２ゲート電極ＧＥ２との重畳部分からはみ出す部分を有し、この部分はイオンの注入によって抵抗値が低くなっている。
第２薄膜トランジスタＴＦＴ２は、第１薄膜トランジスタＴＦＴ１よりも上の層位置にある。したがって、第２薄膜トランジスタＴＦＴ２は、第１薄膜トランジスタＴＦＴ１よりも後に形成するので、低温ポリシリコンからなる第１チャネル層ＣＨ１を形成するときの熱による影響を受けない。
図３に示す第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のそれぞれが、図４に示す第２薄膜トランジスタＴＦＴ２である。第２スイッチング素子ＳＷ２となる第２薄膜トランジスタＴＦＴ２は、複数の画素電極１８のそれぞれへの電流の供給量を制御するように接続されている。回路層１６の第２薄膜トランジスタＴＦＴ２よりも上の絶縁層を貫通して、第２チャネル層ＣＨ２（第２ゲート電極ＧＥ２の重畳部分からはみ出した部分）に接続する第２コンタクトプラグＣＰ２が設けられている。
回路層１６を構成する複数層は、表示領域ＤＲに、低温ポリシリコンの層にイオンが注入されてなる第１導電層ＣＬ１を含む。第１導電層ＣＬ１は、第１薄膜トランジスタＴＦＴ１の第１チャネル層ＣＨ１と同じ層位置にあって第２薄膜トランジスタＴＦＴ２よりも下の層位置にある。第１導電層ＣＬ１を、第２薄膜トランジスタＴＦＴ２の全体に重畳する大きさにすることで、第２薄膜トランジスタＴＦＴ２を、熱や静電気から保護することができる。なお、図４の例では、第２コンタクトプラグＣＰ２を、第２チャネル層ＣＨ２の端部を露出させて、さらに、第１導電層ＣＬ１に至るように設けてある。
回路層１６を構成する複数層は、表示領域ＤＲに、第１導電層ＣＬ１をキャパシタＣの一方の電極とし、第１導電層ＣＬ１と対向する位置に他方の電極となる第２導電層ＣＬ２をさらに含む。第２導電層ＣＬ２は、第１薄膜トランジスタＴＦＴ１の第１ゲート電極ＧＥ１と同じ層位置にあって第２薄膜トランジスタＴＦＴ２よりも下の層位置にある。キャパシタＣは、第２薄膜トランジスタＴＦＴ２と重畳するように設けるので、平面的なスペースが要求されない。
本実施形態に係る表示装置の製造方法では、周辺領域ＰＲに、上述した第１薄膜トランジスタＴＦＴ１を形成する。この工程で、同時に、表示領域ＤＲに、低温ポリシリコンの層を形成してイオンを注入することで第１導電層ＣＬ１を形成する。第１導電層ＣＬ１は、第２薄膜トランジスタＴＦＴ２の全体と重畳する大きさを有するように形成してもよい。また、この工程で、第１ゲート電極ＧＥ１の形成と同時に、第１導電層ＣＬ１とともにキャパシタＣを形成するための電極となる第２導電層ＣＬ２を形成する。
第１薄膜トランジスタＴＦＴ１を形成した後に、表示領域ＤＲに、上述した第２薄膜トランジスタＴＦＴ２を形成する。第２薄膜トランジスタＴＦＴ２は、第１薄膜トランジスタＴＦＴ１よりも後に形成するので、低温ポリシリコンからなる第１チャネル層ＣＨ１を形成するときの熱による影響を受けない。第２薄膜トランジスタＴＦＴ２を形成した後に、表示領域ＤＲに複数の画素電極１８を形成する。そして、図２に示すように、複数の画素電極１８の上に自発光素子層２２を形成し、自発光素子層２２の上に共通電極２４を形成する。
［変形例］
図５は、第１の実施形態の変形例を示す図である。この変形例では、表示領域ＤＲに設けられる複数の薄膜トランジスタは、周辺領域ＰＲの第１薄膜トランジスタＴＦＴ１と同じ層位置に、第１薄膜トランジスタＴＦＴ１を含む。つまり、図３に示す第１スイッチング素子ＳＷ１が、第１薄膜トランジスタＴＦＴ１である。回路層１１６の第１薄膜トランジスタＴＦＴ１よりも上の絶縁層を貫通して、第１チャネル層ＣＨ１に接続する第１コンタクトプラグＣＰ１が設けられている。
回路層１１６を構成する複数層は、第１薄膜トランジスタＴＦＴ１の第１チャネル層ＣＨ１の少なくとも端部と重畳するように、第２薄膜トランジスタＴＦＴ２の第２ゲート電極ＧＥ２と同じ層位置で同じ材料からなる金属層１４０を含む。金属層１４０は、第１コンタクトプラグＣＰ１と一体的になるように形成されている。
上述したように、第２チャネル層ＣＨ２は、第２ゲート電極ＧＥ２との重畳部分からはみ出す部分を有する。この部分は、第２ゲート電極ＧＥ２をマスクとして、イオンを注入することで抵抗値が低くされる。金属層１４０を設けることで、イオン注入のプロセスによる第１薄膜トランジスタＴＦＴ１の特性低下を防止することができる。
本変形例に係る表示装置の製造方法では、周辺領域ＰＲに第１薄膜トランジスタＴＦＴ１を形成する工程で、表示領域ＤＲにも、第１薄膜トランジスタＴＦＴ１を形成する点が、上記実施形態と異なる。
表示領域ＤＲには、第２薄膜トランジスタＴＦＴ２を形成する。第２ゲート電極ＧＥ２を形成する前に、第２ゲート電極ＧＥ２よりも下にある絶縁層に第１チャネル層ＣＨ１の上面に至るスルーホール１４２を形成する。第２ゲート電極ＧＥ２の形成と同時に、スルーホール１４２内に第１コンタクトプラグＣＰ１を形成するとともに、金属層１４０を形成する。金属層１４０は、第１コンタクトプラグＣＰ１と一体化して第１薄膜トランジスタＴＦＴ１の第１チャネル層ＣＨ１の少なくとも端部と重畳するように形成する。
［第２の実施形態］
図６は、本発明の第２の実施形態に係る表示装置の回路図である。本実施形態では、第１スイッチング素子ＳＷ１によって映像信号をキャパシタＣに書き込み、第２スイッチング素子ＳＷ２によって表示素子ＤＥを流れる電流が制御され、第３スイッチング素子ＳＷ３によって電流供給をオンオフする。
図７は、第２の実施形態の回路層２１６の詳細を示す概略図である。本実施形態では、図６に示すキャパシタＣが、直列接続された複数のキャパシタ（第１キャパシタＣ１、第２キャパシタＣ２及び第３キャパシタＣ３）から構成されている。
第１キャパシタＣ１は、低温ポリシリコンの層にイオンが注入されてなる一対の電極Ｅ１を含む。一対の電極Ｅ１は、周辺領域ＰＲに形成される第１薄膜トランジスタＴＦＴ１（図４参照）の第１チャネル層ＣＨ１及び第１ゲート電極ＧＥ１と、同層で同じ材料からなる。
第２キャパシタＣ２の一対の電極Ｅ２は、第２スイッチング素子ＳＷ２である第２薄膜トランジスタＴＦＴ２の第２チャネル層ＣＨ２の一部（第２ゲート電極ＧＥ２の重畳部分からはみ出して低抵抗化された部分）からなる電極と、その上方に形成された電極（第２ゲート電極ＧＥ２と同層で同じ材料）とで構成される。
第３キャパシタＣ３の一対の電極Ｅ３は、第２キャパシタＣ２の一方の電極Ｅ２と、その上方に形成された電極で構成される。第２キャパシタＣ２と第３キャパシタＣ３は、一方の電極を共有することで直列に接続される。第２キャパシタＣ２又は第３キャパシタＣ３の共有しない他方の電極に、コンタクトプラグＣＰによって、第１キャパシタＣ１の一方の電極Ｅ１が接続される。その他の詳細は、第１の実施形態で説明した内容が該当する。本実施形態に係る表示装置の製造方法では、周辺領域ＰＲに第１薄膜トランジスタＴＦＴ１（図４参照）を形成するときに、第３キャパシタＣ３の一対の電極Ｅ３を同時に形成する。また、第２薄膜トランジスタＴＦＴ２を形成するときに、第２キャパシタＣ２の一対の電極Ｅ２（第３キャパシタＣ３の一方の電極Ｅ３）を形成する。その後、第３キャパシタＣ３の他方の電極Ｅ３を形成する。
なお、表示装置は、有機エレクトロルミネッセンス表示装置には限定されず、量子ドット発光素子（ＱＬＥＤ：Quantum‐Dot Light Emitting Diode）のような発光素子を各画素に備えた表示装置であってもよいし、液晶表示装置であってもよい。
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
１０ 第１基板、１２ 集積回路チップ、１４ フレキシブルプリント基板、１６ 回路層、１８ 画素電極、２０ 絶縁層、２２ 自発光素子層、２４ 共通電極、２６ 封止層、２８ 充填層、３０ 第２基板、３２ 着色層、３４ ブラックマトリクス、３６ バリア膜、１１６ 回路層、１４０ 金属層、１４２ スルーホール、２１６ 回路層、Ｃ キャパシタ、Ｃ１ 第１キャパシタ、Ｃ２ 第２キャパシタ、Ｃ３ 第３キャパシタ、ＣＨ１ 第１チャネル層、ＣＨ１ 第１チャネル層、ＣＨ２ 第２チャネル層、ＣＬ１ 第１導電層、ＣＬ２ 第２導電層、ＣＰ１ 第１コンタクトプラグ、ＣＰ２ 第２コンタクトプラグ、ＤＥ 表示素子、ＤＥ１ 第１ドレイン電極、ＤＥ２ 第２ドレイン電極、ＤＲ 表示領域、Ｅ１ 電極、Ｅ２ 電極、Ｅ３ 電極、ＧＥ１ 第１ゲート電極、ＧＥ２ 第２ゲート電極、ＰＲ 周辺領域、ＰＷＬ 電源線、ＳＣＬ 走査線、ＳＥ１ 第１ソース電極、ＳＥ２ 第２ソース電極、ＳＧＬ 信号線、ＳＷ１ 第１スイッチング素子、ＳＷ２ 第２スイッチング素子、ＳＷ３ 第３スイッチング素子、ＴＦＴ１ 第１薄膜トランジスタ、ＴＦＴ２ 第２薄膜トランジスタ。

Claims (13)

  1. 画像を表示するための表示領域に設けられた複数の画素電極と、
    前記複数の画素電極の上方に配置された共通電極と、
    前記複数の画素電極と前記共通電極の間に介在する自発光素子層と、
    前記表示領域から前記表示領域の外側にある周辺領域に至る複数層からなる回路層と、
    を有し、
    前記回路層は、前記表示領域及び前記周辺領域のそれぞれに、複数の薄膜トランジスタを有し、
    前記周辺領域に設けられる前記複数の薄膜トランジスタは、低温ポリシリコンからなる第１チャネル層を有して第１ソース電極及び第１ドレイン電極のそれぞれと第１ゲート電極との間に前記第１チャネル層が介在しないスタガ型の第１薄膜トランジスタであり、
    前記表示領域に設けられる前記複数の薄膜トランジスタは、酸化物半導体からなる第２チャネル層を有して第２ソース電極及び第２ドレイン電極のそれぞれと第２ゲート電極との間に前記第２チャネル層が介在しないスタガ型の第２薄膜トランジスタを含み、
    前記第２薄膜トランジスタは、前記第１薄膜トランジスタよりも上の層位置にあることを特徴とする表示装置。
  2. 請求項１に記載された表示装置において、
    前記表示領域に設けられる前記第２薄膜トランジスタは、前記複数の画素電極のそれぞれへの電流の供給量を制御するように接続されていることを特徴とする表示装置。
  3. 請求項１又は２に記載された表示装置において、
    前記回路層を構成する前記複数層は、前記表示領域に、前記低温ポリシリコンの層にイオンが注入されてなる導電層を含み、
    前記導電層は、前記第１薄膜トランジスタの前記第１チャネル層と同じ層位置にあって前記第２薄膜トランジスタよりも下の層位置にあることを特徴とする表示装置。
  4. 請求項３に記載された表示装置において、
    前記導電層は、前記第２薄膜トランジスタの全体に重畳する大きさを有することを特徴とする表示装置。
  5. 請求項３又は４に記載された表示装置において、
    前記回路層を構成する前記複数層は、前記表示領域に、前記導電層をキャパシタの一方の電極とし、前記導電層と対向する位置に他方の電極となる第２導電層をさらに含み、
    前記第２導電層は、前記第１薄膜トランジスタの前記第１ゲート電極と同じ層位置にあって前記第２薄膜トランジスタよりも下の層位置にあることを特徴とする表示装置。
  6. 請求項１から５のいずれか１項に記載された表示装置において、
    前記表示領域に設けられる前記複数の薄膜トランジスタは、前記周辺領域の前記第１薄膜トランジスタと同じ層位置に、前記第１薄膜トランジスタをさらに含むことを特徴とする表示装置。
  7. 請求項１から６のいずれか１項に記載された表示装置において、
    前記回路層の前記第１薄膜トランジスタよりも上の層を貫通して、前記第１チャネル層に接続するコンタクトプラグをさらに有し、
    前記回路層を構成する前記複数層は、前記第１薄膜トランジスタの前記第１チャネル層の少なくとも端部と重畳するように、前記第２薄膜トランジスタの前記第２ゲート電極と同じ層位置で同じ材料からなる金属層をさらに含み、
    前記金属層は、前記コンタクトプラグと一体的になるように形成されていることを特徴とする表示装置。
  8. 画像を表示するための表示領域及び前記表示領域の外側にある周辺領域を有する表示装置の製造方法であって、
    前記周辺領域に、低温ポリシリコンからなる第１チャネル層を有して第１ソース電極及び第１ドレイン電極のそれぞれと第１ゲート電極との間に前記第１チャネル層が介在しないスタガ型の第１薄膜トランジスタを形成する工程と、
    前記第１薄膜トランジスタを形成した後に、前記表示領域に、酸化物半導体からなる第２チャネル層を有して第２ソース電極及び第２ドレイン電極のそれぞれと第２ゲート電極との間に前記第２チャネル層が介在しないスタガ型の第２薄膜トランジスタを形成する工程と、
    前記第２薄膜トランジスタを形成した後に、前記表示領域に複数の画素電極を形成する工程と、
    前記複数の画素電極の上に自発光素子層を形成する工程と、
    前記自発光素子層の上に共通電極を形成する工程と、
    を含むことを特徴とする表示装置の製造方法。
  9. 請求項８に記載された表示装置の製造方法において、
    前記周辺領域に前記第１薄膜トランジスタを形成する工程で、前記表示領域に、前記低温ポリシリコンの層を形成してイオンを注入することで導電層を形成することを特徴とする表示装置の製造方法。
  10. 請求項９に記載された表示装置の製造方法において、
    前記導電層は、前記第２薄膜トランジスタの全体と重畳する大きさを有するように形成することを特徴とする表示装置の製造方法。
  11. 請求項９又は１０に記載された表示装置の製造方法において、
    前記周辺領域に前記第１薄膜トランジスタを形成する工程で、前記第１ゲート電極の形成と同時に、前記導電層とともにキャパシタを形成するための電極となる第２導電層を形成することを特徴とする表示装置の製造方法。
  12. 請求項８から１１のいずれか１項に記載された表示装置の製造方法において、
    前記周辺領域に前記第１薄膜トランジスタを形成する工程で、前記表示領域にも、前記第１薄膜トランジスタを形成することを特徴とする表示装置の製造方法。
  13. 請求項８から１２のいずれか１項に記載された表示装置の製造方法において、
    前記表示領域に前記第２薄膜トランジスタを形成する工程で、
    前記第２ゲート電極を形成する前に、前記第２ゲート電極よりも下にある絶縁層に前記第１チャネル層の上面に至るスルーホールを形成し、
    前記第２ゲート電極の形成と同時に、前記スルーホール内にコンタクトプラグを形成し、さらに、前記コンタクトプラグと一体化して前記第１薄膜トランジスタの前記第１チャネル層の少なくとも端部と重畳するように、金属層を形成することを特徴とする表示装置の製造方法。
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