JP5269253B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、補助容量が設けられた薄膜トランジスタ基板の製造方法に関するものである。
アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）がスイッチング素子として設けられたＴＦＴ基板と、ＴＦＴ基板に対向するように配置された対向基板と、両基板の間に封入された液晶層とを備えている。このＴＦＴ基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素毎に補助容量が設けられている。ここで、補助容量は、例えば、基板上に設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に容量線に重なるように設けられた容量電極（例えば、ＴＦＴのドレイン電極）とにより構成されている。
例えば、特許文献１には、絶縁基板上に形成されたゲート線、ゲート電極及び維持電極を覆うように、ゲート絶縁膜、半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を順に蒸着し、導電体層上に２回の露光方法を用いて感光膜を形成した後に、感光膜を用いて半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を２段階でエッチングして、データ配線、ソース電極、半導体層、接触層パターン、ドレイン電極及び維持蓄電器用導電体パターンを形成するＴＦＴ基板の製造方法が開示されている。
ところで、特許文献１に開示された製造方法により製造されたＴＦＴ基板では、上記補助容量に相当する維持蓄電器が、維持電極、ゲート絶縁膜、維持蓄電器用半導体層、維持蓄電器用接触層パターン及び維持蓄電器用導電体パターンの積層構造により構成されている。ここで、特許文献１に開示された製造方法のように、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造工程の簡略化を図ったＴＦＴ基板の製造方法では、ソース電極及びドレイン電極の下層に半導体層が配置するので、補助容量を構成する容量電極（ドレイン電極）の下層に半導体層が積層されてしまう。そうなると、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、ゲート絶縁膜だけでなく半導体層も誘電体層として機能することになり、ゲート絶縁膜と半導体層との間において、ＭＯＳ（Metal Oxide Semiconductor）構造による電気容量の変化が生じると共に、半導体層とドレイン電極との間において、ショットキー構造による電気容量の変化が生じるので、補助容量を介して画素電極の電位を制御する液晶表示パネルでは、画素電極が所定の電位で制御されなくなり、フリッカーなどの表示不良が発生してしまう。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体層に起因する補助容量の電気容量の変化を抑制することにある。
上記目的を達成するために、本発明は、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触するようにしたものである。
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第１エッチング工程と、上記第１エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層のうち上記容量線と重なる領域の一部に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、ゲート層形成工程において、例えば、第１のフォトマスクを用いて、基板上にゲート電極及び容量線を形成し、レジストパターン形成工程において、例えば、第２のフォトマスクを用いて、レジストパターンを形成し、第１エッチング工程において、そのレジストパターンを用いて、ソース電極、ドレイン電極及びチャネル領域を形成し、第２エッチング工程において、リフローして変成されたレジストパターンを用いて、半導体層を形成して薄膜トランジスタを形成し、層間絶縁膜形成工程において、例えば、第３のフォトマスクを用いて、コンタクトホールが設けられた層間絶縁膜を形成し、画素電極形成工程において、例えば、第４のフォトマスクを用いて、画素電極を形成して補助容量を形成するので、４枚のフォトマスクを用いて、補助容量を備えた薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各画素において、ドレイン電極の下層に半導体層が配置するものの、第１エッチング工程において、ソース電極、ドレイン電極及びチャネル領域を形成する際に、ドレイン電極から半導体膜を露出させるので、画素電極形成工程において、画素電極を形成することにより、各画素において、半導体層と画素電極とが互いに接触することになる。ここで、半導体層が酸化物半導体により構成され、画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そのため、各画素において、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになり、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。
上記半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなってもよい。
本発明によれば、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触しているので、半導体層に起因する補助容量の電気容量の変化を抑制することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図７は、本発明に係るＴＦＴ基板及びその製造方法並びに液晶表示パネルの実施形態１を示している。ここで、図１は、本実施形態のＴＦＴ基板３０ａの平面図である。また、図２は、図１中のII−II線に沿ったＴＦＴ基板３０ａ及びそれを備えた液晶表示パネル５０の断面図である。さらに、図３は、ＴＦＴ基板３０ａの等価回路図である。
図１〜図７は、本発明に係るＴＦＴ基板及びその製造方法並びに液晶表示パネルの実施形態１を示している。ここで、図１は、本実施形態のＴＦＴ基板３０ａの平面図である。また、図２は、図１中のII−II線に沿ったＴＦＴ基板３０ａ及びそれを備えた液晶表示パネル５０の断面図である。さらに、図３は、ＴＦＴ基板３０ａの等価回路図である。
液晶表示パネル５０は、図２に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材（不図示）とを備えている。
ＴＦＴ基板３０ａは、図１〜図３に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの一方の側方（図１中の上側）にそれぞれ設けられ、互いに平行に延びるように配置された複数の第１容量線１１ｂａと、各ゲート線１１ａの他方の側方（図１中の下側）にそれぞれ設けられ、互いに平行に延びるように配置された複数の第２容量線１１ｂｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分毎、すなわち、各画素Ｐ毎に設けられたＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５ａと、層間絶縁膜１５ａ上にマトリクス状に設けられ、各々、第１画素電極１６ａ及び第２画素電極１６ｂがゲート線１１ａを介して互いに隣り合うように配置された複数の画素電極と、各画素電極（第１画素電極１６ａ及び第２画素電極１６ｂ）を覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるように一対のチャネル領域Ｃが配置された半導体層１３ｂと、半導体層１３ｂ上に設けられ、一対のチャネル領域Ｃが露出するように配置されたソース電極１４ａａと、半導体層１３ｂ上に設けられ、一方のチャネル領域Ｃ（図１中の上側）を介してソース電極１４ａａに離間するように配置された第１ドレイン電極１４ｂａと、半導体層１３ｂ上に設けられ、他方のチャネル領域Ｃ（図１中の下側）を介してソース電極１４ａａに離間するように配置された第２ドレイン電極１４ｂｂとを備えている。
ゲート電極１１ａａは、図１に示すように、各ゲート線１１ａが幅広く形成された部分である。
半導体層１３ｂは、例えば、ＩｎＧａＺｎＯ4やＩｎ2Ｇａ2ＺｎＯ７などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。ここで、第１画素電極１６ａ及び第２画素電極１６ｂは、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電体により構成されている。そして、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとは、図１及び図２に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃａ及び１５ｃｂ内でそれぞれ互いに接触している。
ソース電極１４ａａは、図１に示すように、各ソース線１４ａが側方に突出した部分である。
第１ドレイン電極１４ｂａは、図１及び図２に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃａを介して第１画素電極１６ａに接続されている。また、第１ドレイン電極１４ｂａは、図１及び図２に示すように、半導体層１３ｂ及びゲート絶縁膜１２を介して、第１容量線１１ｂａに重なることにより、第１補助容量６ａを構成している。
第２ドレイン電極１４ｂｂは、図１に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃｂを介して第２画素電極１６ｂに接続されている。また、第２ドレイン電極１４ｂｂは、図１に示すように、半導体層１３ｂ及びゲート絶縁膜１２を介して、第２容量線１１ｂｂに重なることにより、第２補助容量６ｂを構成している。
対向基板４０は、図２に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス３１と、ブラックマトリクス３１の各格子間に赤色層、緑色層及び青色層などがそれぞれ設けられたカラーフィルター３２と、ブラックマトリクス３１及びカラーフィルター３２を覆うように設けられた共通電極３３と、共通電極３３を覆うように設けられた配向膜（不図示）とを備えている。
液晶層４０は、電気光学特性を有し、負の誘電異方性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各第１画素電極１６ａ及び各第２画素電極１６ｂと対向基板４０上の共通電極３３との間に配置する液晶層４５に各副画素Ｐａ及びＰｂ毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各副画素Ｐａ及びＰｂ毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。そして、液晶表示パネル５０では、図３に示すように、例えば、第１補助容量６ａに−２０Ｖ〜−５Ｖ又は＋５Ｖ〜＋２０Ｖの電圧を印加すると共に、第２補助容量６ｂに−１０Ｖ〜０Ｖ又は０Ｖ〜＋１０Ｖの電圧を印加することにより、副画素Ｐａの液晶容量（液晶層４５）及び副画素Ｐｂの液晶容量（液晶層４５）に互いに異なる電圧が印加され、副画素Ｐａ及び副画素Ｐｂがそれぞれ明副画素及び暗副画素となり、階調に対する視角依存性に起因するコントラストの反転が抑制された画像表示を行うことができる。ここで、図４は、ＴＦＴ基板の補助容量（第１補助容量６ａ又は第２補助容量６ｂ）における電圧及び電気容量の関係を示すグラフである。なお、図４において、実線Ａは、半導体層と画素電極とが互いに接触する本実施形態の実施例のＴＦＴ基板によるものであり、破線Ｂは、画素電極がドレイン電極だけに接触して、半導体層と画素電極とが互いに接触しない本実施形態の比較例のＴＦＴ基板によるものである。また、上記例示した印加電圧の範囲に基づいて、図４において、範囲ＥＬＰは、明副画素の正バイアスの主要動作範囲であり、範囲ＥＬＮは、明副画素の負バイアスの主要動作範囲であり、範囲ＥＤＰは、暗副画素の正バイアスの主要動作範囲であり、範囲ＥＤＮは、暗副画素の負バイアスの主要動作範囲である。そして、図４から分かるように、本実施形態の実施例のＴＦＴ基板（実線Ａ参照）では、補助容量に印加される電圧の大きさによることなく、補助容量の電気容量がほぼ一定であるのに対し、本実施形態の比較例のＴＦＴ基板（破線Ｂ参照）では、補助容量に印加される電圧の大きさによって、補助容量の電気容量が変化してしまう。
次に、本実施形態のＴＦＴ基板３０ａを製造する方法について、図５〜図７を用いて説明する。ここで、図５〜図７は、図２の断面図におけるＴＦＴ基板３０ａの部分に対応して、本実施形態のＴＦＴ基板３０ａの製造工程を連続的に断面で示す説明図である。なお、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第１エッチング工程、第２エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å〜６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図５（ａ）に示すように、ゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂを形成する。
ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å〜６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図５（ａ）に示すように、ゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂを形成する。
＜レジスト形成工程＞
まず、上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂが形成された形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ１０００Å〜４５００Å程度）及び酸化シリコン膜（厚さ５００Å〜１５００Å程度）などを順に成膜することにより、図５（ｂ）に示すように、ゲート絶縁膜１２を形成する。
まず、上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂが形成された形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ１０００Å〜４５００Å程度）及び酸化シリコン膜（厚さ５００Å〜１５００Å程度）などを順に成膜することにより、図５（ｂ）に示すように、ゲート絶縁膜１２を形成する。
続いて、ゲート絶縁膜１２が形成された基板全体に、図５（ｃ）に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜１３（厚さ２００Å〜８００Å程度）、及びチタン膜（厚さ１５００Å〜６０００Å程度）などの金属導電膜１４を順に成膜する。
さらに、半導体膜１３及び金属導電膜１４が成膜された基板全体に、感光性樹脂膜（厚さ１．５μｍ〜３．０μｍ程度）を塗布した後に、その感光性樹脂膜を第２のフォトマスクを用いる露光、現像及び焼成することにより、図５（ｄ）に示すように、レジストパターンＲａａを形成する。ここで、レジストパターンＲａａは、図５（ｄ）に示すように、第１容量線１１ｂａ及び第２容量線１１ｂｂとそれぞれ重なる領域の一部、並びにチャネル領域Ｃとなる領域が露出するように、ソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとなる領域に形成する。
＜第１エッチング工程＞
上記レジスト形成工程で形成されたレジストパターンＲａａから露出する金属導電膜１４及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図６（ａ）に示すように、ソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ、及びチャネル領域Ｃ（が設けられた半導体膜１３ａ）を形成する。
上記レジスト形成工程で形成されたレジストパターンＲａａから露出する金属導電膜１４及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図６（ａ）に示すように、ソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ、及びチャネル領域Ｃ（が設けられた半導体膜１３ａ）を形成する。
＜第２エッチング工程＞
まず、上記第１エッチング工程でソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図６（ｂ）に示すように、レジストパターンＲａａをリフローして、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂから露出する半導体膜１３ａ、並びにチャネル領域Ｃを覆うように、レジストパターンＲａａをレジストパターンＲａｂに変成する。
まず、上記第１エッチング工程でソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図６（ｂ）に示すように、レジストパターンＲａａをリフローして、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂから露出する半導体膜１３ａ、並びにチャネル領域Ｃを覆うように、レジストパターンＲａａをレジストパターンＲａｂに変成する。
続いて、レジストパターンＲａｂから露出する半導体膜１３ａをウエットエッチングでエッチングすることにより、図６（ｃ）に示すように、半導体層１３ｂを形成して、ＴＦＴ５ａを形成する。
＜層間絶縁膜形成工程＞
まず、図６（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ａが形成された基板からレジストパターンＲａｂを剥離して除去する。
まず、図６（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ａが形成された基板からレジストパターンＲａｂを剥離して除去する。
続いて、レジストパターンＲａｂが除去された基板全体に、例えば、ＣＶＤ法により、酸化シリコン膜（厚さ１０００Å〜４０００Å程度）などを成膜することにより、図７（ａ）に示すように、無機絶縁膜１５を形成する。なお、無機絶縁膜１５としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。
さらに、無機絶縁膜１５を第３のフォトマスクを用いてパターニングすることにより、図７（ｂ）に示すように、コンタクトホール１５ｃａ及び１５ｃｂが設けられた層間絶縁膜１５ａを形成する。
＜画素電極形成工程＞
まず、上記層間絶縁膜形成工程で層間絶縁膜１５ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å〜２０００Å程度）などを成膜することにより、図７（ｂ）に示すように、透明導電膜１６を形成する。
まず、上記層間絶縁膜形成工程で層間絶縁膜１５ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å〜２０００Å程度）などを成膜することにより、図７（ｂ）に示すように、透明導電膜１６を形成する。
続いて、透明導電膜１６を第４のフォトマスクを用いてパターニングすることにより、図２に示すように、第１画素電極１６ａ及び第２画素電極１６ｂを形成すると共に、第１画素電極１６ａ及び第２画素電極１６ｂを半導体層１３ｂに接触させて、第１補助容量６ａ及び第２補助容量６ｂを形成する。
以上のようにして、ＴＦＴ基板３０ａを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、ゲート層形成工程において、第１のフォトマスクを用いて、絶縁基板１０ａ上にゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂを形成し、レジストパターン形成工程において、第２のフォトマスクを用いて、レジストパターンＲａａを形成し、第１エッチング工程において、レジストパターンＲａａを用いて、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃを形成し、第２エッチング工程において、リフローして変成されたレジストパターンＲａｂを用いて、半導体層１３ｂを形成してＴＦＴ５ａを形成し、層間絶縁膜形成工程において、第３のフォトマスクを用いて、コンタクトホール１５ｃａ及び１５ｃｂが設けられた層間絶縁膜１５ａを形成し、画素電極形成工程において、第４のフォトマスクを用いて、第１画素電極１６ａ及び第２画素電極１６ｂを形成して第１補助容量６ａ及び第２補助容量６ｂを形成するので、４枚のフォトマスクを用いて、第１補助容量６ａ及び第２補助容量６ｂを備えたＴＦＴ基板３０ａを製造することができる。そして、製造されたＴＦＴ基板３０ａでは、各副画素Ｐａ及びＰｂにおいて、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂの下層に半導体層１３ｂが配置するものの、第１エッチング工程において、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃを形成する際に、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂから半導体膜１３ａを露出させるので、画素電極形成工程において、第１画素電極１６ａ及び第２画素電極１６ｂを形成することにより、各副画素Ｐａ及びＰｂにおいて、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとが互いに接触することになる。ここで、半導体層１３ｂが酸化物半導体により構成され、第１画素電極１６ａ及び第２画素電極１６ｂが酸化物導電体により構成されているので、各副画素Ｐａ及びＰｂに配置された半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとのバンド構造が類似することになる。そのため、各副画素Ｐａ及びＰｂにおいて、第１画素電極１６ａ及び第２画素電極１６ｂ内のフリーキャリアが半導体層１３ｂに拡散してゲート絶縁膜１２との界面付近まで広がり、第１補助容量６ａ及び第２補助容量６ｂの部分の半導体層１３ｂが導体として機能することになり、第１容量線１１ｂａ、ゲート絶縁膜１２、半導体層１３ｂ及び第１ドレイン電極１４ｂａの積層構造により構成された第１補助容量６ａ、並びに第２容量線１１ｂｂ、ゲート絶縁膜１２、半導体層１３ｂ及び第２ドレイン電極１４ｂｂの積層構造により構成された第２補助容量６ｂでは、第１容量線１１ｂａ及び第２容量線１１ｂｂと第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとの間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜１２だけになるので、電気容量の変化を抑制することができる。これにより、半導体層１３ｂが積層された各第１補助容量６ａ及び各第２補助容量６ｂにおいて、電気容量の変化を抑制することができるので、半導体層１３ｂに起因する第１補助容量６ａ及び第２補助容量６ｂの電気容量の変化を抑制することができる。
また、本実施形態のＴＦＴ基板３０ａによれば、各画素Ｐが明副画素（Ｐａ）及び暗副画素（Ｐｂ）により構成されたマルチ画素構造を有しているので、明副画素（Ｐａ）の液晶層４５に印加する電圧と、暗副画素（Ｐｂ）の液晶層４５に印加する電圧とを異ならせるために、第１容量線１１ｂａ及び第１ドレイン電極１４ｂａの間に印加する電圧と、第２容量線１１ｂｂ及び第２ドレイン電極１４ｂｂの間に印加する電圧とを異ならせる際に、例えば、第１補助容量及び第２補助容量の内部に半導体層が単に積層された場合には、第１補助容量及び第２補助容量の電気容量に変化が生じるおそれがあるものの、上述したように、各副画素Ｐａ及びＰｂにおいて、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとが互いに接触しているので、第１容量線１１ｂａ及び第１ドレイン電極１４ｂａの間に印加する電圧に起因する第１補助容量６ａの電気容量、並びに第２容量線１１ｂｂ及び第２ドレイン電極１４ｂｂの間に印加する電圧に起因する第２補助容量６ｂの電気容量の変化を有効に抑制することができる。そして、ＴＦＴ基板３０ａを備えた液晶表示パネル５０では、各第１補助容量６ａ及び各第２補助容量６ｂの電気容量の変化を抑制することができるので、各副画素Ｐａ及びＰｂにおいて、対向基板４０の共通電極３３の電圧とのバランスが保持された状態で、明副画素（Ｐａ）及び暗副画素（Ｐｂ）の各液晶層４５に所定の電圧を印加することができ、フリッカーなどの表示不良の発生を抑制することができる。
また、本実施形態のＴＦＴ基板３０ａによれば、第１補助容量６ａ及び第２補助容量６ｂの部分の半導体層１３ｂが導体として機能するので、半導体層１３ｂが介在しても、第１画素電極１６ａ及び第２画素電極１６ｂと第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとをそれぞれ良好に接続することができる。これに対して、補助容量の電気容量の変化を抑制するために、補助容量の部分の半導体層を除去して、画素電極で容量電極を形成した場合には、画素電極とドレイン電極との接続がコンタクトホールの側面だけになるので、画素電極とドレイン電極との接続不良が懸念される。そして、この接続不良を解消するために、コンタクトホールの径を大きく形成すれば、画素の開口率の低下が懸念される。
また、本実施形態のＴＦＴ基板３０ａによれば、半導体層１３ｂが酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ａを実現することができる。
《発明の実施形態２》
図８〜図１２は、本発明に係るＴＦＴ基板及びその製造方法の実施形態２を示している。ここで、図８は、本実施形態のＴＦＴ基板３０ｂの断面図である。また、図９〜図１２は、図８の断面図に対応して、本実施形態のＴＦＴ基板３０ｂの製造工程を連続的に断面で示す説明図である。なお、以下の各実施形態において、図１〜図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図８〜図１２は、本発明に係るＴＦＴ基板及びその製造方法の実施形態２を示している。ここで、図８は、本実施形態のＴＦＴ基板３０ｂの断面図である。また、図９〜図１２は、図８の断面図に対応して、本実施形態のＴＦＴ基板３０ｂの製造工程を連続的に断面で示す説明図である。なお、以下の各実施形態において、図１〜図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態１では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出し、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ１層構造を有するＴＦＴ基板３０ａを例示したが、本実施形態では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出せず、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ２層構造を有するＴＦＴ基板３０ｂを例示する。
ＴＦＴ基板３０ｂは、図８に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線（１１ａ、図１参照）と、各ゲート線１１ａの一方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第１容量線１１ｂａと、各ゲート線１１ａの他方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第２容量線（１１ｂｂ、図１参照）と、各ゲート線（１１ａ）と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示、図１中の符号１４ａ参照）と、各ゲート線（１１ａ）及び各ソース線の交差部分毎に設けられたＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられ、第１層間絶縁膜２０ａ及び第２層間絶縁膜２１ａが積層された層間絶縁膜２２ａと、層間絶縁膜２２ａ上にマトリクス状に設けられ、各々、第１画素電極２３ａ及び第２画素電極（不図示、図１中の符号１６ｂ参照）がゲート線（１１ａ）を介して互いに隣り合うように配置された複数の画素電極と、各画素電極（第１画素電極２３ａ及び第２画素電極）を覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ｂは、図８に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるように一対のチャネル領域Ｃが配置された半導体層１３ｄと、半導体層１３ｄ上に設けられ、一対のチャネル領域Ｃが露出するように配置されたソース電極１９ａと、半導体層１３ｄ上に設けられ、一方のチャネル領域Ｃを介してソース電極１９ａに離間するように配置された第１ドレイン電極１９ｂと、半導体層１３ｂ上に設けられ、他方のチャネル領域Ｃを介してソース電極１９ａに離間するように配置された第２ドレイン電極（不図示、図１中の符号１４ｂｂ参照）とを備えている。
半導体層１３ｄは、例えば、ＩｎＧａＺｎＯ4やＩｎ2Ｇａ2ＺｎＯ７などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。ここで、第１画素電極２３ａ及び第２画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電体により構成されている。そして、半導体層１３ｄと第１画素電極２３ａ及び第２画素電極とは、図８に示すように、層間絶縁膜２２ａに形成されたコンタクトホール２１ｃ内でそれぞれ互いに接触している。
ソース電極１９ａは、各ソース線が側方に突出した部分である。
第１ドレイン電極１９ｂは、図８に示すように、層間絶縁膜２２ａに形成されたコンタクトホール２１ｃを介して第１画素電極２３ａに接続されている。また、第１ドレイン電極１９ｂは、半導体層１３ｄ及びゲート絶縁膜１２を介して、第１容量線１１ｂａに重なることにより、第１補助容量６ｃを構成している。
第２ドレイン電極は、層間絶縁膜２２ａに形成されたコンタクトホール（不図示）を介して第２画素電極に接続されている。また、第２ドレイン電極は、半導体層１３ｄ及びゲート絶縁膜１２を介して、第２容量線（１１ｂｂ）に重なることにより、第２補助容量を構成している。
次に、本実施形態のＴＦＴ基板３０ｂを製造する方法について、図９〜図１２を用いて説明する。ここで、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第１エッチング工程、第２エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å〜６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図９（ａ）に示すように、ゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）を形成する。
ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å〜６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図９（ａ）に示すように、ゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）を形成する。
＜レジスト形成工程＞
まず、上記ゲート層形成工程でゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）が形成された形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜（厚さ１０００Å〜４５００Å程度）及び酸化シリコン膜（厚さ５００Å〜１５００Å程度）などを順に成膜することにより、図９（ｂ）に示すように、ゲート絶縁膜１２を形成する。
まず、上記ゲート層形成工程でゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）が形成された形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜（厚さ１０００Å〜４５００Å程度）及び酸化シリコン膜（厚さ５００Å〜１５００Å程度）などを順に成膜することにより、図９（ｂ）に示すように、ゲート絶縁膜１２を形成する。
続いて、ゲート絶縁膜１２が形成された基板全体に、図９（ｃ）に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜１３（厚さ２００Å〜８００Å程度）、モリブデン膜（厚さ５００Å〜２０００Å程度）などの第１金属導電膜１７、及び銅膜（厚さ１０００Å〜３５００Å程度）などの第２金属導電膜１８を順に成膜する。
さらに、半導体膜１３並びに第１金属導電膜１７及び第２金属導電膜１８からなる金属積層膜１９が成膜された基板全体に、感光性樹脂膜（厚さ１．５μｍ〜３．０μｍ程度）を塗布した後に、その感光性樹脂膜を第２のフォトマスクを用いる露光、現像及び焼成することにより、図９（ｄ）に示すように、レジストパターンＲｂａを形成する。ここで、レジストパターンＲｂａは、図９（ｄ）に示すように、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）とそれぞれ重なる領域の一部、並びにチャネル領域Ｃとなる領域が露出するように、ソース線、ソース電極１９ａ、第１ドレイン電極１９ｂ及び第２ドレイン電極となる領域に形成する。
＜第１エッチング工程＞
上記レジスト形成工程で形成されたレジストパターンＲｂａから露出する金属積層膜１９及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図１０（ａ）に示すように、ソース線、下層金属層１７ａａと上層金属層１８ａａとからなるソース電極（１９ａ）、下層金属層１７ｂａと上層金属層１８ｂａとからなる第１ドレイン電極（１９ｂ）、第２ドレイン電極、及びチャネル領域Ｃ（が設けられた半導体膜１３ｃ）を形成する。
上記レジスト形成工程で形成されたレジストパターンＲｂａから露出する金属積層膜１９及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図１０（ａ）に示すように、ソース線、下層金属層１７ａａと上層金属層１８ａａとからなるソース電極（１９ａ）、下層金属層１７ｂａと上層金属層１８ｂａとからなる第１ドレイン電極（１９ｂ）、第２ドレイン電極、及びチャネル領域Ｃ（が設けられた半導体膜１３ｃ）を形成する。
＜第２エッチング工程＞
まず、上記第１エッチング工程でソース線、ソース電極（１９ａ）、第１ドレイン電極（１９ｂ）、第２ドレイン電極及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図１０（ｂ）に示すように、レジストパターンＲｂａをリフローして、第１ドレイン電極（１９ｂ）及び第２ドレイン電極から露出する半導体膜１３ｃ、並びにチャネル領域Ｃを覆うように、レジストパターンＲｂａをレジストパターンＲｂｂに変成する。
まず、上記第１エッチング工程でソース線、ソース電極（１９ａ）、第１ドレイン電極（１９ｂ）、第２ドレイン電極及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図１０（ｂ）に示すように、レジストパターンＲｂａをリフローして、第１ドレイン電極（１９ｂ）及び第２ドレイン電極から露出する半導体膜１３ｃ、並びにチャネル領域Ｃを覆うように、レジストパターンＲｂａをレジストパターンＲｂｂに変成する。
続いて、レジストパターンＲｂｂから露出する半導体膜１３ｃをウエットエッチングでエッチングすることにより、図１０（ｃ）に示すように、半導体層１３ｄを形成して、ＴＦＴ５ｂを形成する。このとき、ソース線、下層金属層１７ａａと上層金属層１８ａａとからなるソース電極（１９ａ）、下層金属層１７ｂａと上層金属層１８ｂａとからなる第１ドレイン電極（１９ｂ）、及び第２ドレイン電極は、ウエットエッチングによる等方性エッチングにより側方からエッチングされて、図１０（ｃ）に示すように、ソース線、下層金属層１７ａｂと上層金属層１８ａｂとからなるソース電極１９ａ、下層金属層１７ｂｂと上層金属層１８ｂｂとからなる第１ドレイン電極１９ｂ、及び第２ドレイン電極となる。
＜層間絶縁膜形成工程＞
まず、図１０（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ｂが形成された基板からレジストパターンＲｂｂを剥離して除去する。
まず、図１０（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ｂが形成された基板からレジストパターンＲｂｂを剥離して除去する。
続いて、レジストパターンＲｂｂが除去された基板全体に、例えば、ＣＶＤ法により、酸化シリコン膜（厚さ１０００Å〜４０００Å程度）などを成膜することにより、図１１（ａ）に示すように、無機絶縁膜２０を形成する。なお、無機絶縁膜２０としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。
その後、無機絶縁膜２０が形成された基板全体に、例えば、スピンコート法により、感光性樹脂膜を塗布することにより、図１１（ｂ）に示すように、有機絶縁膜２１を形成する。
そして、有機絶縁膜２１を第３のフォトマスクを用いる露光、現像及び焼成することにより、図１１（ｃ）に示すように、コンタクトホール２１ｃが設けられた第２層間絶縁膜２１ａを形成する。
さらに、第１層間絶縁膜２１ａのコンタクトホール２１ｃから露出する無機絶縁膜２０をエッチングすることにより、図１２（ａ）に示すように、第１層間絶縁膜２０ａを形成して、第１層間絶縁膜２０ａ及び第２層間絶縁膜２１ａからなる層間絶縁膜２２ａを形成する。
＜画素電極形成工程＞
まず、上記層間絶縁膜形成工程で層間絶縁膜２２ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å〜２０００Å程度）などを成膜することにより、図１２（ｂ）に示すように、透明導電膜２３を形成する。
まず、上記層間絶縁膜形成工程で層間絶縁膜２２ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å〜２０００Å程度）などを成膜することにより、図１２（ｂ）に示すように、透明導電膜２３を形成する。
続いて、透明導電膜２３を第４のフォトマスクを用いてパターニングすることにより、図８に示すように、第１画素電極２３ａ及び第２画素電極を形成すると共に、第１画素電極２３ａ及び第２画素電極を半導体層１３ｄに接触させて、第１補助容量６ｃ及び第２補助容量を形成する。
以上のようにして、ＴＦＴ基板３０ｂを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、酸化物半導体からなる半導体層１３ｄと酸化物導電体からなる第１画素電極２３ａ及び第２画素電極とが互いに接触しているので、半導体層１３ｄに起因する第１補助容量６ｃ及び第２補助容量の電気容量の変化を抑制することができる。
《発明の実施形態３》
図１３は、本実施形態のＴＦＴ基板３０ｃの断面図である。
図１３は、本実施形態のＴＦＴ基板３０ｃの断面図である。
上記実施形態２では、層間絶縁膜を構成する第２層間絶縁膜が無色に形成されたＴＦＴ基板３０ｂを例示したが、本実施形態では、層間絶縁膜を構成する第２層間絶縁膜が着色されたカラーフィルターオンアレイ構造のＴＦＴ基板３０ｃを例示する。
ＴＦＴ基板３０ｃでは、層間絶縁膜２２ｂの上層側を構成する第２層間絶縁膜２１ｂが赤色、緑色又は青色に着色され、その他の構成が上記実施形態２のＴＦＴ基板３０ｂの構成と実質的に同じになっている。
ＴＦＴ基板３０ｃは、上記実施形態２で説明した製造方法の層間絶縁膜形成工程において、赤色、緑色又は青色に着色された感光性樹脂膜を用い、露光及び現像を３色分、繰り返すことにより、製造することができる。なお、ＴＦＴ基板３０ｃに対向して配置される対向基板では、カラーフィルターの構成が省略されている。
以上説明したように、本実施形態のＴＦＴ基板３０ｃ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体からなる半導体層１３ｄと酸化物導電体からなる第１画素電極２３ａ及び第２画素電極とが互いに接触しているので、半導体層１３ｄに起因する第１補助容量６ｃ及び第２補助容量の電気容量の変化を抑制することができる。
なお、上記各実施形態では、マルチ画素構造を有するＴＦＴ基板を例示したが、本発明は、シングル画素構造を有するＴＦＴ基板にも適用することができる。
また、上記各実施形態では、半導体層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ−Ｓｉ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｇａ−Ｓｉ−Ｚｎ−Ｏ系、Ｇａ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｓｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系などの酸化物半導体にも適用することができる。
また、上記各実施形態では、単層構造を有するゲート線、ゲート電極、第１容量線及び第２容量線を例示したが、ゲート線、ゲート電極、第１容量線及び第２容量線は、積層構造を有するものであってもよい。
また、上記各実施形態では、積層構造を有するゲート絶縁膜を例示したが、ゲート絶縁膜は、単層構造を有するものであってもよい。
また、上記各実施形態では、レジストパターンをリフローすることにより、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示したが、本発明は、感光性樹脂膜をハーフトーン又はグレイトーンで露光してレジストパターンを形成することにより、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法にも適用することができる。
また、上記各実施形態では、レジストパターンを加熱によりリフローするＴＦＴ基板の製造方法を例示したが、本発明は、溶剤処理（雰囲気処理、ミスト処理、インクジェットでの局所塗布など）によりリフローするＴＦＴ基板の製造方法にも適用することができる。
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
以上説明したように、本発明は、半導体層に起因する補助容量の電気容量の変化を抑制することができるので、液晶表示パネルを構成するＴＦＴ基板について有用である。
Ｃ チャネル領域
Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ レジストパターン
５ａ，５ｂ ＴＦＴ
６ａ，６ｃ 第１補助容量
６ｂ 第２保持容量
１１ａａ ゲート電極
１１ｂａ 第１容量線
１１ｂｂ 第２容量線
１２ ゲート絶縁膜
１３ 半導体膜
１３ｂ，１３ｄ 半導体層
１４，１９ 金属導電膜
１４ａａ，１９ａ ソース電極
１４ｂａ，１９ｂ 第１ドレイン電極
１４ｂｂ 第２ドレイン電極
１５ａ，２２ａ，２２ｂ 層間絶縁膜
１５ｃａ，１５ｃｂ，２１ｃ コンタクトホール
１６ａ，２３ａ 第１画素電極
１６ｂ 第２画素電極
３０ａ〜３０ｃ ＴＦＴ基板
４０ 対向基板
４５ 液晶層
５０ 液晶表示パネル
Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ レジストパターン
５ａ，５ｂ ＴＦＴ
６ａ，６ｃ 第１補助容量
６ｂ 第２保持容量
１１ａａ ゲート電極
１１ｂａ 第１容量線
１１ｂｂ 第２容量線
１２ ゲート絶縁膜
１３ 半導体膜
１３ｂ，１３ｄ 半導体層
１４，１９ 金属導電膜
１４ａａ，１９ａ ソース電極
１４ｂａ，１９ｂ 第１ドレイン電極
１４ｂｂ 第２ドレイン電極
１５ａ，２２ａ，２２ｂ 層間絶縁膜
１５ｃａ，１５ｃｂ，２１ｃ コンタクトホール
１６ａ，２３ａ 第１画素電極
１６ｂ 第２画素電極
３０ａ〜３０ｃ ＴＦＴ基板
４０ 対向基板
４５ 液晶層
５０ 液晶表示パネル
Claims (2)
- マトリクス状に設けられた複数の画素電極と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、
上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、
基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、
上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、
上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第１エッチング工程と、
上記第１エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、
上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層のうち上記容量線と重なる領域の一部に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、
上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。 - 上記請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなることを特徴とする薄膜トランジスタ基板の製造方法。
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