KR20130064100A - 박막 트랜지스터 기판의 제조방법 - Google Patents

박막 트랜지스터 기판의 제조방법 Download PDF

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데츠야 오카모토
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샤프 가부시키가이샤
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Abstract

각 TFT(5a)가, 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에, 게이트 전극(11aa)에 겹쳐지도록 채널영역(C)이 형성된 반도체청(13b)과, 반도체층(13b) 상에 채널영역(C)이 노출함과 동시에, 채널영역(C)을 개재하여 서로 이간하도록 형성된 소스전극(14aa) 및 드레인 전극(14ba)을 구비하고, 각 보조용량(6a)이, 용량선(11ba)과, 용량선(11ba)을 피복하도록 형성된 게이트 절연막(12)과 게이트 절연막(12) 상에, 용량선(11b)에 겹쳐지도록 형성된 반도체층(13b)과, 반도체층(13b) 상에 형성되어, 각 화소전극(16a)에 접속된 드레인 전극(14ba)을 구비하며, 산화물 반도체로 이루어진 반도체층(13b)과 산화물 도전체로 이루어진 각 화소전극(16a)이 서로 접촉한다.

Description

박막 트랜지스터 기판 및 그 제조방법 그리고 액정표시패널{THIN-FILM TRANSISTOR SUBSTRATE, PRODUCTION METHOD FOR SAME, AND LIQUID CRYSTAL DISPLAY PANEL}
본 발명은, 박막 트랜지스터 기판 및 그 제조방법 그리고 액정표시패널에 관하며, 특히, 보조용량이 형성된 박막 트랜지스터 기판 및 그 제조방법 그리고 액정표시패널에 관한 것이다.
액티브 매트릭스 구동방식의 액정표시패널은, 화상의 최소단위인 각 화소마다, 예를 들어, 박막 트랜지스터(Thin Film Transistor, 이하 ＂TFT＂라 칭함)가 스위칭 소자로써 형성된 TFT 기판과, TFT 기판에 대향하도록 배치된 대향기판과, 양 기판 사이에 봉입(封入)된 액정층을 구비하고 있다. 이 TFT 기판에서는, 각 화소의 액정층, 즉, 액정용량에 충전된 전하를 안정되게 유지하기 위해, 각 화소마다 보조용량이 형성되어 있다. 여기서, 보조용량은, 예를 들어, 기판 상에 형성된 용량선과, 용량선을 피복하도록 형성된 게이트 절연막과, 게이트 절연막 상에, 용량선에 겹쳐지도록 형성된 용량전극(예를 들어, TFT의 드레인 전극)에 의해 구성되어 있다.
예를 들어, 특허문헌 1에는, 절연기판 상에 형성된 게이트선, 게이트 전극 및 유지전극을 피복하도록, 게이트 절연막, 반도체층(을 형성하는 막), 접촉층(패턴을 형성하는 막) 및 도전체층을 차례로 증착(蒸着)하고, 도전체층 상에 2번 노광(露光)방법을 이용하여 감광막을 형성한 후에, 감광막을 이용하여 반도체층(을 형성하는 막), 접촉층(패턴을 형성하는 막) 및 도전체층을 2단계로 에칭(etching)하여, 데이터 배선, 소스전극, 반도체층, 접촉층 패턴, 드레인 전극 및 유지 축전기용 도전체 패턴을 형성하는 TFT 기판의 제조방법이 개시되어 있다.
특허문헌 1 : 일본 특허공개 2001-319876호 공보
그런데, 특허문헌 1에 개시된 제조방법에 의해 제조된 TFT 기판에서는, 상기 보조용량에 상당하는 유지 축전기가, 유지전극, 게이트 절연막, 유지 축전기용 반도체층, 유지 축전기용 접촉층 패턴 및 유지 축전기용 도전체 패턴의 적층구조에 의해 구성된다. 여기서, 특허문헌 1에 개시된 제조방법과 같이, 반도체층과 소스전극 및 드레인 전극을 동일 포토 마스크를 이용하여 형성하는 제조공정의 간략화를 도모한 TFT 기판의 제조방법에서는, 소스전극 및 드레인 전극의 하층에 반도체층이 배치되므로, 보조용량을 구성하는 용량전극(드레인 전극)의 하층에 반도체층이 적층되어 버린다. 그렇게 되면, 용량선, 게이트 절연막, 반도체층 및 드레인 전극의 적층구조에 의해 구성된 보조용량에서는, 게이트 절연막만이 아니라 반도체층도 유전체(誘電體)층으로써 기능하게 되며, 게이트 절연막과 반도체층과의 사이에서, MOS(Metal Oxide Semiconductor) 구조로 인한 전기용량의 변화가 생김과 동시에, 반도체층과 드레인 전극과의 사이에서, 쇼트키(Schottky) 구조로 인한 전기용량의 변화가 생기므로, 보조용량을 개재하여 화소전극의 전위를 제어하는 액정표시패널에서는, 화소전극이 소정의 전위에서 제어되지 않게 되고, 플리커(flicker) 등의 표시불량이 발생되어 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 반도체층에 기인하는 보조용량의 전기용량 변화를 억제하는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 산화물 반도체로 이루어진 반도체층과 산화물 도전체로 이루어진 화소전극이 서로 접촉하도록 한 것이다.
구체적으로 본 발명에 관한 박막 트랜지스터 기판은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고, 상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간(離間)하도록 배치된 소스전극 및 드레인 전극을 구비하고, 상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비한 박막 트랜지스터 기판에 있어서, 상기 반도체층은, 산화물 반도체에 의해 구성되며, 상기 각 화소전극은, 산화물 도전체에 의해 구성되고, 상기 반도체층 및 각 화소전극은, 서로 접촉하는 것을 특징으로 한다.
상기 구성에 의하면, 각 박막 트랜지스터의 반도체층이 산화물 반도체에 의해 구성됨과 동시에, 각 화소전극이 산화물 도전체에 의해 구성되므로, 각 화소에 배치된 반도체층 및 화소전극의 밴드(band) 구조가 유사하게 된다. 그리고, 각 화소에 있어서, 반도체층과 화소전극이 서로 접촉하므로, 화소전극 내의 프리 캐리어(free carrier)가 반도체층에 확산되어 게이트 절연막과의 계면 부근까지 확산되고, 보조용량 부분의 반도체층이 도체로써 기능하게 된다. 때문에, 각 화소에 있어서, 용량선, 게이트 절연막, 반도체층 및 드레인 전극의 적층구조에 의해 구성된 보조용량에서는, 용량선과 드레인 전극과의 사이에 전압이 인가된 때에, 전하를 유지하기 위한 유전체층이 게이트 절연막만으로 되므로, 전기용량의 변화가 억제된다. 이에 따라, 반도체층이 적층된 각 보조용량에 있어서, 전기용량의 변화가 억제되므로, 반도체층에 기인하는 보조용량의 전기용량 변화가 억제된다.
상기 각 화소전극은, 상기 각 박막 트랜지스터를 개재하여 서로 인접하도록 형성된 제 1 화소전극 및 제 2 화소전극을 가지고, 상기 드레인 전극은, 상기 제 1 화소전극 및 제 2 화소전극에 각각 접속된 제 1 드레인 전극 및 제 2 드레인 전극을 가지며, 상기 각 보조용량은, 상기 제 1 화소전극 및 제 2 화소전극에 대응하여 각각 형성된 제 1 보조용량 및 제 2 보조용량을 가지고, 상기 용량선은, 상기 제 1 보조용량 및 제 2 보조용량에 대응하여 각각 형성된 제 1 용량선 및 제 2 용량선을 가지며, 상기 제 1 보조용량은, 상기 제 1 용량선과, 이 제 1 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 제 1 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성된 상기 제 1 드레인 전극을 구비하고, 상기 제 2 보조용량은, 상기 제 2 용량선과, 이 제 2 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 제 2 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성된 상기 제 2 드레인 전극을 구비하여도 된다.
상기 구성에 의하면, 각 화소전극이 제 1 화소전극 및 제 2 화소전극을 가지고, 드레인 전극이 제 1 화소전극 및 제 2 화소전극에 각각 접속된 제 1 드레인 전극 및 제 2 드레인 전극을 가지며, 보조용량이, 제 1 용량선, 게이트 절연막, 반도체층 및 제 1 드레인 전극의 적층구조에 의해 구성된 제 1 보조용량, 그리고 제 2 용량선, 게이트 절연막, 반도체층 및 제 2 드레인 전극의 적층구조에 의해 구성된 제 2 보조용량을 가지므로, 각 화소에 있어서, 예를 들어, 제 1 화소전극 및 제 2 화소전극에 대응하는 각 부(副)화소의 휘도(輝度)가 서로 다른, 즉, 각 화소가 명(明) 부화소 및 암(暗) 부화소에 의해 구성된 멀티화소 구조를 갖는 박막 트랜지스터 기판이 구체적으로 구성된다. 여기서, 멀티화소 구조를 갖는 박막 트랜지스터 기판에서는, 일반적으로, 명 부화소의 액정층에 인가하는 전압과, 암 부화소의 액정층에 인가하는 전압을 다르게 하기 위해, 제 1 용량선 및 제 1 드레인 전극 사이에 인가하는 전압과, 제 2 용량선 및 제 2 드레인 전극 사이에 인가하는 전압을 다르게 하므로, 제 1 보조용량 및 제 2 보조용량 내부에 반도체층이 적층된 경우에는, 제 1 보조용량 및 제 2 보조용량의 전기용량에 변화가 생기고, 예를 들어, 대향기판 공통전극의 전압과의 밸런스가 무너질 우려가 있으나, 상기 구성에 의하면, 제 1 용량선 및 제 1 드레인 전극 사이에 인가하는 전압에 기인하는 제 1 보조용량의 전기용량, 그리고 제 2 용량선 및 제 2 드레인 전극 사이에 인가하는 전압에 기인하는 제 2 보조용량의 전기용량 변화가 억제되므로, 박막 트랜지스터 기판을 구비한 액정표시패널에서는, 각 화소에 있어서, 대향기판 공통전극의 전압과의 밸런스가 유지된 상태에서, 명 부화소 및 암 부화소의 각 액정층에 소정의 전압이 인가된다.
또, 본 발명에 관한 박막 트랜지스터 기판의 제조방법은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고, 상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간하도록 배치된 소스전극 및 드레인 전극을 구비하고, 상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비한 박막 트랜지스터 기판을 제조하는 방법에 있어서, 기판 상에 상기 게이트 전극 및 용량선을 형성하는 게이트층 형성공정과, 상기 형성된 게이트 전극 및 용량선을 피복하도록, 상기 게이트 절연막, 산화물 반도체로 이루어진 반도체막, 및 금속 도전막을 차례로 성막(成膜)한 후에, 이 금속 도전막 상에서 상기 소스전극 및 드레인 전극이 되는 영역에, 상기 채널영역이 되는 영역, 및 이 용량선과 겹쳐지는 영역의 일부가 각각 노출하도록 레지스트 패턴을 형성하는 레지스트 형성공정과, 상기 레지스트 패턴으로부터 노출하는 상기 금속 도전막을 에칭하여, 상기 소스전극, 드레인 전극 및 채널영역을 형성함과 동시에, 이 드레인 전극으로부터 상기 반도체막을 노출시키는 제 1 에칭공정과, 상기 제 1 에칭공정에서 이용한 레지스트 패턴을 리플로(reflow)함으로써, 상기 드레인 전극으로부터 노출하는 반도체막, 및 상기 채널영역을 피복하도록 이 레지스트 패턴을 변성(變成)시킨 후에, 이 변성된 레지스트 패턴으로부터 노출하는 상기 반도체막을 에칭함으로써, 상기 반도체층을 형성하여, 상기 각 박막 트랜지스터를 형성하는 제 2 에칭공정과, 상기 제 2 에칭공정에서 이용한 레지스트 패턴을 제거한 후에, 상기 드레인 전극으로부터 노출하는 상기 반도체층에 도달하도록 콘택트 홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성공정과, 상기 층간 절연막 상에 산화물 도전체로 이루어진 상기 각 화소전극을 형성하여, 이 각 화소전극에 상기 반도체층을 접촉시킴으로써, 상기 각 보조용량을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 한다.
상기 방법에 의하면, 게이트층 형성공정에 있어서, 예를 들어, 제 1 포토 마스크를 이용하여, 기판 상에 게이트 전극 및 용량선을 형성하고, 레지스트 패턴 형성공정에 있어서, 예를 들어, 제 2 포토 마스크를 이용하여, 레지스트 패턴을 형성하며, 제 1 에칭공정에 있어서, 이 레지스트 패턴을 이용하여, 소스전극, 드레인 전극 및 채널영역을 형성하고, 제 2 에칭공정에 있어서, 리플로하여 변성된 레지스트 패턴을 이용하여, 반도체층을 형성하고 박막 트랜지스터를 형성하며, 층간 절연막 형성공정에 있어서, 예를 들어, 제 3 포토 마스크를 이용하여, 콘택트 홀이 형성된 층간 절연막을 형성하고, 화소전극 형성공정에 있어서, 예를 들어, 제 4 포토 마스크를 이용하여, 화소전극을 형성하여 보조용량을 형성하므로, 4장의 포토 마스크를 이용하여, 보조용량을 구비한 박막 트랜지스터 기판이 제조된다. 그리고, 제조된 박막 트랜지스터 기판에서는, 각 화소에 있어서, 드레인 전극의 하층에 반도체층이 배치되나, 제 1 에칭공정에 있어서, 소스전극, 드레인 전극 및 채널영역을 형성할 시에, 드레인 전극으로부터 반도체막을 노출시키므로, 화소전극 형성공정에 있어서, 화소전극을 형성함으로써, 각 화소에 있어서, 반도체층과 화소전극이 서로 접촉하게 된다. 여기서, 반도체층이 산화물 반도체에 의해 구성되고, 화소전극이 산화물 도전체에 의해 구성되므로, 각 화소에 배치된 반도체층 및 화소전극의 밴드 구조가 유사하게 된다. 때문에, 각 화소에 있어서, 화소전극 내의 프리 캐리어가 반도체층에 확산되어 게이트 절연막과의 계면 부근까지 확산되며, 보조용량 부분의 반도체층이 도체로써 기능하게 되며, 용량선, 게이트 절연막, 반도체층 및 드레인 전극의 적층구조에 의해 구성된 보조용량에서는, 용량선과 드레인 전극과의 사이에 전압이 인가된 때에, 전하를 유지하기 위한 유전체층이 게이트 절연막만으로 되므로, 전기용량의 변화가 억제된다. 이에 따라, 반도체층이 적층된 각 보조용량에 있어서, 전기용량의 변화가 억제되므로, 반도체층에 기인하는 보조용량의 전기용량 변화가 억제된다.
또, 본 발명에 관한 액정표시채널은, 서로 대향하도록 형성된 박막 트랜지스터 기판 및 대향기판과, 상기 박막 트랜지스터 기판 및 대향기판 사이에 형성된 액정층을 구비한 액정표시패널에 있어서, 상기 박막 트랜지스터 기판은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고, 상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간하도록 배치된 소스전극 및 드레인 전극을 구비하며, 상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에, 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비하고, 상기 반도체층은, 산화물 반도체에 의해 구성되고, 상기 각 화소전극은, 산화물 반도체에 의해 구성되며, 상기 반도체층 및 각 화소전극은, 서로 접촉하는 것을 특징으로 한다.
상기 구성에 의하면, 박막 트랜지스터 기판에 있어서, 각 박막 트랜지스터의 반도체층이 산화물 반도체에 의해 구성됨과 동시에, 각 화소전극이 산화물 반도체에 의해 구성되므로, 각 화소에 배치된 반도체층 및 화소전극의 밴드 구조가 유사하게 된다. 그리고, 각 화소에 있어서, 반도체층과 화소전극이 서로 접촉하므로, 화소전극 내의 프리 캐리어가 반도체층에 확산하여 게이트 절연막과의 계면 부근까지 확산되고, 보조용량 부분의 반도체층이 도체로써 기능하게 된다. 때문에, 각 화소에 있어서 용량선, 게이트 절연막, 반도체층 및 드레인 전극의 적층구조에 의해 구성된 보조용량에서는, 용량선과 드레인 전극과의 사이에 전압이 인가된 때에, 전하를 유지하기 위한 유전체층이 게이트 절연막만으로 되므로, 전기용량의 변화가 억제된다. 이에 따라, 반도체층이 적층된 각 보조용량에 있어서, 전기용량의 변화가 억제되므로, 박막 트랜지스터 기판에 있어서, 반도체층에 기인하는 보조용량의 전기용량 변화가 억제됨과 동시에, 박막 트랜지스터 기판을 구비한 액정표시패널에 있어서, 플리커(flicker) 등 표시불량의 발생이 억제된다.
본 발명에 의하면, 산화물 반도체로 이루어진 반도체층과 산화물 도전체로 이루어진 화소전극이 서로 접촉하므로, 반도체층에 기인하는 보조용량의 전기용량 변화를 억제할 수 있다.
도 1은, 제 1 실시형태에 관한 TFT 기판의 평면도이다.
도 2는, 도 1 중의 II-II선을 따른 TFT 기판 및 이를 구비한 액정표시패널의 단면도이다.
도 3은, 제 1 실시형태에 관한 TFT 기판의 등가 회로도이다.
도 4는, 제 1 실시형태에 관한 TFT 기판의 보조용량에서의 전압 및 전기용량의 관계를 나타내는 그래프이다.
도 5는, 제 1 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 6은, 제 1 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 도 5에 계속되는 제 2 설명도이다.
도 7은, 제 1 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 도 6에 계속되는 제 3 설명도이다.
도 8은, 제 2 실시형태에 관한 TFT 기판의 단면도이다.
도 9는, 제 2 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 10은, 제 2 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 도 9에 계속되는 제 2 설명도이다.
도 11은, 제 2 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 도 10에 계속되는 제 3 설명도이다.
도 12는, 제 2 실시형태에 관한 TFT 기판의 제조공정을 단면으로 나타내는 도 11에 계속되는 제 4 설명도이다.
도 13은, 제 3 실시형태에 관한 TFT 기판의 단면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1∼도 7은, 본 발명에 관한 TFT 기판 및 그 제조방법 그리고 액정표시패널의 제 1 실시형태를 나타낸다. 여기서, 도 1은, 본 실시형태의 TFT 기판(30a)의 평면도이다. 또, 도 2는, 도 1 중의 II-II선을 따른 TFT 기판(30a) 및 이를 구비한 액정표시패널(50)의 단면도이다. 또한, 도 3은, TFT 기판(30a)의 등가 회로도이다.
액정표시패널(50)은, 도 2에 나타내듯이, 서로 대향하도록 형성된 TFT 기판(30a) 및 대향기판(40)과, TFT 기판(30a) 및 대향기판(40) 사이에 형성된 액정층(45)과, TFT 기판(30a) 및 대향기판(40)을 서로 접착시킴과 동시에, TFT 기판(30a) 및 대향기판(40) 사이에 액정층(45)을 봉입하기 위해 틀형상으로 형성된 씰재(도시 않음)를 구비한다.
TFT 기판(30a)은, 도 1∼도 3에 나타내듯이, 절연기판(10a)과, 절연기판(10a) 상에 서로 평행으로 연장하도록 형성된 복수의 게이트선(11a)과, 각 게이트선(11a)의 한쪽 측방(도 1 중의 상측)에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 제 1 용량선(11ba)과, 각 게이트선(11a)의 다른 쪽 측방(도 1 중의 하측)에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 제 2 용량선(11bb)과, 각 게이트선(11a)과 직교하는 방향에 서로 평행으로 연장하도록 형성된 복수의 소스선(14a)과, 각 게이트선(11a) 및 각 소스선(14a)의 교차부분마다, 즉, 각 화소(P)마다 형성된 TFT(5a)와, 각 TFT(5a)를 피복하도록 형성된 층간 절연막(15a)과, 층간 절연막(15a) 상에 매트릭스형으로 형성되어, 각각, 제 1 화소전극(16a) 및 제 2 화소전극(16b)이 게이트선(11a)을 개재하여 서로 인접하도록 배치된 복수의 화소전극과, 각 화소전극(제 1 화소전극(16a) 및 제 2 화소전극(16b))을 피복하도록 형성된 배향막(配向膜)(도시 않음)을 구비한다.
TFT(5a)는, 도 1 및 도 2에 나타내듯이, 절연기판(10a) 상에 형성된 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성되어, 게이트 전극(11aa)에 겹쳐지도록 한 쌍의 채널영역(C)이 배치된 반도체층(13b)과, 반도체층(13b) 상에 형성되어, 한 쌍의 채널영역(C)이 노출하도록 배치된 소스전극(14aa)과, 반도체층(13b) 상에 형성되어, 한쪽의 채널영역(C)(도 1 중의 상측)을 개재하여 소스전극(14aa)에 이간하도록 배치된 제 1 드레인 전극(14ba)과, 반도체층(13b) 상에 형성되어, 다른 쪽 채널영역(C)(도 1 중의 하측)을 개재하여 소스전극(14aa)에 이간하도록 배치된 제 2 드레인 전극(14bb)을 구비한다.
게이트 전극(11aa)은, 도 1에 나타내듯이, 각 게이트선(11a)이 폭넓게 형성된 부분이다.
반도체층(13b)은, 예를 들어, InGaZnO4나 In2Ga2ZnO7 등의 In-Ga-Zn-O계의 산화물 반도체에 의해 구성된다. 여기서, 제 1 화소전극(16a) 및 제 2 화소전극(16b)은, 예를 들어, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 산화물 도전체에 의해 구성된다. 그리고, 반도체층(13b)과 제 1 화소전극(16a) 및 제 2 화소전극(16b)은, 도 1 및 도 2에 나타내듯이, 층간 절연막(15a)에 형성된 콘택트 홀(15ca 및 15cb) 내에서 각각 서로 접촉한다.
소스전극(14aa)은, 도 1에 나타내듯이, 각 소스선(14a)이 측방으로 돌출된 부분이다.
제 1 드레인 전극(14ba)은, 도 1 및 도 2에 나타내듯이, 층간 절연막(15a)에 형성된 콘택트 홀(15ca)을 개재하여 제 1 화소전극(16a)에 접속된다. 또, 제 1 드레인 전극(14ba)은, 도 1 및 도 2에 나타내듯이, 반도체층(13b) 및 게이트 절연막(12)을 개재하여, 제 1 용량선(11ba)에 겹쳐짐으로써, 제 1 보조용량(6a)을 구성한다.
제 2 드레인 전극(14bb)은, 도 1에 나타내듯이, 층간 절연막(15a)에 형성된 콘택트 홀(15cb)을 개재하여 제 2 화소전극(16b)에 접속된다. 또, 제 2 드레인 전극(14bb)은, 도 1에 나타내듯이, 반도체층(13b) 및 게이트 절연막(12)을 개재하여, 제 2 용량선(11bb)에 겹쳐짐으로써, 제 2 보조용량(6b)을 구성한다.
대향기판(40)은, 도 2에 나타내듯이, 절연기판(10b)과, 절연기판(10b) 상에 격자상(格子狀)으로 형성된 블랙 매트릭스(31)와, 블랙 매트릭스(31)의 각 격자 사이에 적색층, 녹색층 및 청색층 등이 각각 형성된 컬러 필터(32)와, 블랙 매트릭스(31) 및 컬러 필터(32)를 피복하도록 형성된 공통전극(33)과, 공통전극(33)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(40)은, 전기광학 특성을 가지며, 음(－)의 유전이방성(誘電異方性)을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시패널(50)은, TFT 기판(30a) 상의 각 제 1 화소전극(16a) 및 각 제 2 화소전극(16b)과 대향기판(40) 상의 공통전극(33)과의 사이에 배치되는 액정층(45)에 각 부화소(Pa 및 Pb)마다 소정의 전압을 인가하여, 액정층(45)의 배향상태를 바꿈으로써, 각 부화소(Pa 및 Pb)마다 패널 내를 투과하는 빛의 투과율을 조정하여, 화상을 표시하도록 구성된다. 그리고, 액정표시패널(50)에서는, 도 3에 나타내듯이, 예를 들어, 제 1 보조용량(6a)에 －20V∼－5V 또는 ＋5V∼＋20V의 전압을 인가함과 동시에, 제 2 보조용량(6b)에 －10V∼0V 또는 0V∼＋10V의 전압을 인가함으로써, 부화소(Pa)의 액정용량(액정층(45)) 및 부화소(Pb)의 액정용량(액정층(45))에 서로 다른 전압이 인가되어, 부화소(Pa) 및 부화소(Pb)가 각각 명 부화소 및 암 부화소가 되며, 계조(階調)에 대한 시각 의존성에 기인하는 콘트라스트의 반전(反轉)이 억제된 화상표시를 행할 수 있다. 여기서, 도 4는, TFT 기판의 보조용량(제 1 보조용량(6a) 또는 제 2 보조용량(6b))에서의 전압 및 전기용량의 관계를 나타내는 그래프이다. 그리고, 도 4에서, 실선 A는, 반도체층과 화소전극이 서로 접촉하는 본 실시형태 실시예의 TFT 기판에 의한 것이며, 파선 B는, 화소전극이 드레인 전극에만 접촉하여, 반도체층과 화소전극이 서로 접촉하지 않는 본 실시형태 비교예의 TFT 기판에 의한 것이다. 또, 상기 예시한 인가전압의 범위에 기초하여, 도 4에서, 범위(ELP)는, 명 부화소 양(＋)바이어스(bias)의 주요 동작 범위이며, 범위(ELN)는, 명 부화소 음(－)바이어스의 주요 동작 범위이고, 범위(EDP)는, 암 부화소 양바이어스의 주요동작 범위이며, 범위(EDN)는, 암 부화소 음바이어스의 주요 동작 범위이다. 그리고, 도 4에서 알 수 있듯이, 본 실시형태 실시예의 TFT 기판(실선(A) 참조)에서는, 보조용량에 인가되는 전압의 크기에 상관없이, 보조용량의 전기용량이 거의 일정한 데에 반해, 본 실시형태 비교예의 TFT 기판(파선(B) 참조)에서는, 보조용량에 인가되는 전압의 크기에 따라, 보조용량의 전기용량이 변화되어 버린다.
다음에, 본 실시형태의 TFT 기판(30a)을 제조하는 방법에 대해, 도 5∼도 7을 이용하여 설명한다. 여기서, 도 5∼도 7은, 도 2의 단면도에서 TFT 기판(30a)의 부분에 대응하여, 본 실시형태의 TFT 기판(30a)의 제조공정을 연속적으로 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 게이트층 형성공정, 레지스트 형성공정, 제 1 에칭공정, 제 2 에칭공정, 층간 절연막 형성공정 및 화소전극 형성공정을 구비한다.
＜게이트층 형성공정＞
유리기판 등 절연기판(10a)의 기판 전체에, 예를 들어, 스퍼터링(sputtering)법에 의해, 티타늄막(두께 1500Å∼6000Å 정도) 등의 금속막을 성막한 후에, 이 금속막을 제 1 포토 마스크를 이용하여 패터닝함으로써, 도 5(a)에 나타내듯이, 게이트선(11a), 게이트 전극(11aa), 제 1 용량선(11ba) 및 제 2 용량선(11bb)을 형성한다.
＜레지스트 형성공정＞
먼저, 상기 게이트층 형성공정에서 게이트선(11a), 게이트 전극(11aa), 제 1 용량선(11ba) 및 제 2 용량선(11bb)이 형성된 기판 전체에, 예를 들어, CVD(Chemical Vapor Deposition)법에 의해, 질화 실리콘막(두께 1000Å∼4500Å 정도) 및 산화 실리콘막(두께 500Å∼1500Å 정도) 등을 차례로 성막함으로써, 도 5(b)에 나타내듯이, 게이트 절연막(12)을 형성한다.
계속해서, 게이트 절연막(12)이 형성된 기판 전체에, 도 5(c)에 나타내듯이, 예를 들어, 스퍼터링법에 의해, InGaZnO4 등의 In-Ga-Zn-O계의 반도체막(13)(두께 200Å∼800Å 정도), 및 티타늄막(두께 1500Å∼6000Å 정도) 등의 금속 도전막(14)을 차례로 성막한다.
또한, 반도체막(13) 및 금속 도전막(14)이 성막된 기판 전체에, 감광성 수지막(두께 1.5㎛∼3.0㎛ 정도)을 도포(塗布)한 후에, 이 감광성 수지막을 제 2 포토 마스크를 이용하는 노광(露光), 현상(現像) 및 소성(燒成)을 행함으로써, 도 5(d)에 나타내듯이, 레지스트 패턴(Raa)을 형성한다. 여기서, 레지스트 패턴(Raa)은, 도 5(d)에 나타내듯이, 제 1 용량선(11ba) 및 제 2 용량선(11bb)과 각각 겹쳐지는 영역의 일부, 그리고 채널영역(C)이 되는 영역이 노출하도록, 소스선(14a), 소스전극(14aa), 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)이 되는 영역에 형성한다.
＜제 1 에칭공정＞
상기 레지스트 형성공정에서 형성된 레지스트 패턴(Raa)으로부터 노출하는 금속 도전막(14) 및 그 하층의 반도체막(13) 상층부를 ? 에칭에 의해 에칭함으로써, 도 6(a)에 나타내듯이, 소스선(14a), 소스전극(14aa), 제 1 드레인 전극(14ba), 제 2 드레인 전극(14bb) 및 채널영역(C)(이 형성된 반도체막(13a))을 형성한다.
＜제 2 에칭공정＞
먼저, 상기 제 1 에칭공정에서 소스선(14a), 소스전극(14aa), 제 1 드레인 전극(14ba), 제 2 드레인 전극(14bb) 및 채널영역(C)이 형성된 기판을 250℃ 정도로 가열함으로써, 도 6(b)에 나타내듯이, 레지스트 패턴(Raa)을 리플로하여, 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)으로부터 노출하는 반도체막(13a), 그리고 채널영역(C)을 피복하도록, 레지스트 패턴(Raa)을 레지스트 패턴(Rab)으로 변성시킨다.
계속해서, 레지스트 패턴(Rab)으로부터 노출하는 반도체막(13a)을 ? 에칭에 의해 에칭함으로써, 도 6(c)에 나타내듯이, 반도체층(13b)을 형성하고, TFT(5a)를 형성한다.
＜층간 절연막 형성공정＞
먼저, 도 6(d)에 나타내듯이, 상기 제 2 에칭공정에서 TFT(5a)가 형성된 기판으로부터 레지스트 패턴(Rab)을 박리하여 제거한다.
계속해서, 레지스트 패턴(Rab)이 제거된 기판 전체에, 예를 들어, CVD법에 의해, 산화 실리콘막(두께 1000Å∼4000Å 정도) 등을 성막함으로써, 도 7(a)에 나타내듯이, 무기 절연막(15)을 형성한다. 그리고, 무기 절연막(15)으로는, 산화 실리콘막이 바람직하나, 산화 실리콘막 및 질화 실리콘막의 적층막이나 질화 실리콘막 등이라도 된다.
또한, 무기 절연막(15)을 제 3 포토 마스크를 이용하여 패터닝함으로써, 도 7(b)에 나타내듯이, 콘택트 홀(15ca 및 15cb)이 형성된 층간 절연막(15a)을 형성한다.
＜화소전극 형성공정＞
먼저, 상기 층간 절연막 형성공정에서 층간 절연막(15a)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막(두께 600Å∼2000Å 정도) 등을 성막함으로써, 도 7(b)에 나타내듯이, 투명 도전막(16)을 형성한다.
계속해서, 투명 도전막(16)을 제 4 포토 마스크를 이용하여 패터닝함으로써, 도 2에 나타내듯이, 제 1 화소전극(16a) 및 제 2 화소전극(16b)을 형성함과 동시에, 제 1 화소전극(16a) 및 제 2 화소전극(16b)을 반도체층(13b)에 접촉시키고, 제 1 보조용량(6a) 및 제 2 보조용량(6b)을 형성한다.
이상과 같이 하여, TFT 기판(30a)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 TFT 기판(30a) 및 그 제조방법에 의하면, 게이트층 형성공정에 있어서, 제 1 포토 마스크를 이용하여 절연기판(10a) 상에 게이트 전극(11aa), 제 1 용량선(11ba) 및 제 2 용량선(11bb)을 형성하고, 레지스트 패턴 형성공정에 있어서, 제 2 포토 마스크를 이용하여 레지스트 패턴(Raa)을 형성하며, 제 1 에칭공정에 있어서, 레지스트 패턴(Raa)을 이용하여, 소스전극(14aa), 제 1 드레인 전극(14ba), 제 2 드레인 전극(14bb) 및 채널영역(C)을 형성하고, 제 2 에칭공정에 있어서, 리플로하여 변성된 레지스트 패턴(Rab)을 이용하여, 반도체층(13b)을 형성하고 TFT(5a)를 형성하며, 층간 절연막 형성공정에 있어서, 제 3 포토 마스크를 이용하여, 콘택트 홀(15ca 및 15cb)이 형성된 층간 절연막(15a)을 형성하고, 화소전극 형성공정에 있어서, 제 4 포토 마스크를 이용하여, 제 1 화소전극(16a) 및 제 2 화소전극(16b)을 형성하고 제 1 보조용량(6a) 및 제 2 보조용량(6b)을 형성하므로, 4장의 포토 마스크를 이용하여, 제 1 보조용량(6a) 및 제 2 보조용량(6b)을 구비한 TFT 기판(30a)을 제조할 수 있다. 그리고, 제조된 TFT 기판(30a)에서는, 각 부화소(Pa 및 Pb)에 있어서, 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)의 하층에 반도체층(13b)이 배치되나, 제 1 에칭공정에 있어서, 소스전극(14aa), 제 1 드레인 전극(14ba), 제 2 드레인 전극(14bb) 및 채널영역(C)을 형성할 때에, 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)으로부터 반도체막(13a)을 노출시키므로, 화소전극 형성공정에 있어서, 제 1 화소전극(16a) 및 제 2 화소전극(16b)을 형성함으로써, 각 부화소(Pa 및 Pb)에 있어서, 반도체층(13b)과 제 1 화소전극(16a) 및 제 2 화소전극(16b)이 서로 접촉하게 된다. 여기서, 반도체층(13b)이 산화물 반도체에 의해 구성되고, 제 1 화소전극(16a) 및 제 2 화소전극(16b)이 산화물 도전체에 의해 구성되므로, 각 부화소(Pa 및 Pb)에 배치된 반도체층(13b)과 제 1 화소전극(16a) 및 제 2 화소전극(16b)과의 밴드 구조가 유사하게 된다. 때문에, 각 부화소(Pa 및 Pb)에 있어서, 제 1 화소전극(16a) 및 제 2 화소전극(16b) 내의 프리 캐리어가 반도체층(13b)에 확산되어 게이트 절연막(12)과의 계면 부근까지 확산되고, 제 1 보조용량(6a) 및 제 2 보조용량(6b) 부분의 반도체층(13b)이 도체로써 기능하게 됨으로써, 제 1 용량선(11ba), 게이트 절연막(12), 반도체층(13b) 및 제 1 드레인 전극(14ba)의 적층구조에 의해 구성된 제 1 보조용량(6a), 그리고 제 2 용량선(11bb), 게이트 절연막(12), 반도체층(13b) 및 제 2 드레인 전극(14bb)의 적층구조에 의해 구성된 제 2 보조용량(6b)에서는, 제 1 용량선(11ba) 및 제 2 용량선(11bb)과 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)과의 사이에 전압이 인가된 때에, 전하를 유지하기 위한 유전체층이 게이트 절연막(12)만으로 되므로, 전기용량의 변화를 억제할 수 있다. 이에 따라, 반도체층(13b)이 적층된 각 제 1 보조용량(6a) 및 각 제 2 보조용량(6b)에 있어서, 전기용량의 변화를 억제할 수 있으므로, 반도체층(13b)에 기인하는 제 1 보조용량(6a) 및 제 2 보조용량(6b)의 전기용량 변화를 억제할 수 있다.
또, 본 실시형태의 TFT 기판(30a)에 의하면, 각 화소(P)가 명 부화소(Pa) 및 암 부화소(Pb)에 의해 구성된 멀티화소 구조를 가지므로, 명 부화소(Pa)의 액정층(45)에 인가하는 전압과, 암 부화소(Pb)의 액정층(45)에 인가하는 전압을 다르게 하기 위해, 제 1 용량선(11ba) 및 제 1 드레인 전극(14ba) 사이에 인가하는 전압과, 제 2 용량선(11bb) 및 제 2 드레인 전극(14bb) 사이에 인가하는 전압을 다르게 할 때에, 예를 들어, 제 1 보조용량 및 제 2 보조용량 내부에 반도체층이 단지 적층된 경우에는, 제 1 보조용량 및 제 2 보조용량의 전기용량에 변화가 생길 우려가 있으나, 상술한 바와 같이, 각 부화소(Pa 및 Pb)에 있어서, 반도체층(13b)과 제 1 화소전극(16a) 및 제 2 화소전극(16b)이 서로 접촉하므로, 제 1 용량선(11ba) 및 제 1 드레인 전극(14ba) 사이에 인가하는 전압에 기인하는 제 1 보조용량(6a)의 전기용량, 그리고 제 2 용량선(11bb) 및 제 2 드레인 전극(14bb) 사이에 인가하는 전압에 기인하는 제 2 보조용량(6b)의 전기용량 변화를 유효하게 억제할 수 있다. 그리고, TFT 기판(30a)을 구비한 액정표시패널(50)에서는, 각 제 1 보조용량(6a) 및 각 제 2 보조용량(6b)의 전기용량 변화를 억제할 수 있으므로, 각 부화소(Pa 및 Pb)에 있어서, 대향기판(40) 공통전극(33)의 전압과의 밸런스가 유지된 상태에서, 명 부화소(Pa) 및 암 부화소(Pb)의 각 액정층(45)에 소정의 전압을 인가할 수 있고, 플리커 등의 표시불량 발생을 억제할 수 있다.
또, 본 실시형태의 TFT 기판(30a)에 의하면, 제 1 보조용량(6a) 및 제 2 보조용량(6b) 부분의 반도체층(13b)이 도체로써 기능하므로, 반도체층(13b)이 개재하여도, 제 1 화소전극(16a) 및 제 2 화소전극(16b)과 제 1 드레인 전극(14ba) 및 제 2 드레인 전극(14bb)을 각각 양호하게 접속할 수 있다. 이에 반해, 보조용량의 전기용량 변화를 억제하기 위해, 보조용량 부분의 반도체층을 제거하여, 화소전극으로 용량전극을 형성한 경우에는, 화소전극과 드레인 전극과의 접속이 콘택트 홀의 측면만으로 되므로, 화소전극과 드레인 전극과의 접속불량이 우려된다. 그리고 이 접속불량을 해소하기 위해, 콘택트 홀의 지름을 크게 형성하면, 화소의 개구율 저하가 우려된다.
또, 본 실시형태의 TFT 기판(30a)에 의하면, 반도체층(13b)이 산화물 반도체에 의해 구성되므로, 고 이동도, 고 신뢰성 및 저 오프 전류 등 양호한 특성을 갖는 TFT(5a)를 실현할 수 있다.
≪제 2 실시형태≫
도 8∼도 12는, 본 발명에 관한 TFT 기판 및 그 제조방법의 제 2 실시형태를 나타낸다. 여기서, 도 8은, 본 실시형태의 TFT 기판(30b)의 단면도이다. 또, 도 9∼도 12는, 도 8의 단면도에 대응하여, 본 실시형태의 TFT 기판(30b)의 제조공정을 연속적으로 단면으로 나타내는 설명도이다. 그리고, 이하의 각 실시형태에 있어서, 도 1∼도 7과 동일 부분에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략한다.
상기 제 1 실시형태에서는, 층간 절연막에 형성된 콘택트 홀 내에서 드레인 전극이 돌출되고, 소스선, 소스전극 및 드레인 전극 등의 소스층, 그리고 층간 절연막이 각각 1층 구조를 갖는 TFT 기판(30a)을 예시했으나, 본 실시형태에서는, 층간 절연막에 형성된 콘택트 홀 내에 드레인 전극이 돌출되지 않고, 소스선, 소스전극 및 드레인 전극 등의 소스층, 그리고 층간 절연막이 각각 2층 구조를 갖는 TFT 기판(30b)을 예시한다.
TFT 기판(30b)은, 도 8에 나타내듯이, 절연기판(10a)과, 절연기판(10a) 상에 서로 평행으로 연장하도록 형성된 복수의 게이트선(11a, 도 1 참조)과, 각 게이트선(11a)의 한쪽 측방에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 제 1 용량선(11ba)과, 각 게이트선(11a)의 다른 쪽 측방에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 제 2 용량선(11bb, 도 1 참조)과, 각 게이트선(11a)과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 소스선(도시 않음, 도 1 중의 부호(14a) 참조)과, 각 게이트선(11a) 및 각 소스선(14a)의 교차부분마다 형성된 TFT(5b)와, 각 TFT(5b)를 피복하도록 형성되어, 제 1 층간 절연막(20a) 및 제 2 층간 절연막(21a)이 적층된 층간 절연막(22a)과, 층간 절연막(22a) 상에 매트릭스형으로 형성되어, 각각, 제 1 화소전극(23a) 및 제 2 화소전극(도시 않음, 도 1 중의 부호(16b) 참조)이 게이트선(11a)을 개재하고 서로 인접하도록 배치된 복수의 화소전극과, 각 화소전극(제 1 화소전극(23a) 및 제 2 화소전극)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5b)는, 도 8에 나타내듯이, 절연기판(10a) 상에 형성된 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성되어, 게이트 전극(11aa)에 겹쳐지도록 한 쌍의 채널영역(C)이 배치된 반도체층(13d)과, 반도체층(13d) 상에 형성되어, 한 쌍의 채널영역(C)이 노출하도록 배치된 소스전극(19a)과, 반도체층(13d) 상에 형성되어, 한쪽의 채널영역(C)을 개재하여 소스전극(19a)에 이간하도록 배치된 제 1 드레인 전극(19b)과, 반도체층(13b) 상에 형성되어, 다른 쪽 채널영역(C)을 개재하여 소스전극(19a)에 이간하도록 배치된 제 2 드레인 전극(도시 않음, 도 1 중의 부호(14bb) 참조)을 구비한다.
반도체층(13d)은, 예를 들어, InGaZnO4나 In2Ga2ZnO7 등의 In-Ga-Zn-O계의 산화물 반도체에 의해 구성된다. 여기서, 제 1 화소전극(23a) 및 제 2 화소전극은, 예를 들어, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 산화물 도전체에 의해 구성된다. 그리고, 반도체층(13d)과 제 1 화소전극(23a) 및 제 2 화소전극은, 도 8에 나타내듯이, 층간 절연막(22a)에 형성된 콘택트 홀(21c) 내에서 각각 서로 접촉한다.
소스전극(19a)은, 각 소스선이 측방으로 돌출된 부분이다.
제 1 드레인 전극(19b)은, 도 8에 나타내듯이, 층간 절연막(22a)에 형성된 콘택트 홀(21c)을 개재하여 제 1 화소전극(23a)에 접속된다. 또, 제 1 드레인 전극(19b)은, 반도체층(13d) 및 게이트 절연막(12)을 개재하여, 제 1 용량선(11ba)에 겹쳐짐으로써, 제 1 보조용량(6c)을 구성한다.
제 2 드레인 전극은, 층간 절연막(22a)에 형성된 콘택트 홀(도시 않음)을 개재하여 제 2 화소전극에 접속된다. 또, 제 2 드레인 전극은, 반도체층(13d) 및 게이트 절연막(12)을 개재하여, 제 2 용량선(11bb)에 겹쳐짐으로써, 제 2 보조용량을 구성한다.
다음에, 본 실시형태의 TFT 기판(30b)을 제조하는 방법에 대해, 도 9∼도 12를 이용하여 설명한다. 여기서, 본 실시형태의 제조방법은, 게이트층 형성공정, 레지스트 형성공정, 제 1 에칭공정, 제 2 에칭공정, 층간 절연막 형성공정 및 화소전극 형성공정을 구비한다.
＜게이트층 형성공정＞
유리기판 등 절연기판(10a)의 기판 전체에, 예를 들어, 스퍼터링법에 의해, 티타늄막(두께 1500Å∼6000Å 정도) 등의 금속막을 성막한 후에, 이 금속막을 제 1 포토 마스크를 이용하여 패터닝함으로써, 도 9(a)에 나타내듯이, 게이트선(11a), 게이트 전극(11aa), 제 1 용량선(11ba) 및 제 2 용량선(11bb)을 형성한다.
＜레지스트 형성공정＞
먼저, 상기 게이트층 형성공정에서 게이트선(11a), 게이트 전극(11aa), 제 1 용량선(11ba) 및 제 2 용량선(11bb)이 형성된 기판 전체에, 예를 들어, CVD법에 의해, 질화 실리콘막(두께 1000Å∼4500Å 정도) 및 산화 실리콘막(두께 500Å∼1500Å 정도) 등을 차례로 성막함으로써, 도 9(b)에 나타내듯이, 게이트 절연막(12)을 형성한다.
계속해서, 게이트 절연막(12)이 형성된 기판 전체에, 도 9(c)에 나타내듯이, 예를 들어, 스퍼터링법에 의해, InGaZnO4 등의 In-Ga-Zn-O계의 반도체막(13)(두께 200Å∼800Å 정도), 및 몰리브덴막(두께 500Å∼2000Å 정도) 등의 제 1 금속 도전막(17) 및 구리막(두께 1000Å∼3500Å 정도) 등의 제 2 금속 도전막(18)을 차례로 성막한다.
또한, 반도체막(13) 그리고 제 1 금속 도전막(17) 및 제 2 금속 도전막(18)으로 이루어진 금속 적층막(19)이 성막된 기판 전체에, 감광성 수지막(두께 1.5㎛∼3.0㎛ 정도)을 도포한 후에, 이 감광성 수지막을 제 2 포토 마스크를 이용하는 노광, 현상 및 소성을 행함으로써, 도 9(d)에 나타내듯이, 레지스트 패턴(Rba)을 형성한다. 여기서, 레지스트 패턴(Rba)은, 도 9(d)에 나타내듯이, 제 1 용량선(11ba) 및 제 2 용량선(11bb)과 각각 겹쳐지는 영역의 일부, 그리고 채널영역(C)이 되는 영역이 노출하도록, 소스선, 소스전극(19a), 제 1 드레인 전극(19b) 및 제 2 드레인 전극이 되는 영역에 형성한다.
＜제 1 에칭공정＞
상기 레지스트 형성공정에서 형성된 레지스트 패턴(Rba)으로부터 노출하는 금속 적층막(19) 및 그 하층의 반도체막(13) 상층부를 ? 에칭에 의해 에칭함으로써, 도 10(a)에 나타내듯이, 소스선, 하층 금속층(17aa)과 상층 금속층(18aa)으로 이루어진 소스전극(19a), 하층 금속층(17ba)과 상층 금속층(18ba)으로 이루어진 제 1 드레인 전극(19b), 제 2 드레인 전극 및 채널영역(C)(이 형성된 반도체막(13c))을 형성한다.
＜제 2 에칭공정＞
먼저, 상기 제 1 에칭공정에서 소스선, 소스전극(19a), 제 1 드레인 전극(19b), 제 2 드레인 전극 및 채널영역(C)이 형성된 기판을 250℃ 정도로 가열함으로써, 도 10(b)에 나타내듯이, 레지스트 패턴(Rba)을 리플로하여, 제 1 드레인 전극(19b) 및 제 2 드레인 전극으로부터 노출하는 반도체막(13c), 그리고 채널영역(C)을 피복하도록, 레지스트 패턴(Rba)을 레지스트 패턴(Rbb)으로 변성시킨다.
계속해서, 레지스트 패턴(Rbb)으로부터 노출하는 반도체막(13c)을 ? 에칭에 의해 에칭함으로써, 도 10(c)에 나타내듯이, 반도체층(13d)을 형성하고, TFT(5b)를 형성한다. 이 때, 소스선, 하층 금속층(17aa)과 상층 금속층(18aa)으로 이루어진 소스전극(19a), 하층 금속층(17ba)과 상층 금속층(18ba)으로 이루어진 제 1 드레인 전극(19b), 및 제 2 드레인 전극은, ? 에칭에 의해 등방성(等方性) 에칭에 의해 측방으로부터 에칭되고, 도 10(c)에 나타내듯이, 소스선, 하층 금속층(17ab)과 상층 금속층(18ab)으로 이루어진 소스전극(19a), 하층 금속층(17bb)과 상층 금속층(18bb)으로 이루어진 제 1 드레인 전극(19b), 및 제 2 드레인 전극이 된다.
＜층간 절연막 형성공정＞
먼저, 도 10(d)에 나타내듯이, 상기 제 2 에칭공정에서 TFT(5b)가 형성된 기판으로부터 레지스트 패턴(Rbb)을 박리하여 제거한다.
계속해서, 레지스트 패턴(Rbb)이 제거된 기판 전체에, 예를 들어, CVD법에 의해, 산화 실리콘막(두께 1000Å∼4000Å 정도) 등을 성막함으로써, 도 11(a)에 나타내듯이, 무기 절연막(20)을 형성한다. 그리고, 무기 절연막(20)으로는, 산화 실리콘막이 바람직하나, 산화 실리콘막 및 질화 실리콘막의 적층막이나 질화 실리콘막 등이라도 된다.
그 후, 무기 절연막(20)이 형성된 기판 전체에, 예를 들어, 스핀 코팅(spin coating)법에 의해, 감광성 수지막을 도포함으로써, 도 11(b)에 나타내듯이, 유기 절연막(21)을 형성한다.
그리고, 무기 절연막(21)을 제 3 포토 마스크를 이용하는 노광, 현상 및 소성을 행함으로써, 도 11(c)에 나타내듯이, 콘택트 홀(21c)이 형성된 제 2 층간 절연막(21a)을 형성한다.
또한, 제 1 층간 절연막(21a)의 콘택트 홀(21c)로부터 노출하는 무기 절연막(20)을 에칭함으로써, 도 12(a)에 나타내듯이, 제 1 층간 절연막(20a)을 형성하고, 제 1 층간 절연막(20a) 및 제 2 층간 절연막(21a)으로 이루어진 층간 절연막(22a)을 형성한다.
＜화소전극 형성공정＞
먼저, 상기 층간 절연막 형성공정에서 층간 절연막(22a)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막(두께 600Å∼2000Å 정도) 등을 성막함으로써, 도 12(b)에 나타내듯이, 투명 도전막(23)을 형성한다.
계속해서, 투명 도전막(23)을 제 4 포토 마스크를 이용하여 패터닝함으로써, 도 8에 나타내듯이, 제 1 화소전극(23a) 및 제 2 화소전극을 형성함과 동시에, 제 1 화소전극(23a) 및 제 2 화소전극을 반도체층(13d)에 접촉시키고, 제 1 보조용량(6c) 및 제 2 보조용량을 형성한다.
이상과 같이 하여, TFT 기판(30b)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 TFT 기판(30b) 및 그 제조방법에 의하면, 상기 제 1 실시형태와 마찬가지로, 산화물 반도체로 이루어진 반도체층(13d)과 산화물 도전체로 이루어진 제 1 화소전극(23a) 및 제 2 화소전극이 서로 접촉하므로, 반도체층(13d)에 기인하는 제 1 보조용량(6c) 및 제 2 보조용량의 전기용량 변화를 억제할 수 있다.
≪제 3 실시형태≫
도 13은, 본 실시형태의 TFT 기판(30c)의 단면도이다.
상기 제 2 실시형태에서는, 층간 절연막을 구성하는 제 2 층간 절연막이 무색으로 형성된 TFT 기판(30b)을 예시했으나, 본 실시형태에서는, 층간 절연막을 구성하는 제 2 층간 절연막이 착색된 컬러 필터 온 어레이(color filter on array) 구조의 TFT 기판(30c)을 예시한다.
TFT 기판(30c)에서는, 층간 절연막(22b)의 상층측을 구성하는 제 2 층간 절연막(21b)이 적색, 녹색 또는 청색으로 착색되고, 그 밖의 구성이 상기 제 2 실시형태의 TFT 기판(30b)의 구성과 실질적으로 동일하게 된다.
TFT 기판(30c)은, 상기 제 2 실시형태에서 설명한 제조방법의 층간 절연막 형성공정에 있어서, 적색, 녹색 또는 청색으로 착색된 감광성 수지막을 이용하여, 노광 및 현상을 3색분 반복함으로써, 제조할 수 있다. 그리고, TFT 기판(30c)에 대향하여 배치되는 대향기판에서는, 컬러 필터의 구성이 생략되어 있다.
이상 설명한 바와 같이, 본 실시형태의 TFT 기판(30c) 및 그 제조방법에 의하면, 상기 각 실시형태와 마찬가지로, 산화물 반도체로 이루어진 반도체층(13d)과 산화물 반도체로 이루어진 제 1 화소전극(23a) 및 제 2 화소전극이 서로 접촉하므로, 반도체층(13d)에 기인하는 제 1 보조용량(6c) 및 제 2 보조용량의 전기용량 변화를 억제할 수 있다.
그리고, 상기 각 실시형태에서는, 멀티화소 구조를 갖는 TFT 기판을 예시했으나, 본 발명은, 싱글화소 구조를 갖는 TFT 기판에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 반도체층으로써, In-Ga-Zn-O계의 산화물 반도체를 예시했으나, 본 발명은, 예를 들어, In-Si-Zn-O계, In-Al-Zn-O계, Sn-Si-Zn-O계, Sn-Al-Zn-O계, Sn-Ga-Zn-O계, Ga-Si-Zn-O계, Ga-Al-Zn-O계, In-Cu-Zn-O계, Sn-Cu-Zn-O계, Zn-O계, In-O계, In-Zn-O계 등의 산화물 반도체에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 단층(單層)구조를 갖는 게이트선, 게이트 전극, 제 1 용량선 및 제 2 용량선을 예시했으나, 게이트선, 게이트 전극, 제 1 용량선 및 제 2 용량선은, 적층 구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 적층 구조를 갖는 게이트 절연막을 예시했으나, 게이트 절연막은 단층 구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 레지스트 패턴을 리플로함으로써, 4장의 포토 마스크를 이용하여 TFT 기판을 제조하는 방법을 예시했으나, 본 발명은, 감광성 수지막을 하프톤(halftone) 또는 그레이톤(graytone)으로 노광하여 레지스트 패턴을 형성함으로써, 4장의 포토 마스크를 이용하여 TFT 기판을 제조하는 방법에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 레지스트 패턴을 가열에 의해 리플로하는 TFT 기판의 제조방법을 예시했으나, 본 발명은, 용제(溶劑) 처리(분위기 처리, 미스트 처리, 잉크젯에서의 국소(局所)도포 등)에 의해 리플로하는 TFT 기판의 제조방법에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 화소전극에 접속된 TFT 전극을 드레인 전극으로 한 TFT 기판을 예시했으나, 본 발명은, 화소전극에 접속된 TFT의 전극을 소스전극이라 부르는 TFT 기판에도 적용할 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, 반도체층에 기인하는 보조용량의 전기용량 변화를 억제할 수 있으므로, 액정표시패널을 구성하는 TFT 기판에 대해 유용하다.
C : 채널영역
Raa, Rab, Rba, Rbb : 레지스트 패턴
5a, 5b : TFT 6a, 6c : 제 1 보조용량
6b : 제 2 유지용량 11aa : 게이트 전극
11ba : 제 1 용량선 11bb : 제 2 용량선
12 : 게이트 절연막 13 : 반도체막
13b, 13d : 반도체층 14, 19 : 금속 도전막
14aa, 19a : 소스전극 14ba, 19b : 제 1 드레인 전극
14bb : 제 2 드레인 전극 15a, 22a, 22b : 층간 절연막
15ca, 15cb, 21c : 콘택트 홀 16a, 23a : 제 1 화소전극
16b : 제 2 화소전극 30a∼30c : TFT 기판
40 : 대향기판 45 : 액정층
50 : 액정표시패널

Claims (4)

  1. 매트릭스형으로 형성된 복수의 화소전극과,
    상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와,
    상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고,
    상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간(離間)하도록 배치된 소스전극 및 드레인 전극을 구비하며,
    상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에, 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비한 박막 트랜지스터 기판에 있어서,
    상기 반도체층은, 산화물 반도체에 의해 구성되고,
    상기 각 화소전극은, 산화물 도전체에 의해 구성되며,
    상기 반도체층 및 각 화소전극은, 서로 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 각 화소전극은, 상기 각 박막 트랜지스터를 개재하여 서로 인접하도록 형성된 제 1 화소전극 및 제 2 화소전극을 가지고,
    상기 드레인 전극은, 상기 제 1 화소전극 및 제 2 화소전극에 각각 접속된 제 1 드레인 전극 및 제 2 드레인 전극을 가지며,
    상기 각 보조용량은, 상기 제 1 화소전극 및 제 2 화소전극에 대응하여 각각 형성된 제 1 보조용량 및 제 2 보조용량을 가지고,
    상기 용량선은, 상기 제 1 보조용량 및 제 2 보조용량에 대응하여 각각 형성된 제 1 용량선 및 제 2 용량선을 가지며,
    상기 제 1 보조용량은, 상기 제 1 용량선과, 이 제 1 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 제 1 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성된 상기 제 1 드레인 전극을 구비하며,
    상기 제 2 보조용량은, 상기 제 2 용량선과, 이 제 2 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 제 2 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성된 상기 제 2 드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 매트릭스형으로 형성된 복수의 화소전극과,
    상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와,
    상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고,
    상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간하도록 배치된 소스전극 및 드레인 전극을 구비하며,
    상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에, 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비한 박막 트랜지스터 기판을 제조하는 방법에 있어서,
    기판 상에 상기 게이트 전극 및 용량선을 형성하는 게이트층 형성공정과,
    상기 형성된 게이트 전극 및 용량선을 피복하도록, 상기 게이트 절연막, 산화물 반도체로 이루어진 반도체막, 및 금속 도전막을 차례로 성막한 후에, 이 금속 도전막 상에서 상기 소스전극 및 드레인 전극이 되는 영역에, 상기 채널영역이 되는 영역, 및 이 용량선과 겹쳐지는 영역의 일부가 각각 노출하도록 레지스트 패턴을 형성하는 레지스트 형성공정과,
    상기 레지스트 패턴으로부터 노출하는 상기 금속 도전막을 에칭하여, 상기 소스전극, 드레인 전극 및 채널영역을 형성함과 동시에, 이 드레인 전극으로부터 상기 반도체막을 노출시키는 제 1 에칭공정과,
    상기 제 1 에칭공정에서 이용한 레지스트 패턴을 리플로(reflow)함으로써, 상기 드레인 전극으로부터 노출하는 반도체막, 및 상기 채널영역을 피복하도록 이 레지스트 패턴을 변성(變成)시킨 후에, 이 변성된 레지스트 패턴으로부터 노출하는 상기 반도체막을 에칭함으로써, 상기 반도체층을 형성하고, 상기 각 박막 트랜지스터를 형성하는 제 2 에칭공정과,
    상기 제 2 에칭공정에서 이용한 레지스트 패턴을 제거한 후에, 상기 드레인 전극으로부터 노출하는 상기 반도체층에 도달하도록 콘택트 홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성공정과,
    상기 층간 절연막 상에 산화물 도전체로 이루어진 상기 각 화소전극을 형성하고, 이 각 화소전극에 상기 반도체층을 접촉시킴으로써, 상기 각 보조용량을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  4. 서로 대향하도록 형성된 박막 트랜지스터 기판 및 대향기판과,
    상기 박막 트랜지스터 기판 및 대향기판 사이에 형성된 액정층을 구비한 액정표시패널에 있어서,
    상기 박막 트랜지스터 기판은,
    매트릭스형으로 형성된 복수의 화소전극과,
    상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와,
    상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고,
    상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성되어, 상기 게이트 전극에 겹쳐지도록 채널영역이 배치된 반도체층과, 이 반도체층 상에 형성되어, 상기 채널영역이 노출함과 동시에, 이 채널영역을 개재하여 서로 이간하도록 배치된 소스전극 및 드레인 전극을 구비하며,
    상기 각 보조용량이, 상기 게이트 전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹쳐지도록 형성된 상기 반도체층과, 이 반도체층 상에 형성되어, 상기 각 화소전극에 접속된 상기 드레인 전극을 구비하고,
    상기 반도체층은, 산화물 반도체에 의해 구성되며,
    상기 각 화소전극은, 산화물 도전체에 의해 구성되고,
    상기 반도체층 및 각 화소전극은, 서로 접촉하는 것을 특징으로 하는 액정표시패널.
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