JP2009139929A - 薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法 - Google Patents

薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法 Download PDF

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Abstract

【課題】側面視認性を改善するための薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法を提供する。
【解決手段】本発明による薄膜トランジスタ基板は、第ｎゲートライン及び第ｍデータラインに接続された第１及び第２薄膜トランジスタと、第１及び第２薄膜トランジスタにそれぞれ接続された第１及び第２サブ画素電極とを含む。第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。第１補助電極は第１及び第２サブ画素電極と同一層に形成され、ドレイン電極に接続される。対向電極はゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して第１補助電極と少なくとも一部分が重畳する。
【選択図】図２

Description

本発明は、薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法に関し、さらに詳細には、側面視認性を改善できる薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法に関する。
移動通信端末、テレビジョン及びノートパソコンなどの様々な電子機器は、映像を表示するための表示装置を含む。かかる電子機器には様々な種類の表示装置を使用することができるが、電子機器の特性上、平板形状を有するフラットパネルディスプレイが主に使用される。
液晶表示装置は、現在最も広く使用されている平板表示装置の一つであって、画素電極と共通電極などの電界生成電極が形成されている二枚の基板と、その間に挿入されている液晶層とを含む。かかる液晶表示装置において、画面を見る位置によってイメージが歪んで見える側面視認性の限界を解消するために、広視野角技術が発展している。
液晶表示装置の代表的な広視野角技術には垂直配向（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ：以下、ＶＡ）モードが用いられる。ＶＡモードは、負の誘電率異方性を有する液晶分子が基板に対して垂直に配向され、電界方向に対して垂直に駆動されて光透過率を調節する。ＶＡモードは、液晶パネルの上／下板の共通電極及び画素電極にスリットまたは突起などを形成して、スリットまたは突起などによって発生されたフリンジ電界（Ｆｒｉｎｇｅ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）を利用して液晶分子を対称的に駆動することにより、広い視野角を具現する。
一方、側面視認性を改善するために、一つの画素電極を二つのサブ画素電極に分割し、互いに異なる階調の電圧を印加する構造が使用されている。このとき、各サブ画素電極に互いに異なる階調の電圧を印加する構造に関しては、工程数の減少及び原価節減を達成できるよう様々な方法で製造するために、活発な研究が行われている。
本発明の解決しようとする課題は、側面視認性を改善し、原価を節減することのできる薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法を提供することにある。
なお、本発明の解決しようとする課題は、上記に言及された解決課題に限定されず、言及されない他の解決課題は下記の記載から当業者によって明確に理解されることができるであろう。
上記課題を達成すべく、本発明による薄膜トランジスタ基板は、第１乃至第３薄膜トランジスタと、第１及び第２サブ画素電極と、第１補助電極と、対向電極とを含む。第１及び第２薄膜トランジスタは、第ｎゲートライン及び第ｍデータラインに接続され、第１及び第２サブ画素電極は、それぞれ第１及び第２薄膜トランジスタに接続される。第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳（オーバーラップ）する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。第１補助電極はドレイン電極に接続され、第１及び第２サブ画素電極と同一層に形成される。対向電極はゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して第１補助電極と少なくとも一部分が重畳する。
さらに、上記課題を達成すべく、本発明による薄膜トランジスタ基板は、第１乃至第３薄膜トランジスタと、第１及び第２サブ画素電極と、第１及び第２補助電極とを含む。第１及び第２薄膜トランジスタは第ｎゲートライン及び第ｍデータラインに接続され、第１及び第２サブ画素電極はそれぞれ第１及び第２薄膜トランジスタに接続される。第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。第１補助電極はドレイン電極に接続され、第１及び第２サブ画素電極と同一層に形成される。第２補助電極はゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して第１補助電極と少なくとも一部分が重畳する。
また、上記課題を達成すべく、本発明による液晶表示装置は、第１基板と第２基板とこれらの間に介在した液晶層とを含む。第１基板は、第１乃至第３薄膜トランジスタと、第１及び第２サブ画素電極と、第１補助電極と、対向電極とを含む。第１及び第２薄膜トランジスタは第ｎゲートライン及び第ｍデータラインに接続され、第１及び第２サブ画素電極はそれぞれ第１及び第２薄膜トランジスタに接続される。第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。第１補助電極はドレイン電極に接続され、第１及び第２サブ画素電極と同一層に形成される。対向電極はゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して第１補助電極と少なくとも一部分が重畳する。
さらに、上記課題を達成すべく、本発明による液晶表示装置は、第１基板と第２基板とこれらの間に介在した液晶層とを含む。第１基板は、第１乃至第３薄膜トランジスタと、第１及び第２サブ画素電極と、第１及び第２補助電極とを含む。第１及び第２薄膜トランジスタは第ｎゲートライン及び第ｍデータラインに接続され、第１及び第２サブ画素電極はそれぞれ第１及び第２薄膜トランジスタに接続される。第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。第１補助電極はドレイン電極に接続され、第１及び第２サブ画素電極と同一層に形成される。第２補助電極はゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して第１補助電極と少なくとも一部分が重畳する。
また、上記課題を達成すべく、本発明による薄膜トランジスタ基板の製造方法は、第１マスク工程によりゲートパターンを形成するステップと、ゲートパターンの上部にゲート絶縁層を形成するステップと、ゲート絶縁層の上部に不純物がドーピングされたアモルファスシリコン層を形成するステップと、第２マスク工程によりデータパターンを形成するステップと、第３マスク工程により少なくとも一つの保護層を形成するステップと、第４マスク工程により第１サブ画素電極、第２サブ画素電極及び第１補助電極を形成するステップとを含む。ゲートパターンは、ゲートライン、第１ゲート電極、第２ゲート電極、第３ゲート電極、ストーレジライン及び対向電極を含み、データパターンは、データライン、第１ソース電極、第２ソース電極、第３ソース電極、第１ドレイン電極、第２ドレイン電極及び第３ドレイン電極を含む。第１補助電極は、ゲート絶縁層と少なくとも一つの保護層を介して対向電極と少なくとも一部分が重畳する。
前記目的の他に、本発明の他の目的及び特徴は、添付の図面の参照及び以下の説明を通じて明白になるであろう。
本発明によれば、一つの画素電極を二つのサブ画素電極に分割し、互いに異なる階調の電圧を印加することにより、側面視認性を向上させることができ、ストレージラインを補助電極及び第１サブ画素電極と重畳するように形成することにより、４マスク工程で電圧ダウンキャパシタ及び電圧アップキャパシタを形成することができるため、工程数を減少させることにより製造時間を減らし、原価を節減して、生産性を向上させることができる薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法を提供することができる。
本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように、本発明の実施の形態を添付の図面を参照して詳細に説明する。図面では、多数の層及び領域を明確に表現するために、厚さを拡大して示した。なお、明細書全体において類似する部分については同じ参照符号を付している。
図１は、本発明の実施の形態による液晶表示装置の第ｎ画素領域を示す等価回路図である。
図１を参照すると、画素領域は、第１及び第２サブ画素領域Ｐ１、Ｐ２と、第ｎゲートラインＧＬｎ及び第ｍデータラインＤＬｍに接続された第１及び第２薄膜トランジスタＴｎ１、Ｔｎ２とを含む。そして、画素領域は、第ｎ＋１ゲートラインＧＬｎ＋１に接続された第３薄膜トランジスタＴｎ３と、第３薄膜トランジスタＴｎ３に接続されて第１及び第２サブ画素領域Ｐ１、Ｐ２に充電される電圧を調節する電圧アップキャパシタＣｕｐ及び電圧ダウンキャパシタＣｄｏｗｎとを含む。
第１サブ画素領域Ｐ１は、第１薄膜トランジスタＴｎ１に接続された第１液晶キャパシタＨ＿Ｃｌｃ及び第１ストレージキャパシタＨ＿Ｃｓｔを含む。第２サブ画素領域Ｐ２は、第２薄膜トランジスタＴｎ２に接続された第２液晶キャパシタＬ＿Ｃｌｃ及び第２ストレージキャパシタＬ＿Ｃｓｔを含む。
第１及び第２薄膜トランジスタＴｎ１、Ｔｎ２は、共通の第ｎゲートラインＧＬｎ及び第ｍデータラインＤＬｍにそれぞれ接続される。これにより、第１及び第２薄膜トランジスタＴｎ１、Ｔｎ２は、第ｎゲートラインＧＬｎにゲートオン電圧が印加されると同時にターンオンされ、第ｍデータラインＤＬｍに供給されるデータ電圧を同時に第１及び第２サブ画素領域Ｐ１、Ｐ２に供給する。このとき、第１及び第２サブ画素領域Ｐ１、Ｐ２には、同じデータ電圧が充電される。
第３薄膜トランジスタＴｎ３は、第ｎ＋１ゲートラインＧＬｎ＋１、第２薄膜トランジスタＴｎ２及び電圧ダウンキャパシタＣｄｏｗｎに接続される。これにより、第３薄膜トランジスタＴｎ３は、第ｎ＋１ゲートラインＧＬｎ＋１にゲートオン電圧が印加されるとターンオンされ、第２薄膜トランジスタＴｎ２のドレイン電極と電圧ダウンキャパシタＣｄｏｗｎとが電荷共有（ｃｈａｒｇｅ ｓｈａｒｅ）により、第２サブ画素領域Ｐ２に充電される電圧レベルを降下させる。
従って、第１サブ画素領域Ｐ１に充電された電圧と、第２サブ画素領域Ｐ２に充電された電圧とは、互いに異なる値を有するようになる。ここで、第２サブ画素領域Ｐ２に充電される電圧は、第１サブ画素領域Ｐ１に充電される電圧よりも低いレベルの電圧実効値を有する。このとき、画素領域の側面視認性をさらに向上させるために、第１サブ画素領域Ｐ１に充電される電圧のレベルを上昇させることができる。このために、第１サブ画素領域Ｐ１に充電される電圧レベルを上昇させる電圧アップキャパシタＣｕｐが形成される。
電圧アップキャパシタＣｕｐは、電圧ダウンキャパシタＣｄｏｗｎと第１薄膜トランジスタＴｎ１との間に接続される。ここで、電圧アップキャパシタＣｕｐは、電圧ダウンキャパシタＣｄｏｗｎとの電荷共有により、第１サブ画素領域Ｐ１に充電される電圧レベルを上昇させる。
以下、図２及び図３を参照して本発明の一実施の形態による薄膜トランジスタ基板を詳細に説明する。
図２は、本発明の一実施の形態による薄膜トランジスタ基板の画素領域を説明するために図示した平面図であり、図３は、図２に図示された指示線Ｉ−Ｉ´線に沿う薄膜トランジスタ基板の断面図である。
図２及び図３を参照して分かる通り、本発明の実施の形態による液晶表示装置５０は、薄膜トランジスタ基板１００、カラーフィルタ基板２００及び液晶層３００を含む。
薄膜トランジスタ基板１００は、第１絶縁基板１１０と、ゲートライン１２０ａ、１２０ｂと、ストレージライン１２５と、対向電極１２６と、データライン１６０と、第１及び第２薄膜トランジスタＴｎ１、Ｔｎ２と、第１及び第２サブ画素電極１９１、１９２と、第３薄膜トランジスタＴｎ３と、第１補助電極１９３とを含む。
具体的に、第１絶縁基板１１０は、透明なガラスまたはプラスチックなどの絶縁材質で形成される。
ゲートライン１２０ａ、１２０ｂは、第１絶縁基板１１０の横方向に延長され、複数形成される。
ストレージライン１２５は、ゲートライン１２０ａ、１２０ｂの間でゲートライン１２０ａ、１２０ｂと同一層に形成される。ここで、ストレージライン１２５は画素領域で様々な形状に形成されてもよい。例えば、ストレージライン１２５はデータライン１６０に隣接して平行に形成される縦部と、縦部を連結する「＜」形状の斜線部と、ゲートライン１２０ａ、１２０ｂに隣接して縦部を接続する拡張部とを含んでもよい。
対向電極１２６は、ストレージライン１２５と電気的に接続されるようにストレージライン１２５の一部分に形成される。
データライン１６０は、ゲートライン１２０ａ、１２０ｂに対して垂直に形成され、ゲート絶縁層１３０によって絶縁される。
第１薄膜トランジスタＴｎ１は、第１ゲート電極１２１、第１半導体層１４１、第１オーミックコンタクト層１５１、第１ソース電極１６１及び第１ドレイン電極１６２を含む。第２薄膜トランジスタＴｎ２は、第２ゲート電極１２２、第２半導体層１４２、第２オーミックコンタクト層１５２、第２ソース電極１６３及び第２ドレイン電極１６４を含む。
ここで、第１ゲート電極１２１と第２ゲート電極１２２は、共にゲートライン１２０ａに接続されることができる。そして、ゲート絶縁層１３０の上部に、第１及び第２ゲート電極１２２それぞれと重畳するように第１及び第２半導体層１４１、１４２が形成される。このとき、第１及び第２半導体層１４１、１４２は、アモルファスシリコン（ａ−Ｓｉ）で形成されても良い。そして、第１及び第２半導体層１４１、１４２は、ポリシリコン（ｐ−Ｓｉ）で形成されても良い。第１及び第２オーミックコンタクト層１５１、１５２は、第１及び第２半導体層１４１、１４２の上にドーピングされたアモルファスシリコンで形成されても良い。
第１及び第２ソース電極１６１、１６３は、第１及び第２半導体層１４１、１４２上にデータライン１６０と接続されるように形成される。このとき、第２ソース電極１６３は第１ソース電極１６１と互いに隣接するように形成されてもよい。第１及び第２ソース電極１６１、１６３それぞれは、第１及び第２ゲート電極１２１、１２２と重畳するように形成されてもよい。
第１ドレイン電極１６２は第１ソース電極１６１と対向して形成され、第１オーミックコンタクト層１５１を介して第１半導体層１４１に接続される。そして、第１ドレイン電極１６２は、第１コンタクトホール１８１を介して第１サブ画素電極１９１に接続される。第２ドレイン電極１６４は第２ソース電極１６３と対向して形成され、第２オーミックコンタクト層１５２を介して第２半導体層１４２に接続される。そして、第２ドレイン電極１６４は第２コンタクトホール１８２を介して第２サブ画素電極１９２に接続される。
第３薄膜トランジスタＴｎ３は、第３ゲート電極１２３、第３半導体層１４３、第３オーミックコンタクト層１５３、第３ソース電極１６５及び第３ドレイン電極１６６を含む。
第３ゲート電極１２３はゲートライン１２０ｂに接続される。このとき、第３ゲート電極１２３は、開口率の低下を防止するために、ゲートライン１２０ｂの一部に形成してもよい。第３半導体層１４３は、ゲート絶縁層１３０上に第３ゲート電極１２３と重畳するように形成される。第３半導体層１４３には、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコン（ｐ−Ｓｉ）を使用してもよい。
第３ソース電極１６５は、第３ゲート電極１２３及び第３半導体層１４３と重畳するように形成される。そして、第３ソース電極１６５は、第３オーミックコンタクト層１５３を介して第３半導体層１４３に接続され、第３コンタクトホール１８３を介して第２サブ画素電極１９２に接続される。第３ドレイン電極１６６は、第３ソース電極１６５に対向して形成され、第３ゲート電極１２３及び第３半導体層１４３と重畳するように形成される。そして、第３ドレイン電極１６６は、第１サブ画素電極１９１と重畳するように形成される。そして、第３ドレイン電極１６６は、第４コンタクトホール１８４を介して第１補助電極１９３と接続される。
保護層１７１、１７２は、ゲート絶縁層１３０、データライン１６０、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６上に形成される。ここで、第１保護層１７１が無機物質で形成され、第２保護層１７２が有機物質で形成されるか、または第１保護層１７１及び第２保護層１７２の両方が無機物質で形成されても良い。第１保護層１７１は、窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）を含んでもよい。第２保護層１７２は、アクリロイル（ａｃｒｙｌｏｙｌ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のうち少なくとも一つを含んでもよい。第１保護層１７１及び第２保護層１７２は、それぞれ第１乃至第３薄膜トランジスタＴｎ１、Ｔｎ２、Ｔｎ３を保護するために重畳し、オフ特性及び開口率を向上させる。
第１サブ画素電極１９１は保護層１７１、１７２上に形成され、第１コンタクトホール１８１を介して第１ドレイン電極１６２に接続される。そして、第１サブ画素電極１９１は、ストレージライン１２５と少なくとも一部分が重畳するように形成され、第１ストレージキャパシタＨ＿Ｃｓｔを形成する。第１サブ画素電極１９１は、透明な導電物質であるインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：以下、ＩＴＯとする）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：以下、ＩＺＯとする）、インジウム錫亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：以下、ＩＴＺＯとする）などを使用して形成してもよい。このとき、第１サブ画素電極１９１は、画素領域内で「Ｖ」形状に形成されてもよい。
ここで、第１サブ画素電極１９１は、保護層１７１、１７２を介して第３ドレイン電極１６６と少なくとも一部分が重畳して、電圧アップキャパシタＣｕｐを形成する。第１サブ画素電極１９１は第１ドレイン電極１６２に接続することができ、電圧アップキャパシタＣｕｐを形成するために、第１ドレイン電極１６２と同一層に配列されたドレイン電極パターンと少なくとも一部分が重畳してもよい。
第２サブ画素電極１９２は保護層１７１、１７２上に形成され、第２コンタクトホール１８２を介して第２ドレイン電極１６４に接続され、第３コンタクトホール１８３を介して第３ソース電極１６５に接続される。そして、第２サブ画素電極１９２はストレージライン１２５と少なくとも一部分が重畳するように形成され、第２ストレージキャパシタＬ＿Ｃｓｔを形成する。ここで、第２サブ画素電極１９２は、第１サブ画素電極１９１と同様に、透明な導電物質であるＩＴＯ、ＩＺＯ、ＩＴＺＯなどで形成されてもよい。このとき、第２サブ画素電極１９２は、画素領域内で「Ｖ」形状に形成されてもよい。
ここで、第１及び第２サブ画素電極１９１、１９２は切開部１９４を介して分離される。このとき、切開部１９４はストレージライン１２５と重畳するように形成されることで、切開部１９４で発生する光漏れを防止することができる。そして、第１及び第２サブ画素電極１９１、１９２は、図２に示すように「Ｖ（Ｃｈｅｖｒｏｎ）」形状に形成されることに限定されず、「＋」形状、「Ｘ」形状など様々な形状に形成されてもよい。
第１補助電極１９３は保護層１７１、１７２上に形成され、第４コンタクトホール１８４を介して第３ドレイン電極１６６に接続される。そして、第１補助電極１９３は、対向電極１２６と少なくとも一部分が重畳するように形成され、電圧ダウンキャパシタＣｄｏｗｎを形成することができる。
一方、図２に図示された薄膜トランジスタ基板において、第１乃至第３半導体層１４１、１４２、１４３及び第１乃至第３オーミックコンタクト層１５１、１５２、１５３は、データライン１６０、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６と同じ一つのマスクを用いて形成される。また、第１乃至第３半導体層１４１、１４２、１４３及び第１乃至第３オーミックコンタクト層１５１、１５２、１５３は、チャンネル領域を除いて、データライン１６０、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６の下部に配列される。
カラーフィルタ基板２００は、第２絶縁基板２１０、ブラックマトリックス２２０、カラーフィルタ２３０、平坦化層２４０及び共通電極２５０を含む。
第２絶縁基板２１０は、透明なガラスまたはプラスチックなどの絶縁材質で形成されてもよい。ブラックマトリックス２２０は、クロム（Ｃｒ）やクロム酸化物（ＣｒＯｘ）のような金属の薄膜であってもよく、液晶表示装置の非表示領域に対応する第２絶縁基板２１０の一部領域上部に配置される。カラーフィルタ２３０は、薄膜トランジスタ基板１００上の第１及び第２サブ画素電極１９１、１９２に対向する液晶表示装置の表示領域に対応する第２絶縁基板２１０の上部に配置される。平坦化層２４０は、ブラックマトリックス２２０及びカラーフィルタ２３０の上部に形成され、アクリル物質で形成されてもよい。共通電極２５０は、平坦化層２４０上に配置され、ＩＴＯ、ＩＺＯなどから形成されてもよい。
液晶層３００は、薄膜トランジスタ基板１００とカラーフィルタ基板２００の間に介在する。液晶層３００は、薄膜トランジスタ基板１００とカラーフィルタ基板２００の間に形成された電界によって透過する光の透過率を制御する液晶分子を含む。
以下、図４及び図５を参照して本発明の他の実施の形態による薄膜トランジスタ基板を詳細に説明する。
図４は、本発明の他の実施の形態による液晶表示装置の画素領域を説明するための平面図であり、図５は、図４に図示された指示線Ｉ−Ｉ´線に沿う液晶表示装置の断面図である。
図４及び図５を参照すると、本発明の他の実施の形態による液晶表示装置５０は、薄膜トランジスタ基板１００、カラーフィルタ基板２００及び液晶層３００を含む。
薄膜トランジスタ基板１００は、第１絶縁基板１１０と、ゲートライン１２０ａ、１２０ｂと、ストレージライン１２５と、対向電極１２６と、データライン１６０と、第１及び第２薄膜トランジスタＴｎ１、Ｔｎ２と、第１及び第２サブ画素電極１９１、１９２と、第３薄膜トランジスタＴｎ３と、第１補助電極１９３と、第２補助電極１２７とを含む。
対向電極１２６は、ストレージライン１２５と電気的に接続されるようにストレージライン１２５の一部分に形成される。
第１サブ画素電極１９１は、保護層１７１、１７２上に形成され、第１コンタクトホール１８１を介して第１ドレイン電極１６２に接続される。
第１補助電極１９３は、第４コンタクトホール１８４を介して第３ドレイン電極１６６に接続され、第５コンタクトホール１８５を介して第２補助電極１２７に接続される。ここで、第１補助電極１９３は、少なくとも一つの絶縁層を介して対向電極１２６と少なくとも一部分が重畳するように形成される。例えば、第１補助電極１９３は、ゲート絶縁層１３０及び保護層１７１、１７２を介して対向電極１２６と少なくとも一部分が重畳して、電圧ダウンキャパシタＣｄｏｗｎを形成する。
第２補助電極１２７は、ストレージライン１２５と同一層に第１補助電極１９３と電気的に接続されるように形成される。そして、第２補助電極１２７は、ゲート絶縁層１３０及び保護層１７１、１７２を介して第１サブ画素電極１９１と少なくとも一部分が重畳して、電圧アップキャパシタＣｕｐを形成する。これによって、第２補助電極１２７は、電圧ダウンキャパシタＣｄｏｗｎの充電電圧と、電圧アップキャパシタＣｕｐの充電電圧との間の電荷共有を誘導することができる。
第１乃至第３半導体層１４１、１４２、１４３及び第１乃至第３オーミックコンタクト層１５１、１５２、１５３は、データライン１６０、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６と同じ一つのマスクを用いて形成される。また、第１乃至第３半導体層１４１、１４２、１４３及び第１乃至第３オーミックコンタクト層１５１、１５２、１５３は、チャンネル領域を除いて、データライン１６０、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６の下部に配列される。
一方、図４及び図５に図示された構成要素のうち、図２及び図３に図示された構成要素と同じ構成要素については重複した説明を省略する。
以下、図６乃至図９Ｂを参照して本発明の一実施の形態による薄膜トランジスタ基板の製造方法について詳細に説明する。
図６乃至図９Ｂは、図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。
図６は、第１マスク工程により第１パターン群が形成されたことを示す断面図である。
図６を参照すると、ゲートパターンは第１マスク工程により形成される。ゲートパターンは、ゲートライン、第１乃至第３ゲート電極１２１、１２２、１２３、ストレージライン１２５及び対向電極１２６を含む。
具体的には、第１絶縁基板１１０上にスパッタリング等の成膜方法などによってゲート金属層を形成する。ゲート金属層には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）などの単一金属またはこれらの合金を使用してもよい。このとき、ゲート金属層は、単一層または複層構造で形成してもよい。
次に、第１マスクを使用するフォトリソグラフィ工程及びエッチング工程においてゲート金属層をパターニングすることにより、ゲートライン、第１乃至第３ゲート電極１２１、１２２、１２３、ストレージライン１２５及び対向電極１２６を含むゲートパターンを形成する。
図７は、第２マスク工程によりデータパターンが形成されたことを示す断面図である。
図７を参照すると、ゲートパターンが形成された絶縁基板１１０上に、ゲート絶縁層１３０、アモルファスシリコン層及び不純物がドーピングされたアモルファスシリコン層をプラズマ強化化学気相成長（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＰＥＣＶＤ）、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ）等の成膜方法などによって順次に積層する。次に、不純物がドーピングされたアモルファスシリコン層上にスパッタリング等の成膜方法などによってデータ金属層を形成する。
ここで、ゲート絶縁層１３０は、窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）などを使用して形成してもよい。そして、データ金属層は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）などの単一金属またはこれらの合金を使用して形成してもよい。このとき、データ金属層は、単一層または複層構造で形成してもよい。
次に、フォトレジストを塗布した後、第２マスクを使用するフォトリソグラフィ工程により、段差を有するフォトレジストパターンを形成する。ここで、フォトレジストパターンは、第１乃至第３薄膜トランジスタＴｎ１、Ｔｎ２、Ｔｎ３のチャンネルが形成される領域にフォトレジストの一部が残存し、データパターンが形成される領域にはフォトレジストの全量が残存し、他の部分のフォトレジストは除去される。
次に、第１エッチング工程によって画素領域のデータ金属層をエッチングし、第２エッチング工程によって不純物がドーピングされたアモルファスシリコン層及びアモルファスシリコン層をエッチングする。そして、アッシング工程により同じ深さでフォトレジストを除去する。さらに、第３エッチング工程によりチャンネル領域の不純物がドーピングされたアモルファスシリコンを除去し、残存するフォトレジストを除去してデータライン、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６を含むデータパターンを形成する。このとき、データパターンの下部には、第１乃至第３半導体層１４１、１４２、１４３及び第１乃至第３オーミックコンタクト層１５１、１５２、１５３が形成される。
図８Ａ及び図８Ｂは、第３マスク工程により保護層が形成されたことを示す断面図である。
図８Ａ及び図８Ｂを参照すると、二つの方法で第３マスク工程により第１乃至第４コンタクトホール１８１、１８２、１８３、１８４を含む保護層１７１、１７２を形成する。
まず、第一の方法によれば、図８Ａに示すように、データパターンが形成された絶縁基板１１０上に無機物質をＰＥＣＶＤ、ＣＶＤなどの堆積方法により成膜する。そして、第３マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１乃至第４コンタクトホール１８１、１８２、１８３、１８４を含む無機保護層１７１を形成する。
次に、第二の方法によれば、図８Ｂに示すように、無機物質を成膜した後、有機物質をさらに成膜する。そして、第３マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１乃至第４コンタクトホール１８１、１８２、１８３、１８４を含む無機保護層１７１及び有機保護層１７２を形成する。
図９Ａ及び図９Ｂは、第４マスク工程により第１及び第２サブ画素電極と補助電極とが形成されたことを示す断面図である。
図９Ａ及び図９Ｂを参照すると、第４マスク工程により第１サブ画素電極１９１、第２サブ画素電極１９２及び補助電極１９３を含む画素電極パターンを形成する。
まず、図９Ａ及び図９Ｂに示すように、無機保護層１７１または有機保護層１７２上にＩＴＯ、ＩＺＯ、ＩＴＺＯなどの透明導電物質をスパッタリングなどの堆積方法により成膜する。そして、第４マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１及び第２サブ画素電極１９１、１９２と第１補助電極１９３とを形成する。このとき、第１及び第２サブ画素電極１９１、１９２は、切開部１９４によって互いに分離されるように形成する。
具体的には、第１サブ画素電極１９１は、図９Ａに示すように、無機保護層１７１を介して第３ドレイン電極１６６と重畳するように形成する。これによって、第１サブ画素電極１９１は第３ドレイン電極１６６と、電圧アップキャパシタＣｕｐを形成する。また、第１サブ画素電極１９１は、図９Ｂに示すように、無機保護層１７１及び有機保護層１７２を介して第３ドレイン電極１６６と少なくとも一部分が重畳するように形成して、電圧アップキャパシタＣｕｐを形成してもよい。
第２サブ画素電極１９２は第２及び第３コンタクトホール１８２、１８３を介して第２ドレイン電極１６４及び第３ソース電極１６５を電気的に接続するように形成する。
第１補助電極１９３は、第４コンタクトホール１８４を介して第３ドレイン電極１６６に接続されるように形成する。ここで、第１補助電極１９３は、図９Ａに示すように、ゲート絶縁層１３０及び無機保護層１７１を介して対向電極１２６と少なくとも一部分が重畳するように形成する。これによって、第１補助電極１９３は対向電極１２６と、電圧ダウンキャパシタＣｄｏｗｎを形成する。また、第１補助電極１９３は、図９Ｂに示すように、ゲート絶縁層１３０、無機保護層１７１及び有機保護層１７２を介して対向電極１２６と少なくとも一部分が重畳するように形成して、電圧ダウンキャパシタＣｄｏｗｎを形成してもよい。
以下、図１０乃至図１３Ｂを参照して、本発明の他の実施の形態による薄膜トランジスタ基板の製造方法について説明する。
図１０乃至図１３Ｂは、図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。
図１０は、第１マスク工程により第１パターン群が形成されたことを示す断面図である。
図１０を参照すると、第１マスク工程によりゲートライン、第１乃至第３ゲート電極１２１、１２２、１２３、ストレージライン１２５、対向電極１２６及び第２補助電極１２７を含むゲートパターンを形成する。
具体的には、絶縁基板１１０上にスパッタリング方法などによりゲート金属層を形成する。そして、第１マスクを使用するフォトリソグラフィ工程及びエッチング工程によりゲート金属層をパターニングして、ゲートライン、第１乃至第３ゲート電極１２１、１２２、１２３、ストレージライン１２５、対向電極１２６及び第２補助電極１２７を含むゲートパターンを形成する。
図１１は、第２マスク工程によりデータパターンが形成されたことを示す断面図である。
図１１を参照すると、ゲートパターンが形成された絶縁基板１１０上に、ゲート絶縁層１３０、アモルファスシリコン層及び不純物がドーピングされたアモルファスシリコン層を順次に積層する。次に、不純物がドーピングされたアモルファスシリコン層上にデータ金属層を積層する。次に、フォトレジストを塗布した後、第２マスクを使用するフォトリソグラフィ工程により段差を有するフォトレジストパターンを形成する。次に、データ金属層、不純物がドーピングされたアモルファスシリコン層及びアモルファスシリコン層をエッチングして、データライン、第１乃至第３ソース電極１６１、１６３、１６５及び第１乃至第３ドレイン電極１６２、１６４、１６６を含むデータパターンを形成する。ここで、第３ドレイン電極１６６は、第１サブ画素電極１９１と重畳しないように形成する。
図１２Ａ及び図１２Ｂは、第３マスク工程により保護層が形成されたことを示す断面図である。
図１２Ａ及び図１２Ｂを参照すると、二つの方法で第３マスク工程により第１乃至第５コンタクトホール１８１、１８２、１８３、１８４、１８５を含む保護層１７１、１７２を形成する。
まず、第一の方法によれば、図１２Ａに示すように、データパターンが形成された絶縁基板１１０上に、無機物質をＰＥＣＶＤ 、ＣＶＤなどの堆積方法により成膜する。そして、第３マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１乃至第５コンタクトホール１８１、１８２、１８３、１８４、１８５を含む無機保護層１７１を形成する。
次に、第二の方法によれば、図１２Ｂに示すように、無機物質を成膜した後、有機物質をさらに成膜する。そして、第３マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１乃至第５コンタクトホール１８１、１８２、１８３、１８４、１８５を含む無機保護層１７１及び有機保護層１７２を形成する。
図１３Ａ及び図１３Ｂは、第４マスク工程により第１及び第２サブ画素電極と補助電極とが形成されたことを示す断面図である。
図１３Ａ及び図１３Ｂを参照すると、第４マスク工程により第１サブ画素電極１９１、第２サブ画素電極１９２及び第１補助電極１９３を含む画素電極パターンを形成する。
まず、図１３Ａ及び図１３Ｂに示すように、無機保護層１７１または有機保護層１７２上に、ＩＴＯ、ＩＺＯ、ＩＴＺＯなどの透明導電物質をスパッタリングなどの堆積方法により成膜する。そして、第４マスクを使用するフォトリソグラフィ工程及びエッチング工程により第１及び第２サブ画素電極１９１、１９２と第１補助電極１９３とを形成する。このとき、第１及び第２サブ画素電極１９１、１９２は、切開部１９４によって互いに分離されるように形成する。
具体的に、第１サブ画素電極１９１は、図１３Ａに示すように、無機保護層１７１を介して第２補助電極１２７と少なくとも一部分が重畳するように形成する。これによって、第１サブ画素電極１９１は第２補助電極１２７と、電圧アップキャパシタＣｕｐを形成する。また、第１サブ画素電極１９１は、図１３Ｂに示すように、無機保護層１７１及び有機保護層１７２を介して第２補助電極１２７と少なくとも一部分が重畳するように形成して、電圧アップキャパシタＣｕｐを形成してもよい。
第２サブ画素電極１９２は、第２及び第３コンタクトホール１８２、１８３を介して第２ドレイン電極１６４及び第３ソース電極１６５を電気的に接続するように形成する。
第１補助電極１９３は、図１３Ａに示すように、第４及び第５コンタクトホール１８４、１８５を介して第３ドレイン電極１６６及び第２補助電極１２７に接続されるように形成する。ここで、第１補助電極１９３は、図１３Ａに示すように、ゲート絶縁層１３０及び無機保護層１７１を介して対向電極１２６と重畳するように形成する。これによって、第１補助電極１９３は対向電極１２６と、電圧ダウンキャパシタＣｄｏｗｎを形成する。また、第１補助電極１９３は、図１３Ｂに示すように、ゲート絶縁層１３０、無機保護層１７１及び有機保護層１７２を介して対向電極１２６と重畳するように形成して、電圧ダウンキャパシタＣｄｏｗｎを形成してもよい。
以上、本発明の技術思想を例示的に説明したが、本発明が属する技術分野における通常の知識を有した者であれば、本発明の思想及び技術領域から外れない範囲で多様な修正及び変更が可能であろう。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるのではなく、特許請求の範囲によって定まるべきであろう。
本発明の実施の形態による液晶表示装置の第ｎ画素領域を示す等価回路図である。 本発明の一実施の形態による液晶表示装置の画素領域を説明するための平面図である。 図２に図示された指示線Ｉ−Ｉ´線に沿う液晶表示装置の断面図である。 本発明の他の実施の形態による液晶表示装置の画素領域を説明するための平面図である。 図４に図示された指示線Ｉ−Ｉ´線に沿う液晶表示装置の断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図３に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。 図５に図示された薄膜トランジスタ基板の製造方法をマスク工程別に示す断面図である。
符号の説明
１００ 薄膜トランジスタ基板
１１０ 絶縁基板
１２１、１２２、１２３ 第１乃至第３ゲート電極
１２５ ストレージライン
１２６ 対向電極
１２７ 第２補助電極
１３０ ゲート絶縁層
１４１、１４２、１４３ 第１乃至第３半導体層
１５１、１５２、１５３ 第１乃至第３オーミックコンタクト層
１６１、１６３、１６５ 第１乃至第３ソース電極
１６２、１６４、１６６ 第１乃至第３ドレイン電極
１７１ 無機保護層
１７２ 有機保護層
１８１、１８２、１８３、１８４、１８５ 第１乃至第５コンタクトホール
１９１、１９２ 第１及び第２サブ画素電極
１９３ 第１補助電極
１９４ 切開部
Ｔｎ１、Ｔｎ２、Ｔｎ３ 第１乃至第３薄膜トランジスタ
Ｐ１、Ｐ２ 第１及び第２サブ画素領域

Claims (26)

  1. 第ｎゲートライン及び第ｍデータラインに接続された第１及び第２薄膜トランジスタと、
    前記第１及び第２薄膜トランジスタに各々接続された第１及び第２サブ画素電極と、
    第ｎ＋１ゲートラインに接続されたゲート電極、前記ゲート電極と重畳する半導体層、前記第２サブ画素電極に接続され前記ゲート電極と部分的に重畳するソース電極、及び前記ソース電極と対向するドレイン電極を含む第３薄膜トランジスタと、
    前記第１及び第２サブ画素電極と同一層に形成され、前記ドレイン電極に接続された第１補助電極と、
    前記ゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して前記第１補助電極と少なくとも一部分が重畳する対向電極と、
    を含むことを特徴とする薄膜トランジスタ基板。
  2. 前記対向電極はストレージラインに接続されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 前記ドレイン電極は、前記ドレイン電極と前記第１サブ画素電極の間に配置された少なくとも一つの絶縁層と共に前記第１サブ画素電極と重畳するように拡張されて形成されることを特徴とする請求項２に記載の薄膜トランジスタ基板。
  4. 前記ドレイン電極に接続され、少なくとも一つの絶縁層を介して前記第１サブ画素電極と少なくとも一部分が重畳する第２補助電極をさらに含み、前記第２補助電極は実質的に前記ゲートラインと同一層に形成されることを特徴とする請求項２に記載の薄膜トランジスタ基板。
  5. 前記少なくとも一つの絶縁層は、無機層及び有機層を含む二重層であることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  6. 前記第１薄膜トランジスタ、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタは、前記半導体層がチャンネル領域を除いて前記ソース電極及び前記ドレイン電極に重畳することを特徴とする請求項１に記載の薄膜トランジスタ基板。
  7. 第ｎゲートライン及び第ｍデータラインに接続された第１及び第２薄膜トランジスタと、
    前記第１及び第２薄膜トランジスタに各々接続された第１及び第２サブ画素電極と、
    第ｎ＋１ゲートラインに接続されたゲート電極、前記ゲート電極と重畳する半導体層、前記第２サブ画素電極に接続され前記ゲート電極と部分的に重畳するソース電極、及び前記ソース電極と対向するドレイン電極を含む第３薄膜トランジスタと、
    前記第１及び第２サブ画素電極と同一層に形成され、前記ドレイン電極に接続された第１補助電極と、
    前記ゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して前記第１サブ画素電極と少なくとも一部分が重畳する第２補助電極と、を含む薄膜トランジスタ基板。
  8. 前記第２補助電極は前記ドレイン電極に接続されることを特徴とする請求項７に記載の薄膜トランジスタ基板。
  9. 前記ゲートラインと同一層に形成され、前記第１補助電極と少なくとも一つの絶縁層を介して前記第１補助電極と少なくとも一部分が重畳する対向電極をさらに含むことを特徴とする請求項８に記載の薄膜トランジスタ基板。
  10. 前記少なくとも一つの絶縁層は、無機層及び有機層を含む二重層であることを特徴とする請求項７に記載の薄膜トランジスタ基板。
  11. 前記第１薄膜トランジスタ、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタは、前記半導体層がチャンネル領域を除いて前記ソース電極及び前記ドレイン電極に重畳することを特徴とする請求項７に記載の薄膜トランジスタ基板。
  12. 第１基板と、
    前記第１基板に対向して配置され、カラーフィルタを含む第２基板と、
    前記第１基板と前記第２基板の間に介在した液晶層と、を含み、
    前記第１基板は、
    第ｎゲートライン及び第ｍデータラインに接続された第１及び第２薄膜トランジスタと、
    前記第１及び第２薄膜トランジスタに各々接続された第１及び第２サブ画素電極と、
    第ｎ＋１ゲートラインに接続されたゲート電極、前記ゲート電極と重畳する半導体層、前記第２サブ画素電極に接続され前記ゲート電極と部分的に重畳するソース電極、及び前記ソース電極と対向するドレイン電極を含む第３薄膜トランジスタと、
    前記第１及び第２サブ画素電極と同一層に形成され、前記ドレイン電極に接続された第１補助電極と、
    前記ゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して前記第１補助電極と少なくとも一部分が重畳する対向電極と、
    を含むことを特徴とする液晶表示装置。
  13. 前記対向電極はストレージラインに接続されることを特徴とする請求項１２に記載の液晶表示装置。
  14. 前記ドレイン電極は、前記ドレイン電極と前記第１サブ画素電極の間に配置された少なくとも一つの絶縁層と共に前記第１サブ画素電極と重畳するように拡張されて形成されることを特徴とする請求項１３に記載の液晶表示装置。
  15. 前記ドレイン電極に接続され、少なくとも一つの絶縁層を介して前記第１サブ画素電極と少なくとも一部分が重畳する第２補助電極をさらに含み、前記第２補助電極は実質的に前記ゲートラインと同一層に形成されることを特徴とする請求項１３に記載の薄膜トランジスタ基板。
  16. 第１基板と、
    前記第１基板に対向して配置され、カラーフィルタを含む第２基板と、
    前記第１基板と前記第２基板の間に介在した液晶層と、を含み、
    前記第１基板は、
    第ｎゲートライン及び第ｍデータラインに接続された第１及び第２薄膜トランジスタと、
    前記第１及び第２薄膜トランジスタに各々接続された第１及び第２サブ画素電極と、
    第ｎ＋１ゲートラインに接続されたゲート電極、前記ゲート電極と重畳する半導体層、前記第２サブ画素電極に接続され前記ゲート電極と部分的に重畳するソース電極、及び前記ソース電極と対向するドレイン電極を含む第３薄膜トランジスタと、
    前記第１及び第２サブ画素電極と同一層に形成され、前記ドレイン電極に接続された第１補助電極と、
    前記ゲートラインと同一層に形成され、少なくとも一つの絶縁層を介して前記第１サブ画素電極と少なくとも一部分が重畳する第２補助電極と、
    を含むことを特徴とする液晶表示装置。
  17. 前記第２補助電極は前記ドレイン電極に接続されることを特徴とする請求項１６に記載の液晶表示装置。
  18. 前記ゲートラインと同一層に形成され、前記第１補助電極と少なくとも一つの絶縁層を介して前記第１補助電極と少なくとも一部分が重畳する対向電極をさらに含むことを特徴とする請求項１７に記載の液晶表示装置。
  19. 第１マスク工程によりゲートライン、第１ゲート電極、第２ゲート電極、第３ゲート電極、ストレージライン及び対向電極を含むゲートパターンを形成するステップと、
    前記ゲートパターンの上部にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層の上部に不純物がドーピングされたアモルファスシリコン層を形成するステップと、
    第２マスク工程によりデータライン、第１ソース電極、第２ソース電極、第３ソース電極、第１ドレイン電極、第２ドレイン電極及び第３ドレイン電極を含むデータパターンを形成するステップと、
    第３マスク工程により少なくとも一つの保護層を形成するステップと、
    第４マスク工程により第１サブ画素電極、第２サブ画素電極及び第１補助電極を形成するステップと、を含み、
    前記第１補助電極は、前記ゲート絶縁層と少なくとも一つの保護層を介して、前記対向電極と少なくとも一部分が重畳することを特徴とする薄膜トランジスタ基板の製造方法。
  20. 前記第１マスク工程により前記ゲートパターンを形成するステップは、
    スパッタリングにより絶縁基板の上にゲート金属層を形成するステップと、
    前記ゲートパターンを形成するために、第１マスクを使用するフォトリソグラフィ工程とエッチング工程により前記ゲート金属層をパターニングするステップと、
    を含むことを特徴とする請求項１９に記載の薄膜トランジスタ基板の製造方法。
  21. 前記第２マスク工程により前記データパターンを形成するステップは、
    前記不純物がドーピングされたアモルファスシリコン層上にデータ金属層をスパッタリングするステップと、
    フォトレジストを形成するステップと、
    第２マスクを使用するフォトリソグラフィ工程によりフォトレジストパターンを形成するステップと、
    第１エッチング工程により画素領域の前記データ金属層をエッチングするステップと、
    第２エッチング工程により前記不純物がドーピングされたアモルファスシリコン層をエッチングするステップと、
    アッシング工程により前記フォトレジストの一部を除去するステップと、
    第３エッチング工程によりチャンネル領域の前記不純物がドーピングされたアモルファスシリコン層を除去するステップと、
    前記データパターンを形成するために、残存する前記フォトレジストを除去するステップと、
    を含むことを特徴とする請求項１９に記載の薄膜トランジスタ基板の製造方法。
  22. 前記第３マスク工程により少なくとも一つの保護層を形成するステップは、
    絶縁基板の上部に無機物を成膜するステップと、
    第３マスクを使用するフォトリソグラフィ工程とエッチング工程により少なくとも一つの保護層を形成するステップと、
    を含むことを特徴とする請求項１９に記載の薄膜トランジスタ基板の製造方法。
  23. 前記第３マスク工程により少なくとも一つの保護層を形成するステップは、
    無機物を成膜した後、有機物を成膜するステップと、
    前記有機物を成膜した後、前記第３マスクを使用するフォトリソグラフィ工程とエッチング工程により少なくとも一つの保護層を形成するステップと、
    をさらに含むことを特徴とする請求項２２に記載の薄膜トランジスタ基板の製造方法。
  24. 前記対向電極は前記ストレージラインに接続されることを特徴とする請求項１９に記載の薄膜トランジスタ基板の製造方法。
  25. 前記第１ドレイン電極は、少なくとも一つの絶縁層を介して前記第１サブ画素電極と重畳するように拡張されて形成されることを特徴とする請求項１９に記載の薄膜トランジスタ基板の製造方法。
  26. 前記第１マスク工程により、前記第３ドレイン電極に接続され、前記第１サブ画素電極と少なくとも一部分が重畳し、前記ゲートラインと同一層に形成される第２補助電極を形成するステップをさらに含むことを特徴とする請求項２５に記載の薄膜トランジスタ基板の製造方法。
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