WO2011048872A1 - 液晶表示装置用回路、液晶表示装置用基板、及び、液晶表示装置 - Google Patents

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liquid crystal
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gate
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豪 鎌田
昇平 勝田
井出　哲也
誠二 大橋
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シャープ株式会社
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Definitions

  • the present invention relates to a circuit for a liquid crystal display device used for a liquid crystal display unit of an electronic device.
  • the present invention also relates to a substrate for a liquid crystal display device on which such a circuit for a liquid crystal display device is formed.
  • liquid crystal display devices are actively used.
  • Liquid crystal display devices are required to have good viewing angle characteristics so that the user can view the display screen from various angles.
  • each pixel is divided into a plurality of subpixels and different voltages are applied to the subpixels.
  • each pixel has a first subpixel and a second subpixel, and the voltage of the CS bus line (auxiliary capacitance wiring) to which the auxiliary capacitance is connected is changed to change the first subpixel and the second subpixel.
  • CS bus line auxiliary capacitance wiring
  • this liquid crystal display device different voltages are applied to the first sub-pixel and the second sub-pixel, so that a favorable viewing angle characteristic can be obtained.
  • the power consumption increases because the voltage of the CS bus line needs to be changed.
  • Patent Document 2 includes a first pixel electrode and a second pixel electrode connected to the n-th gate bus line via a TFT, and a gate electrode connected to the n + 1-th gate bus line, Disclosed is a substrate for a liquid crystal display device comprising a TFT having a source electrode connected to a second pixel electrode and a drain electrode connected to the other end of a buffer capacitor having one end connected to a storage capacitor bus line. Yes.
  • the voltage applied to the second pixel electrode can be made higher than the voltage applied to the first pixel electrode without providing a separate configuration for changing the potential of the storage capacitor bus line. Can also be reduced. Therefore, according to the substrate for a liquid crystal display device, it is possible to obtain good viewing angle characteristics while suppressing power consumption.
  • this substrate for a liquid crystal display device can lower the voltage applied to the second pixel electrode than the voltage applied to the first pixel electrode when the scanning direction is the forward direction.
  • the voltage applied to the second pixel electrode cannot be reduced.
  • the liquid crystal display device provided with the substrate for the liquid crystal display device has a problem that the viewing angle characteristics cannot be improved when the liquid crystal display unit is disposed upside down and the scanning direction is reversed. have.
  • the present invention has been made in view of the above problems, and its purpose is to achieve good viewing angle characteristics while suppressing power consumption regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. It is to realize a circuit for a liquid crystal display device capable of obtaining the above.
  • a circuit for a liquid crystal display device includes a plurality of gate bus lines, electrically separated from the plurality of gate bus lines, and intersecting the plurality of gate bus lines.
  • a plurality of drain bus lines formed; and a plurality of storage capacitor bus lines formed in parallel to the gate bus lines; the nth gate bus line among the plurality of gate bus lines; Liquid crystal having at least one first subunit and the same number of second subunits as the first subunit in a pixel region defined by the mth drain bus line of the first drain bus lines.
  • a circuit for a display device wherein the first subunit includes a first pixel electrode, a gate electrode connected to the nth gate bus line, and the m
  • a first input transistor having a drain electrode connected to the drain bus line of the eye and a source electrode connected to the first pixel electrode; and one storage capacitor bus at one end of the storage capacitor bus line
  • a first capacitor connected to the line a gate electrode connected to the (n + 1) th and subsequent gate bus lines of the plurality of gate bus lines; a drain electrode connected to the other end of the first capacitor;
  • a first output transistor including a source electrode connected to the first pixel electrode, wherein the second subunit includes a second pixel electrode and the nth gate bus line.
  • a second electrode having a gate electrode connected to the second pixel electrode, a drain electrode connected to the mth drain bus line, and a source electrode connected to the second pixel electrode.
  • a power transistor one end of which is connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines, and one of the plurality of gate bus lines connected to the n ⁇ 1 or earlier gate bus line.
  • a second output transistor comprising: a gate electrode; a drain electrode connected to the other end of the second capacitor; and a source electrode connected to the second pixel electrode. It is a feature.
  • the first input transistor and the second input transistor Becomes conductive, and charge is supplied from the mth drain bus line to the first pixel electrode and the second pixel electrode.
  • the potential of the first pixel electrode and the potential of the second pixel electrode are both equal to the potential of the drain bus line.
  • the scanning direction is the reverse direction
  • a gate signal is supplied to the nth gate bus line
  • a gate signal is supplied to the n ⁇ 1 and subsequent gate bus lines of the plurality of gate bus lines. Sequentially supplied.
  • the second output transistor is turned on, and the electric charge accumulated in the second pixel electrode is distributed to the second capacitor, and the potential of the second pixel electrode is lowered.
  • the potential of the first pixel electrode does not change. Therefore, a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode.
  • the circuit for a liquid crystal display device configured as described above, even if the scan direction is the forward direction or the scan direction is the reverse direction, the first A potential difference can be generated between the potential of the second pixel electrode and the potential of the second pixel electrode.
  • a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode without changing the potential of the storage capacitor bus line. Can be generated.
  • viewing angle characteristics can be improved by causing a potential difference between the potentials of adjacent pixels.
  • the circuit for a liquid crystal display device configured as described above, the power consumption can be suppressed regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. There is an effect that good viewing angle characteristics can be obtained.
  • the circuit for a liquid crystal display device includes a plurality of gate bus lines and a plurality of drain buses that are electrically separated from the plurality of gate bus lines and formed to intersect the plurality of gate bus lines. And a plurality of storage capacitor bus lines formed in parallel with the gate bus lines, and the nth gate bus line of the plurality of gate bus lines and m of the plurality of drain bus lines.
  • a circuit for a liquid crystal display device comprising at least one first subunit and at least one second subunit in a pixel region defined by a first drain bus line, wherein the first sub unit The unit is connected to the first pixel electrode, the gate electrode connected to the nth gate bus line, and the mth drain bus line.
  • a first input transistor having a rain electrode and a source electrode connected to the first pixel electrode; and a first capacitor having one end connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines And a gate electrode connected to the (n + 1) th and subsequent gate bus lines among the plurality of gate bus lines, a drain electrode connected to the other end of the first capacitor, and a connection to the first pixel electrode.
  • a first output transistor having a source electrode formed, a second capacitor having one end connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines, and n ⁇ of the plurality of gate bus lines.
  • a gate electrode connected to the first gate bus line before, a drain electrode connected to the other end of the second capacitor, and a contact with the first pixel electrode.
  • the first input transistor and the second input transistor Becomes conductive, and charge is supplied from the mth drain bus line to the first pixel electrode and the second pixel electrode.
  • the potential of the first pixel electrode and the potential of the second pixel electrode are both equal to the potential of the drain bus line.
  • the scanning direction is the reverse direction
  • a gate signal is supplied to the nth gate bus line
  • a gate signal is supplied to the n ⁇ 1 and subsequent gate bus lines of the plurality of gate bus lines. Sequentially supplied. Then, the second output transistor becomes conductive, and the electric charge accumulated in the first pixel electrode is distributed to the second capacitor, so that the potential of the first pixel electrode is lowered.
  • the potential of the second pixel electrode does not change. Therefore, a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode.
  • the area ratio of the area of the first pixel electrode to the area of the second pixel electrode is preferably 1: 1.5 to 1: 3. It has been known.
  • the area ratio and the magnitude relationship between the area of the first pixel electrode and the area of the second pixel electrode can be changed even if the scanning direction changes. , Preferably unchanged. For the same reason, it is desirable that the potential difference and the magnitude relationship between the potential of the first pixel electrode and the potential of the second pixel electrode remain unchanged even when the scanning direction changes.
  • the first pixel electrode of the first pixel electrode can be used regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction.
  • a potential difference can be generated between the potential and the potential of the second pixel electrode.
  • the area ratio and the magnitude relationship between the area of the first pixel electrode and the area of the second pixel electrode can be kept unchanged.
  • the potential difference and the magnitude relationship between the potential of the first pixel electrode and the potential of the second pixel electrode can be kept unchanged.
  • a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode without changing the potential of the storage capacitor bus line. Can be generated.
  • the circuit for a liquid crystal display device configured as described above, the power consumption can be suppressed regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. There is an effect that good viewing angle characteristics can be obtained.
  • FIG. 1 is a circuit diagram illustrating a configuration of a circuit for a liquid crystal display device according to an embodiment of the present invention. It is the figure which showed schematic structure of the liquid crystal display device which concerns on embodiment of this invention. It is the figure which showed typically the structure of the TFT substrate which concerns on embodiment of this invention.
  • FIG. 7 is a diagram for explaining the operation of the circuit for a liquid crystal display device according to the embodiment of the present invention when the scan direction is a forward direction.
  • FIG. The waveform of the applied data potential is shown, (b) shows the waveform of the gate potential applied to the (n-1) th gate bus line, and (c) shows the waveform of the nth gate bus line.
  • FIG. 7 is a diagram for explaining the operation of the circuit for a liquid crystal display device according to the embodiment of the present invention when the scan direction is the reverse direction.
  • FIG. The waveform of the applied data potential is shown, (b) shows the waveform of the gate potential applied to the (n-1) th gate bus line, and (c) shows the waveform of the nth gate bus line.
  • the waveform of the applied gate potential is shown, and (d) shows the waveform of the gate potential applied to the (n + 1) th gate bus line.
  • Embodiment 1 The configuration of the liquid crystal display device 100, the TFT substrate (liquid crystal display device substrate) 10, and the liquid crystal display device circuit 1 formed on the TFT substrate 10 according to the present embodiment will be described with reference to FIGS. To do.
  • the liquid crystal display device 100 includes a TFT substrate 10, a counter substrate 101, a polarizing plate 102, a polarizing plate 103, a backlight unit 104, and a control circuit 110.
  • the TFT substrate 10 is a substrate for an active matrix type liquid crystal display device, and includes a gate bus line and a drain bus line formed so as to cross each other through an insulating film.
  • the TFT substrate 10 includes two pixel electrodes in each pixel region defined by the gate bus line and the drain bus line. As will be described later, by applying different potentials to the two pixel electrodes, the phenomenon that the image becomes whitish when viewed from an oblique direction can be suppressed, and a favorable viewing angle characteristic can be obtained. .
  • each pixel region includes a switching element that switches between a conduction state and a cutoff state between the drain bus line and each pixel electrode in accordance with the value of the gate potential applied to the gate bus line.
  • the switching element is, for example, a TFT (Thin Film Transistor).
  • the TFT substrate 10 includes a storage capacitor bus line formed in parallel with the gate bus line.
  • the TFT substrate 10 is mounted with a gate bus line driving circuit 111 on which a driver for driving a plurality of gate bus lines is mounted and a driver for driving a plurality of drain bus lines.
  • the drain bus line driving circuit 112 is connected.
  • the drive circuit 111 applies a gate potential to the gate bus line based on the predetermined signal output from the control circuit 110, and the drive circuit 112 determines the data potential based on the predetermined signal output from the control circuit 110. Is applied to the drain bus line.
  • a polarizing plate 103 is disposed on the surface of the TFT substrate 10 opposite to the TFT element formation surface, and on the surface of the counter substrate 101 opposite to the common electrode formation surface.
  • a polarizing plate 102 arranged in crossed Nicols with the polarizing plate 103 is arranged.
  • a backlight unit 104 is disposed on the surface of the polarizing plate 103 opposite to the TFT substrate 10.
  • FIG. 2B is a cross-sectional view showing in more detail the structure formed between the TFT substrate 10 and the counter substrate 101.
  • an alignment film 105 As shown in FIG. 2B, an alignment film 105, a liquid crystal layer 106, an alignment film 107, and a common electrode 108 are formed between the TFT substrate 10 and the counter substrate 101.
  • the alignment film 105 and the alignment film 106 are for regulating the alignment of the liquid crystal sealed in the liquid crystal layer 106.
  • the liquid crystal sealed in the liquid crystal layer 106 is aligned substantially perpendicular to the TFT substrate 10.
  • a liquid crystal capacitor is formed between the common electrode 108 and each pixel electrode.
  • FIG. 3 is a diagram schematically showing a gate bus line, a drain bus line, a storage capacitor bus line, and a pixel region P defined by the gate bus line and the drain bus line formed on the TFT substrate 10.
  • a gate potential is applied to the gate bus line by the gate bus line driving circuit 111, and a data potential is applied to the drain bus line by the drain bus line driving circuit 112.
  • the storage capacitor bus line is kept at a constant potential, for example, 0 volts.
  • the nth gate bus line is represented as a gate bus line GLn
  • the nth storage capacitor bus line as a storage capacitor bus line CLn
  • the mth drain bus line as a drain bus line DLm.
  • a pixel region P defined by the gate bus line GLn and the drain bus line DLm is represented as a pixel region Pn, m.
  • the pixel area Pn, m is composed of a subpixel area SP1n, m and a subpixel area SP2n, m.
  • a pixel electrode PE1n, m In the sub-pixel region SP1n, m, a pixel electrode PE1n, m, an input transistor Mi1n, m, an output transistor Mo1n + 1, m, and a capacitor Cb1n + 1, m are formed. Similarly, pixel electrodes PE2n, m, input transistors Mi2n, m, output transistors Mo2n-1, m, and capacitors Cb2n-1, m are formed in the sub-pixel region SP2n, m.
  • the input transistor Mi1n, m, the output transistor Mo1n + 1, m, the input transistor Mi2n, m, and the output transistor Mo2n-1, m are TFTs.
  • the sub-pixel region SP2n + 1, m shown in FIG. 3 belongs to the pixel region Pn + 1, m defined by the gate bus line GLn + 1 and the drain bus line DLm, and the sub-pixel region SP1n ⁇ 1, m belongs to a pixel region Pn-1, m defined by the gate bus line GLn-1 and the drain bus line DLm.
  • FIG. 3 two gate bus lines GLn-1 are shown across the drain bus line DLm. However, this means that two gate bus lines GLn-1 are necessarily present independently. Not what you want. The same applies to the gate bus line GLn + 1. In FIG. 3, three gate bus lines GLn are shown across the drain bus line DLm, but this does not necessarily mean that there are three independent gate bus lines GLn. .
  • FIG. 1 is a circuit diagram showing a configuration of the liquid crystal display device circuit 1 formed on the TFT substrate 10 per pixel region Pn, m.
  • the subscript m for designating the number of the drain bus line DL is omitted.
  • the liquid crystal display device circuit 1 includes a subunit SU1n corresponding to the sub-pixel region SP1n and a subunit SU2n corresponding to the sub-pixel region SP2n.
  • the subunit SU1n supplies charges from the drain bus line DL to the pixel electrode PE1n according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU1n reduces the potential difference between the potential of the pixel electrode PE1n and the potential of the common electrode 108 according to the value of the potential applied to the gate bus line GLn + 1.
  • the subunit SU1n includes a pixel electrode PE1n, an input transistor Mi1n, an output transistor Mo1n + 1, and a capacitor Cb1n + 1.
  • the input transistor Mi1n is a transistor that makes the drain bus line DLm and the pixel electrode PE1n conductive or shuts off according to the value of the gate potential applied to the gate bus line GLn. As shown in FIG. 1, the input transistor Mi1n includes a gate electrode connected to the gate bus line GLn, a drain electrode connected to the drain bus line DL, and a source electrode connected to the pixel electrode PE1n. .
  • the capacitor Cb1n + 1 includes a capacitive electrode CE11n + 1 and a capacitive electrode CE12n + 1 formed to face the capacitive electrode CE11n + 1 and connected to the storage capacitor bus line CLn + 1.
  • the output transistor Mo1n + 1 is a transistor that makes the capacitive electrode CE11n + 1 and the pixel electrode PE1n conductive or shuts off according to the value of the gate potential applied to the gate bus line GLn + 1. As shown in FIG. 1, the output transistor Mo1n + 1 includes a gate electrode connected to the gate bus line GLn + 1, a drain electrode connected to the capacitor electrode CE11n + 1, and a source electrode connected to the pixel electrode PE1n. And.
  • a liquid crystal capacitor Clc1n is formed between the pixel electrode PE1n and the common electrode 108 (see FIG. 2A).
  • the subunit SU2n supplies charges from the drain bus line DL to the pixel electrode PE2n according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU2n reduces the potential difference between the potential of the pixel electrode PE2n and the potential of the common electrode 108 in accordance with the value of the potential applied to the gate bus line GLn-1.
  • the subunit SU2n includes a pixel electrode PE2n, an input transistor Mi2n, an output transistor Mo2n-1, and a capacitor Cb2n-1.
  • the input transistor Mi2n is a transistor that connects or disconnects the drain bus line DLm and the pixel electrode PE2n according to the value of the gate potential applied to the gate bus line GLn. As shown in FIG. 1, the input transistor Mi2n includes a gate electrode connected to the gate bus line GLn, a drain electrode connected to the drain bus line DL, and a source electrode connected to the pixel electrode PE2n. .
  • the capacitor Cb2n-1 includes a capacitive electrode CE21n-1 and a capacitive electrode CE22n-1 formed to face the capacitive electrode CE21n-1 and connected to the storage capacitor bus line CLn-1.
  • the output transistor Mo2n-1 is a transistor that makes the capacitive electrode CE21n-1 and the pixel electrode PE2n conductive or shuts off according to the value of the gate potential applied to the gate bus line GLn-1. As shown in FIG. 1, the output transistor Mo2n-1 includes a gate electrode connected to the gate bus line GLn-1, a drain electrode connected to the capacitor electrode CE21n-1, and a source electrode connected to the pixel electrode PE2n. And.
  • a liquid crystal capacitor Clc2n is formed between the pixel electrode PE2n and the common electrode 108.
  • the operation of the liquid crystal display device circuit 1 when the scanning direction is the forward direction will be described with reference to FIGS. 4A to 4D and FIGS. 6A to 6B. To do. Note that the scan direction is the forward direction. If the liquid crystal display circuit 1 has N gate bus lines in total, the gate potential is sequentially increased from the gate bus line GL1 to the gate bus line GLN. Is applied.
  • FIG. 4A shows a waveform of the data potential #DL applied to the drain bus line DL by the drain bus line driving circuit 112.
  • FIG. 4B shows a waveform of the gate potential # GLn-1 applied to the gate bus line GLn-1.
  • FIG. 4C shows the waveform of the gate potential #GLn applied to the gate bus line GLn.
  • FIG. 4D shows the waveform of the gate potential # GLn + 1 applied to the gate bus line GLn + 1.
  • the horizontal axis represents time
  • the vertical axis represents the potential level
  • the output transistor Mo2n-1 is in a conductive state.
  • the input transistor Mi2n is in a cut-off state.
  • the data potential #DL applied to the drain bus line DL, the potential of the pixel electrode PE1n, and the potential of the pixel electrode PE2n are equal.
  • the potential of the data potential #DL is represented by V
  • the capacitance of the pixel capacitor Clc1n is represented by C1
  • the capacitance of the pixel capacitor Clc2n is represented by C2
  • the potential of the pixel electrode PE1n is equal to the potential of the capacitor electrode CE11n + 1.
  • the sum of the charge Q1 stored in the pixel electrode PE1n and the charge Qb1 stored in the capacitor electrode CE11n + 1 is equal to the potential of the pixel electrode PE1n and the capacitor electrode CE11n + 1. In this way, the pixel electrode PE1n and the capacitor electrode CE11n + 1 are distributed.
  • the potential difference between the pixel electrode PE1n and the common electrode 108 is smaller than the potential difference between the pixel electrode PE2n and the common electrode 108.
  • the gate potential # GLn-1, the gate potential #GLn, and the gate potential # GLn + 1 are all zero. Therefore, the potential V1 of the pixel electrode PE1n and the potential V2 of the pixel electrode PE2n are held at the above values until time T5.
  • the output transistor Mo2n-1 is in a conductive state and the input transistor Mi2n is in a cut-off state. Accordingly, in the period from time T5 to time T6, the charge Q2 accumulated in the pixel electrode PE2n is equal to the potential of the pixel electrode PE2n and the potential of the capacitive electrode CE21n-1, so that the pixel electrode PE2n and the capacitive electrode are equal. Distributed to CE21n-1.
  • the input transistor Mi1n and the input transistor Mi2n are in a conductive state, and the output transistor Mo2n-1 and the output transistor Mo1n + 1 are in a cut-off state. Therefore, during the period from time T6 to time T7, the data potential #DL applied to the drain bus line DL, the potential of the pixel electrode PE1n, and the potential of the pixel electrode PE2n are equal.
  • the potential of the data potential #DL is ⁇ V
  • the output transistor Mo1n + 1 is in a conductive state and the input transistor Mi1n is in a cut-off state. Accordingly, in the period from time T7 to time T8, the potential of the pixel electrode PE1n is equal to the potential of the capacitor electrode CE11n + 1. In other words, the sum of the charge Q1 stored in the pixel electrode PE1n and the charge Qb1 stored in the capacitor electrode CE11n + 1 is equal to the potential of the pixel electrode PE1n and the capacitor electrode CE11n + 1. In this way, the pixel electrode PE1n and the capacitor electrode CE11n + 1 are distributed.
  • the potential difference between the pixel electrode PE1n and the common electrode 108 is smaller than the potential difference between the pixel electrode PE2n and the common electrode 108.
  • the potential V1 of the pixel electrode PE1n and the potential V2 of the pixel electrode PE2n are respectively held at the time T9 with the above values.
  • the liquid crystal display device circuit 1 includes the capacitor Cb1n + 1 and the pixel electrode PE1n and the capacitor electrode CE11n + 1 according to the gate potential # GLn + 1 applied to the gate bus line GLn + 1.
  • the transistor Mo1n + 1 for switching between conduction and insulation, the potential difference between the pixel electrode PE1n and the common electrode 108 can be determined from the potential difference between the pixel electrode PE2n and the common electrode 108 when the scan direction is the forward direction. Can also be reduced.
  • 6A to 6B show the results of simulating the operation of the liquid crystal display device circuit 1 when the scan is in the forward direction by using SPICE (Simulation Program with Integrated Circuit Emphasis).
  • 6A shows the circuit configuration and parameter values used in the simulation
  • FIG. 6B shows the result of the simulation.
  • # 1 represents the gate potential # GLn-1 used for the simulation
  • # 2 represents the gate potential #GLn used for the simulation
  • # 3 represents the simulation.
  • the used gate potential # GLn + 1 is represented
  • # 4 represents the potential V1 of the simulated pixel electrode PE1n
  • # 5 represents the potential V2 of the simulated pixel electrode PE2n
  • # 6 represents the data potential #DL used in the simulation.
  • the potential of the common electrode 108 is set to 10.0 volts.
  • the potential difference between the pixel electrode PE1n and the common electrode is the period until the gate potential # GLn-1 rises and the period after the gate potential # GLn + 1 rises.
  • the potential difference between the pixel electrode PE2n and the common electrode is always smaller.
  • the circuit 1 for a liquid crystal display device when the scanning direction is the forward direction, a potential difference can be generated in the potential applied to the two pixel electrodes formed in each pixel region.
  • the operation of the liquid crystal display device circuit 1 when the scanning direction is the reverse direction will be described with reference to FIGS. 5A to 5D and FIGS. 6C to 6D.
  • the scan direction is the reverse direction. If the liquid crystal display circuit 1 has N gate bus lines in total, the gate potential is sequentially increased from the gate bus line GLN toward the gate bus line GL1. Is applied.
  • FIG. 5A shows a waveform of the data potential #DL applied to the drain bus line DL by the drain bus line driving circuit 112.
  • FIG. 5B shows a waveform of the gate potential # GLn-1 applied to the gate bus line GLn-1.
  • FIG. 5C shows the waveform of the gate potential #GLn applied to the gate bus line GLn.
  • FIG. 5D shows the waveform of the gate potential # GLn + 1 applied to the gate bus line GLn + 1.
  • the horizontal axis represents time
  • the vertical axis represents the potential level.
  • the operation of the liquid crystal display device circuit 1 when the scan direction is the reverse direction is substantially the same as the operation of the liquid crystal display device circuit 1 when the scan direction is the forward direction. However, since the scanning direction is the reverse direction, the potential difference between the pixel electrode PE2n and the common electrode 108 is smaller than the potential difference between the pixel electrode PE1n and the common electrode 108.
  • the charge Q2 accumulated in the pixel electrode PE2n and the charge Qb2 accumulated in the capacitor electrode CE21n-1 The sum is distributed to the pixel electrode PE2n and the capacitive electrode CE21n + 1 so that the potential of the pixel electrode PE2n and the potential of the capacitive electrode CE21n-1 are equal to each other.
  • the potential of the pixel electrode PE2n remains equal to the data potential #DL.
  • the liquid crystal display device circuit 1 includes the capacitor Cb2n-1 and the gap between the pixel electrode PE2n and the capacitor electrode CE21n-1 according to the gate potential # GLn-1 applied to the gate bus line GLn-1.
  • the transistor Mo2n-1 for switching between conduction and insulation, the potential difference between the pixel electrode PE2n and the common electrode 108 can be determined from the potential difference between the pixel electrode PE1n and the common electrode 108 when the scanning direction is the reverse direction. Can also be reduced.
  • FIG. 6 (c) to 6 (d) show the results of simulating the operation of the liquid crystal display device circuit 1 when the scan is in the reverse direction using SPICE.
  • FIG. ) Shows the circuit configuration and parameter values used in the simulation, and
  • FIG. 6D shows the result of the simulation.
  • # 1 represents the gate potential # GLn-1 used for the simulation
  • # 2 represents the gate potential #GLn used for the simulation
  • # 3 represents the simulation.
  • the used gate potential # GLn + 1 is represented
  • # 4 represents the potential V1 of the simulated pixel electrode PE1n
  • # 5 represents the potential V2 of the simulated pixel electrode PE2n
  • # 6 represents the data potential #DL used in the simulation.
  • the potential of the common electrode 108 is set to 10.0 volts.
  • the potential difference between the pixel electrode PE2n and the common electrode is the period until the gate potential # GLn + 1 rises and the period after the gate potential # GLn-1 rises.
  • the potential difference between the pixel electrode PE1n and the common electrode is always smaller.
  • the circuit 1 for a liquid crystal display device even when the scanning direction is the reverse direction, a potential difference can be generated in the potential applied to the two pixel electrodes formed in each pixel region. it can. Therefore, by using the liquid crystal display device provided with the circuit 1 for the liquid crystal display device, it is possible to perform display with good viewing angle characteristics even when the scan direction is the reverse direction.
  • the liquid crystal display device provided with the circuit 1 for the liquid crystal display device, it is possible to perform display with good viewing angle characteristics regardless of the scanning direction.
  • the ratio of the liquid crystal capacitance Clc1n to the storage capacitance Cb1n + 1 is preferably equal to the ratio of the liquid crystal capacitance Clc2n to the storage capacitance Cb2n-1.
  • the ratio of the area of the pixel electrode PE1n and the area of the pixel electrode PE2n is preferably equal to the ratio of the size of the storage capacitor Cb1n + 1 and the size of the storage capacitor Cb2n-1.
  • the potential difference between the potential of the pixel electrode PE1n and the potential of the pixel electrode PE2n that occurs when the scan direction is the reverse direction, and the potential of the pixel electrode PE1n and the potential of the pixel electrode PE2n that occur when the scan direction is the forward direction. And the potential difference can be made equal.
  • a storage capacitor may be formed between the source electrode of the transistor Mi1n and the storage capacitor bus line CLn + 1, or between the source electrode of the transistor Mi2n and the storage capacitor bus line CLn-1.
  • a configuration may be employed in which a storage capacitor is formed. Even with such a configuration, a potential difference can be generated between the potential of the pixel electrode PE2n and the potential of the pixel electrode PE1n.
  • the gate electrode of the output transistor Mo1n + 1 is described as being connected to the gate bus line GLn + 1.
  • the present invention is not limited to this.
  • the gate electrode of the output transistor Mo1n + 1 is connected to the gate bus line GLp (p ⁇ n + 1) after the gate bus line GLn + 1, the same effect as described above can be obtained.
  • the gate terminal of the output transistor Mo2n-1 is connected to the gate bus line GLq (q ⁇ n-1) before the gate bus line GLn-1, the same effect as described above can be obtained. it can.
  • the capacitor electrode CE12n + 1 is described as being connected to the storage capacitor bus line CLn + 1.
  • the present invention is not limited to this. In general, even when the capacitor electrode CE12n + 1 is connected to a storage capacitor bus line CLr (r ⁇ n + 1) other than the storage capacitor bus line CLn + 1, the same effect as described above can be obtained. .
  • each pixel region of the liquid crystal display device circuit 1 is connected to three gate bus lines, when the total number of gate bus lines is N, the liquid crystal display device circuit 1 is formed.
  • the total number of pixel regions in the direction perpendicular to the gate bus line that can be provided in the TFT substrate 10 is N ⁇ 2 or less.
  • the total number of gate bus lines included in the circuit 1 for a liquid crystal display device according to the present invention is A + 2 or more.
  • the number of gate bus lines included in the circuit 1 for the liquid crystal display device according to the present invention is 722 or more, 770 or more, 802 or more, or 1082 or more.
  • the TFT substrate 10 has been described as including two pixel electrodes in each pixel region defined by the gate bus line and the drain bus line.
  • the present invention is limited to this. is not.
  • viewing angle characteristics can be improved by forming many pixel electrodes in each pixel region and providing a potential difference between the potentials of the pixel electrodes.
  • liquid crystal display circuit 2 formed on a TFT substrate having four pixel electrodes in each pixel region defined by a gate bus line and a drain bus line will be described with reference to FIG. . More specifically, the liquid crystal display device circuit 2 including the pixel electrode PE3n and the pixel electrode PE4n, which is made up of only the pixel electrode PE1n and the pixel electrode PE2n, will be described with reference to FIG. .
  • FIG. 7 is a circuit diagram showing a configuration of the liquid crystal display circuit 2 according to this modification.
  • the liquid crystal display device circuit 2 in addition to the configuration of the liquid crystal display device circuit 1, the liquid crystal display device circuit 2 further includes a subunit SU3n similar to the subunit SU1n and a subunit SU4n similar to the subunit SU2n. ing.
  • the subunit SU3n supplies charges from the drain bus line DL to the pixel electrode PE3n according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU3n reduces the potential difference between the potential of the pixel electrode PE3n and the potential of the common electrode 108 according to the value of the potential applied to the gate bus line GLn + 1.
  • the subunit SU4n supplies charges from the drain bus line DL to the pixel electrode PE4n according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU4n reduces the potential difference between the potential of the pixel electrode PE4n and the potential of the common electrode 108 according to the value of the potential applied to the gate bus line GLn-1.
  • the specific operations of the subunit SU3n and the subunit SU4n are the same as the operations of the subunit SU1n and the subunit SU2n.
  • the liquid crystal display device circuit 2 makes the potential difference between the pixel electrode PE1n and the common electrode 108 smaller than the potential difference between the pixel electrode PE2n and the common electrode 108 when the scan direction is the forward direction.
  • the potential difference between PE3n and the common electrode 108 is made smaller than the potential difference between the pixel electrode PE4n and the common electrode 108.
  • the liquid crystal display device circuit 2 makes the potential difference between the pixel electrode PE2n and the common electrode 108 smaller than the potential difference between the pixel electrode PE1n and the common electrode 108 when the scanning direction is the reverse direction.
  • the potential difference between PE4n and the common electrode 108 is made smaller than the potential difference between the pixel electrode PE3n and the common electrode 108.
  • the circuit 2 for a liquid crystal display device it is applied to the four pixel electrodes formed in each pixel region regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. A potential difference can be caused in the potential. Therefore, by using the liquid crystal display device including the liquid crystal display device circuit 2, it is possible to perform display with better viewing angle characteristics regardless of the scan direction.
  • the circuit for a liquid crystal display device according to the present embodiment can be generally applied to a case where each pixel region has an arbitrary even number of pixel electrodes.
  • the subunit SU1n determines the potential difference between the potential of the pixel electrode PE1n and the potential of the common electrode 108 according to the value of the potential applied to the gate bus line GLn + 1.
  • the subunit SU2n reduces the potential difference between the potential of the pixel electrode PE2n and the potential of the common electrode 108 according to the value of the potential applied to the gate bus line GLn-1.
  • the pixel electrode from which the potential difference with the common electrode 108 decreases is also different.
  • the scan direction depends on the size of the liquid crystal capacitor Clc1n, the size of the storage capacitor Cb1n + 1, the size of the liquid crystal capacitor Clc2n, and the size of the storage capacitor Cb2n-1.
  • the pixel electrode in which the potential difference with the common electrode 108 decreases when the scan direction is the forward direction and the pixel electrode with the potential difference with the common electrode 108 decreased when the scan direction is the reverse direction are the same pixel.
  • the liquid crystal display device circuit 3 which is an electrode will be described with reference to FIGS.
  • FIG. 8 is a circuit diagram showing a configuration of the liquid crystal display circuit 3 according to the present embodiment. As shown in FIG. 8, the liquid crystal display device circuit 3 includes a subunit SU1n 'and a subunit SU2n'.
  • the subunit SU1n ' supplies charges from the drain bus line DL to the pixel electrode PE1n' according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU1n ′ has the potential of the pixel electrode PE1n ′ and the common electrode 108 in accordance with the potential applied to the gate bus line GLn + 1 and the potential applied to the gate bus line GLn ⁇ 1. Reduce the potential difference from the potential.
  • the subunit SU1n ' includes a pixel electrode PE1n', an input transistor Mi1n ', an output transistor Mo1n + 1', an output transistor Mo2n-1 ', a capacitor Cb1n + 1', and a capacitor Cb2n-1 '. It has.
  • the pixel electrode PE1n ′, the input transistor Mi1n ′, the output transistor Mo1n + 1 ′, the capacitor Cb1n + 1 ′, and the capacitor Cb2n ⁇ 1 ′ are respectively the pixel electrode PE1n, the input transistor Mi1n, the output transistor Mo1n + 1, and the capacitor Cb1n. +1 and the configuration similar to that of the capacitor Cb2n-1.
  • the output transistor Mo2n-1 ′ is a transistor that makes the capacitor electrode CE21n-1 ′ and the pixel electrode PE1n ′ conductive or cuts off according to the value of the gate potential applied to the gate bus line GLn-1. . As shown in FIG. 8, the output transistor Mo2n-1 'is connected to the gate electrode connected to the gate bus line GLn-1, the drain electrode connected to the capacitor electrode CE21n-1', and the pixel electrode PE1n '. Source electrode.
  • a liquid crystal capacitor Clc1n ' is formed between the pixel electrode PE1n' and the common electrode 108.
  • the subunit SU2n ' supplies charges from the drain bus line DL to the pixel electrode PE2n' according to the value of the potential applied to the gate bus line GLn.
  • a liquid crystal capacitor Clc2n ' is formed between the pixel electrode PE2n' and the common electrode 108.
  • the operation of the liquid crystal display device circuit 3 is substantially the same as that of the liquid crystal display device circuit 1 described in the first embodiment, but differs in the following points.
  • the liquid crystal display circuit 1 is configured to reduce the potential difference between the potential of the pixel electrode PE2n and the potential of the common electrode 108 by switching the output transistor Mo2n-1 to the conductive state when the scanning direction is the reverse direction.
  • the liquid crystal display device circuit 3 switches the potential of the pixel electrode PE1n ′ and the potential of the common electrode 108 by switching the output transistor Mo2n-1 ′ to the conductive state. It is the composition which decreases.
  • the potential difference between the pixel electrode PE2n 'and the common electrode 108 does not decrease regardless of whether the scan direction is the forward direction or the reverse direction.
  • the potential difference between the pixel electrode PE1n 'and the common electrode 108 can be made smaller than the potential difference between the pixel electrode PE2n' and the common electrode 108 regardless of the scanning direction.
  • FIGS. 9A to 9C show the result of simulating the operation of the liquid crystal display circuit 3 using SPICE.
  • FIG. 9A shows the circuit used for the simulation.
  • FIG. 9B shows the result of simulation when the scan direction is the forward direction, and
  • FIG. 9C shows the scan direction in the reverse direction. The result of the simulation is shown.
  • # 1 represents the gate potential # GLn-1 used for the simulation
  • # 2 represents the gate potential #GLn used for the simulation
  • # 3 Represents the gate potential # GLn + 1 used for the simulation
  • # 4 represents the potential V1 of the simulated pixel electrode PE1n
  • # 5 represents the potential V2 of the simulated pixel electrode PE2n
  • # 6 represents the data potential #DL used in the simulation.
  • the potential of the common electrode 108 is set to 10.0V.
  • the scanning direction is the reverse direction
  • the potential difference between the pixel electrode PE1n ′ and the common electrode is always smaller than the potential difference between the pixel electrode PE2n ′ and the common electrode.
  • the pixel electrode to be used is the same pixel electrode.
  • the storage capacitor Cb1n + 1 'and the storage capacitor Cb2n-1' have the same size. Therefore, even when the scanning direction is the forward direction or when the scanning direction is the reverse direction, equally good viewing angle characteristics can be obtained.
  • the liquid crystal display device circuit 3 has been described as having two pixel electrodes per pixel region, but the present invention is not limited to this.
  • liquid crystal display circuit 4 having three pixel electrodes per pixel area will be described with reference to FIG. More specifically, the liquid crystal display device circuit 4 including the pixel electrode PE3n ', which includes only the pixel electrode PE1n' and the pixel electrode PE2n 'described above, will be described.
  • FIG. 10 is a circuit diagram showing a configuration of the liquid crystal display circuit 4 according to this modification. As shown in FIG. 10, in addition to the configuration of the liquid crystal display device circuit 3, the liquid crystal display device circuit 4 further includes a subunit SU3n 'similar to the subunit SU1n'.
  • the subunit SU3n ' supplies charges from the drain bus line DL to the pixel electrode PE3n' according to the value of the potential applied to the gate bus line GLn. Further, the subunit SU3n ′ has the potential of the pixel electrode PE3n ′ and the common electrode 108 in accordance with the potential applied to the gate bus line GLn + 1 and the potential applied to the gate bus line GLn ⁇ 1. Reduce the potential difference from the potential.
  • the potential difference between the pixel electrode PE1n ′ and the common electrode 108 can be made smaller than the potential difference between the pixel electrode PE2n ′ and the common electrode 108 regardless of the scanning direction.
  • the potential difference between the pixel electrode PE3n ′ and the common electrode 108 can be made smaller than the potential difference between the pixel electrode PE2n ′ and the common electrode 108.
  • a potential difference can be generated in the potential applied to the three pixel electrodes formed in each pixel region regardless of the scanning direction.
  • the pixel electrode whose potential difference with the common electrode 108 decreases when the scan direction is the forward direction and the pixel electrode whose potential difference with the common electrode 108 decreases when the scan direction is the reverse direction are the same pixel electrode. It is.
  • the liquid crystal display device provided with the circuit 4 for the liquid crystal display device it is possible to realize a liquid crystal display device that has better viewing angle characteristics and that does not change the viewing angle characteristics even when the scanning direction changes. Can do.
  • the circuit for a liquid crystal display device according to the present embodiment can be applied to a case where each pixel region has two or more pixel electrodes.
  • the scan directions are in order. Whether the direction is the direction or the scan direction is the reverse direction, good viewing angle characteristics can be obtained while suppressing power consumption.
  • the time required to display one frame can be shortened compared to the case where the scan direction is the forward direction.
  • the circuits 1 to 4 can be suitably used for, for example, a field sequential type 3D display that displays stereoscopic images by alternately displaying right-eye images and left-eye images. Note that if the substrate for the liquid crystal display device has N pixels and the data voltage is sequentially applied from the first pixel, the time required to display one frame is for the liquid crystal display device. The time from when the liquid crystal included in the first pixel of the substrate starts responding to when the response of the liquid crystal included in the Nth pixel ends is indicated.
  • the time required for displaying one frame is Tdis
  • the time required for the data voltage to be applied to the liquid crystal of the Nth pixel after the data voltage is applied to the liquid crystal of the first pixel is Tscan
  • the response time of the liquid crystal included in each pixel the time from when a voltage is applied to the liquid crystal to the end of the alignment change of the liquid crystal
  • Tres the response time of the liquid crystal included in each pixel
  • Tdis Tscan + Tres. That is, the time Tdis required for displaying one frame is the time from when the data voltage is applied to the liquid crystal included in the first pixel until the response of the liquid crystal included in the last pixel is completed.
  • the viscosity of the liquid crystal has temperature dependence, in general, the higher the temperature, the shorter the response time.
  • the upper part of the liquid crystal display device tends to be hotter than the lower part of the liquid crystal display device. Therefore, if the scanning direction is the reverse direction (scanning from the bottom to the top), the data voltage is finally applied to the liquid crystal of the pixel having a high temperature (that is, the liquid crystal having a small Tres). As a result, the time required to display one frame can be shortened compared to the case of forward scanning.
  • the liquid crystal display device substrate including the liquid crystal display device circuits 1 to 4 can obtain good viewing angle characteristics while reducing the time required for displaying one frame by setting the scanning direction to the reverse direction. Therefore, it can be suitably used for a liquid crystal display device that requires a high frame rate. For example, it can be suitably used for the 3D display described above, a liquid crystal display that performs double-speed display, and the like.
  • the circuit for a liquid crystal display device includes a plurality of gate bus lines and a plurality of gate bus lines that are electrically separated from the plurality of gate bus lines and intersect with the plurality of gate bus lines.
  • Drain bus lines and a plurality of storage capacitor bus lines formed in parallel to the gate bus lines, the nth gate bus line of the plurality of gate bus lines, and the plurality of gate bus lines Circuit for at least one first subunit and the same number of second subunits as the first subunit in a pixel region defined by the mth drain bus line
  • the first subunit includes a first pixel electrode, a gate electrode connected to the nth gate bus line, and the mth drain bus.
  • a first input transistor having a drain electrode connected to IN, a source electrode connected to the first pixel electrode, and one end connected to any storage capacitor bus line of the storage capacitor bus lines.
  • a first capacitor a gate electrode connected to the (n + 1) th and subsequent gate bus lines of the plurality of gate bus lines; a drain electrode connected to the other end of the first capacitor;
  • a first output transistor having a source electrode connected to the pixel electrode, wherein the second subunit is connected to the second pixel electrode and the nth gate bus line.
  • a second input transistor comprising: a gate electrode; a drain electrode connected to the mth drain bus line; and a source electrode connected to the second pixel electrode;
  • a second capacitor having one end connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines, a gate electrode connected to the n-1st previous gate bus line of the plurality of gate bus lines,
  • a second output transistor having a drain electrode connected to the other end of the second capacitor and a source electrode connected to the second pixel electrode.
  • the first input transistor and the second input transistor Becomes conductive, and charge is supplied from the mth drain bus line to the first pixel electrode and the second pixel electrode.
  • the potential of the first pixel electrode and the potential of the second pixel electrode are both equal to the potential of the drain bus line.
  • the scanning direction is the reverse direction
  • a gate signal is supplied to the nth gate bus line
  • a gate signal is supplied to the n ⁇ 1 and subsequent gate bus lines of the plurality of gate bus lines. Sequentially supplied.
  • the second output transistor is turned on, and the electric charge accumulated in the second pixel electrode is distributed to the second capacitor, and the potential of the second pixel electrode is lowered.
  • the potential of the first pixel electrode does not change. Therefore, a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode.
  • the circuit for a liquid crystal display device configured as described above, even if the scan direction is the forward direction or the scan direction is the reverse direction, the first A potential difference can be generated between the potential of the second pixel electrode and the potential of the second pixel electrode.
  • a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode without changing the potential of the storage capacitor bus line. Can be generated.
  • viewing angle characteristics can be improved by causing a potential difference between the potentials of adjacent pixels.
  • the circuit for a liquid crystal display device configured as described above, the power consumption can be suppressed regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. There is an effect that good viewing angle characteristics can be obtained.
  • the circuit for a liquid crystal display device includes a plurality of gate bus lines and a plurality of drain buses that are electrically separated from the plurality of gate bus lines and formed to intersect the plurality of gate bus lines. And a plurality of storage capacitor bus lines formed in parallel to the gate bus lines, and the nth gate bus line of the plurality of gate bus lines and m of the plurality of gate bus lines.
  • a circuit for a liquid crystal display device comprising at least one first subunit and at least one second subunit in a pixel region defined by a first drain bus line, wherein the first sub unit The unit includes a first pixel electrode, a gate electrode connected to the nth gate bus line, and a drain connected to the mth drain bus line.
  • a first input transistor having an in-electrode and a source electrode connected to the first pixel electrode; and a first capacitor having one end connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines And a gate electrode connected to the (n + 1) th and subsequent gate bus lines among the plurality of gate bus lines, a drain electrode connected to the other end of the first capacitor, and a connection to the first pixel electrode.
  • a first output transistor having a source electrode formed, a second capacitor having one end connected to an arbitrary storage capacitor bus line of the storage capacitor bus lines, and n ⁇ of the plurality of gate bus lines.
  • a gate electrode connected to the first gate bus line before, a drain electrode connected to the other end of the second capacitor, and a connection to the first pixel electrode A second output transistor including a source electrode, wherein the second subunit includes a second pixel electrode, a gate electrode connected to the nth gate bus line, and and a second input transistor including a drain electrode connected to the mth drain bus line and a source electrode connected to the second pixel electrode.
  • the first input transistor and the second input transistor Becomes conductive, and charge is supplied from the mth drain bus line to the first pixel electrode and the second pixel electrode.
  • the potential of the first pixel electrode and the potential of the second pixel electrode are both equal to the potential of the drain bus line.
  • the scanning direction is the reverse direction
  • a gate signal is supplied to the nth gate bus line
  • a gate signal is supplied to the n ⁇ 1 and subsequent gate bus lines of the plurality of gate bus lines. Sequentially supplied. Then, the second output transistor becomes conductive, and the electric charge accumulated in the first pixel electrode is distributed to the second capacitor, so that the potential of the first pixel electrode is lowered.
  • the potential of the second pixel electrode does not change. Therefore, a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode.
  • the area ratio of the area of the first pixel electrode to the area of the second pixel electrode is preferably 1: 1.5 to 1: 3. It has been known.
  • the area ratio and the magnitude relationship between the area of the first pixel electrode and the area of the second pixel electrode can be changed even if the scanning direction changes. , Preferably unchanged. For the same reason, it is desirable that the potential difference and the magnitude relationship between the potential of the first pixel electrode and the potential of the second pixel electrode remain unchanged even when the scanning direction changes.
  • the first pixel electrode of the first pixel electrode can be used regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction.
  • a potential difference can be generated between the potential and the potential of the second pixel electrode.
  • the area ratio and the magnitude relationship between the area of the first pixel electrode and the area of the second pixel electrode can be kept unchanged.
  • the potential difference and the magnitude relationship between the potential of the first pixel electrode and the potential of the second pixel electrode can be kept unchanged.
  • a potential difference is generated between the potential of the first pixel electrode and the potential of the second pixel electrode without changing the potential of the storage capacitor bus line. Can be generated.
  • the circuit for a liquid crystal display device configured as described above, the power consumption can be suppressed regardless of whether the scan direction is the forward direction or the scan direction is the reverse direction. There is an effect that good viewing angle characteristics can be obtained.
  • the ratio between the area of the first pixel electrode and the area of the second pixel electrode is equal to the ratio between the electric capacity of the first capacitor and the electric capacity of the second capacitor. Is preferable.
  • the potential difference between the potential of the first pixel electrode and the potential of the second pixel electrode that occurs when the scan direction is the forward direction, and when the scan direction is the reverse direction.
  • the potential difference between the generated potential of the first pixel electrode and the potential of the second pixel electrode can be made equal.
  • the electric capacity of the first capacitor is equal to the electric capacity of the second capacitor.
  • the potential difference between the potential of the first pixel electrode and the potential of the second pixel electrode that occurs when the scan direction is the forward direction, and when the scan direction is the reverse direction.
  • the potential difference between the generated potential of the first pixel electrode and the potential of the second pixel electrode can be made equal.
  • the one end of the first capacitor is connected to the (n + 1) th storage capacitor bus line of the storage capacitor bus lines, and the gate electrode of the first output transistor is connected to the plurality of gate bus lines.
  • the gate electrode of the output transistor is preferably connected to the (n-1) th gate bus line among the plurality of gate bus lines.
  • the liquid crystal display circuit according to the present invention can be realized with the simplest circuit wiring.
  • liquid crystal display device substrate on which the liquid crystal display device circuit is formed and a liquid crystal display device including such a liquid crystal display device substrate are also included in the scope of the present invention.
  • the present invention can be suitably applied to a liquid crystal display device substrate and a liquid crystal display device circuit formed on the liquid crystal display device substrate.

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Abstract

　ｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、第１のキャパシタ（Ｃｂ１n+1）に接続されたドレイン電極と、第１の画素電極（ＰＥ１n）に接続されたソース電極とを備えた第１の出力トランジスタ（Ｍｏ１n+1）と、ｎ－１番目以前のゲートバスラインに接続されたゲート電極と、第２のキャパシタ（Ｃｂ２n-1）の他の一端に接続されたドレイン電極と、第２の画素電極（ＰＥ２n）に接続されたソース電極とを備えた第２の出力トランジスタ（Ｍｏ２n-1）とを備えている。これにより、スキャン方向が順方向であっても、スキャン方向が逆方向であっても、消費電力を抑えつつ、良好な視角特性を得ることができる液晶表示装置用回路を実現する。

Description

液晶表示装置用回路、液晶表示装置用基板、及び、液晶表示装置
　本発明は電子機器の液晶表示部等に用いられる液晶表示装置用回路に関する。またそのような液晶表示装置用回路が形成された液晶表示装置用基板に関する。
　近年、液晶表示装置が盛んに用いられている。液晶表示装置には、ユーザが表示画面を様々な角度から視認することができるような、良好な視角特性が求められている。
　良好な視角特性を得るためには、例えば、各画素を複数の副画素に分割し、それらの副画素に互いに異なる電圧を印加すればよいことが知られている。
　特許文献１には、各画素が第１副画素および第２副画素を有し、補助容量が接続されたＣＳバスライン（補助容量配線）の電圧を変動させることにより、第１副画素および第２副画素に互いに異なる電圧が印加することができる液晶表示装置が開示されている。
　この液晶表示装置によれば、第１副画素および第２副画素に互いに異なる電圧が印加されるので、良好な視角特性を得ることができる。その一方で、ＣＳバスラインの電圧を変動させる必要があるため、消費電力が増大するという問題がある。
　一方、近年、回転可能な液晶表示部を備えた携帯型の液晶表示装置が盛んに用いられている。このような液晶表示装置には、液晶表示部が上下逆向きに配置された場合であっても、本来の画像の上下を保ったままの表示を行うことが求められている。また、このような液晶表示装置には、消費電力を抑えつつ良好な視角特性が求められている。
　特許文献２には、ｎ本目のゲートバスラインにＴＦＴを介して接続された第１の画素電極と第２の画素電極を備え、さらに、ｎ＋１本目のゲートバスラインに接続されたゲート電極と、第２の画素電極に接続されたソース電極と、蓄積容量バスラインに一端が接続されたバッファ容量のもう一端に接続されたドレイン電極を備えたＴＦＴを備えた液晶表示装置用基板が開示されている。
　この液晶表示装置用基板によれば、蓄積容量バスラインの電位を変動させるための構成を別途設けることなく、第２の画素電極に印加される電圧を第１の画素電極に印加される電圧よりも低下させることができる。したがって、この液晶表示装置用基板によれば、消費電力を抑えつつ、良好な視角特性を得ることができる。
日本国公開特許公報「特開２００４－６２１４６（平成１６年２月２６日公開）」 日本国公開特許公報「特開２００６－１３３５７７（平成１８年５月２５日公開）」
　しかしながら、この液晶表示装置用基板は、スキャン方向が順方向である場合には、第２の画素電極に印加される電圧を第１の画素電極に印加される電圧よりも低下させることことができるが、スキャン方向が逆方向である場合には、第２の画素電極に印加される電圧を低下させることができない。
　したがって、この液晶表示装置用基板を備えた液晶表示装置は、液晶表示部が上下逆向きに配置され、スキャン方向が逆方向となった場合には、視角特性の向上を図ることができないという問題を有している。
　本発明は、上記の問題に鑑みてなされたものであり、その目的は、スキャン方向が順方向であっても、スキャン方向が逆方向であっても、消費電力を抑えつつ、良好な視角特性を得ることができる液晶表示装置用回路を実現することにある。
　上記の課題を解決するために、本発明に係る液晶表示装置用回路は、複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のドレインバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、当該第１のサブユニットと同数の第２のサブユニットとを備えている液晶表示装置用回路であって、上記第１のサブユニットは、第１の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタとを備えており、上記第２のサブユニットは、第２の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の出力トランジスタとを備えている、ことを特徴としている。
　上記のように構成された本発明に係る液晶表示装置用回路においては、上記ｎ番目のゲートバスラインにゲート信号が供給されると、上記第１の入力トランジスタ、および、上記第２の入力トランジスタが導通状態となり、上記ｍ番目のドレインバスラインから、上記第１の画素電極および上記第２の画素電極に電荷が供給される。その結果、上記第１の画素電極の電位、および、上記第２の画素電極は、共に上記ドレインバスラインの電位と等しくなる。
　スキャン方向が順方向である場合には、その後、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第１の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第１のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一方、スキャン方向が逆方向である場合には、上記ｎ番目のゲートバスラインにゲート信号が供給された後、上記複数のゲートバスラインのうちｎ－１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第２の出力トランジスタが導通状態となり、上記第２の画素電極に蓄積されていた電荷は、上記第２のキャパシタに分散され、上記第２の画素電極の電位は低下する。その一方で、上記第１の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　このように、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、上記のように構成された液晶表示装置用回路では、蓄積容量バスラインの電位を変動させることなく、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、隣接する画素の電位に電位差を生じせしめることにより、視角特性を改善できることが知られている。
　したがって、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができるという効果を奏する。
　また、本発明に係る液晶表示装置用回路は、複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のドレインバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、少なくとも１つの第２のサブユニットとを備えている液晶表示装置用回路であって、上記第１のサブユニットは、第１の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第２の出力トランジスタとを備えており、上記第２のサブユニットは、第２の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタとを備えていること、を特徴としている。
　上記のように構成された本発明に係る液晶表示装置用回路においては、上記ｎ番目のゲートバスラインにゲート信号が供給されると、上記第１の入力トランジスタ、および、上記第２の入力トランジスタが導通状態となり、上記ｍ番目のドレインバスラインから、上記第１の画素電極および上記第２の画素電極に電荷が供給される。その結果、上記第１の画素電極の電位、および、上記第２の画素電極は、共に上記ドレインバスラインの電位と等しくなる。
　スキャン方向が順方向である場合には、その後、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第１の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第１のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一方、スキャン方向が逆方向である場合には、上記ｎ番目のゲートバスラインにゲート信号が供給された後、上記複数のゲートバスラインのうちｎ－１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第２の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第２のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一般に、最適な視野特性を得るためには、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比は、１：１．５～１：３であることが望ましいことが知られている。また、正面方向におけるガンマ特性、および、視野特性を維持するため、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比および大小関係は、スキャン方向が変化しても、不変であることが好ましい。また、同様の理由により、上記第１の画素電極の電位と上記第２の画素電極の電位との電位差および大小関係は、スキャン方向が変化しても、不変であることが望ましい。
　上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、上記の構成によれば、スキャン方向が入れ替わっても、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比および大小関係を不変に保つことができる。また、上記の構成によれば、スキャン方向を入れ替えても、上記第１の画素電極の電位と上記第２の画素電極の電位との電位差および大小関係を不変に保つことができる。
　したがって、上記の構成によれば、スキャン方向が入れ替わっても、正面方向におけるガンマ特性、および、視野特性を不変に保つことができるという効果を奏する。
　また、上記のように構成された液晶表示装置用回路では、蓄積容量バスラインの電位を変動させることなく、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　したがって、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができるという効果を奏する。
　上記のように、本発明に係る液晶表示装置用回路によれば、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができるという効果を奏する。
本発明の実施形態に係る液晶表示装置用回路の構成を示した回路図である。 本発明の実施形態に係る液晶表示装置の概略構成を示した図である。 本発明の実施形態に係るＴＦＴ基板の構成を模式的に示した図である。 スキャン方向が順方向である場合に、本発明の実施形態に係る液晶表示装置用回路の動作を説明するための図であって、（ａ）は、ドレインバスライン駆動回路によって、ドレインバスラインに印加されるデータ電位の波形を示しており、（ｂ）は、ｎ－１番目のゲートバスラインに印加されるゲート電位の波形を示しており、（ｃ）は、ｎ番目のゲートバスラインに印加されるゲート電位の波形を示しており、（ｄ）は、ｎ＋１番目のゲートバスラインに印加されるゲート電位の波形を示している。 スキャン方向が逆方向である場合に、本発明の実施形態に係る液晶表示装置用回路の動作を説明するための図であって、（ａ）は、ドレインバスライン駆動回路によって、ドレインバスラインに印加されるデータ電位の波形を示しており、（ｂ）は、ｎ－１番目のゲートバスラインに印加されるゲート電位の波形を示しており、（ｃ）は、ｎ番目のゲートバスラインに印加されるゲート電位の波形を示しており、（ｄ）は、ｎ＋１番目のゲートバスラインに印加されるゲート電位の波形を示している。 本発明の実施形態に係る液晶表示装置用回路の動作を、ＳＰＩＣＥを用いてシミュレートした結果を示す図であって、（ａ）は、スキャン方向が順方向である場合のシミュレーションに用いた回路構成、および、パラメータの値を示しており、（ｂ）は、スキャン方向が順方向である場合のシミュレーションの結果を示しており、（ｃ）は、スキャン方向が逆方向である場合のシミュレーションに用いた回路構成、および、パラメータの値を示しており、（ｄ）は、スキャン方向が逆方向である場合のシミュレーションの結果を示している。 本発明の実施形態の変形例に係る液晶表示装置用回路の構成を示した回路図である。 本発明の別の実施形態に係る液晶表示装置用回路の構成を示した回路図である。 本発明の別の実施形態に係る液晶表示装置用回路の動作を、ＳＰＩＣＥを用いてシミュレートした結果を示す図であって、（ａ）は、シミュレーションに用いた回路構成、および、パラメータの値を示しており、（ｂ）は、スキャン方向が順方向である場合のシミュレーションの結果を示しており、（ｃ）は、スキャン方向が逆方向である場合のシミュレーションの結果を示している。 本発明の別の実施形態の変形例に係る液晶表示装置用回路の構成を示した回路図である。
　〔実施形態１〕
　本実施形態に係る液晶表示装置１００、ＴＦＴ基板（液晶表示装置用基板）１０、および、ＴＦＴ基板１０に形成された液晶表示装置用回路１の構成について、図１～図３を参照して説明する。
　図２の（ａ）～（ｂ）は、本実施形態に係る液晶表示装置１００の概略構成を示している。図２の（ａ）に示すように、液晶表示装置１００は、ＴＦＴ基板１０、対向基板１０１、偏光板１０２、偏光板１０３、バックライトユニット１０４、および、制御回路１１０を備えている。
　ＴＦＴ基板１０は、アクティブマトリックス型の液晶表示装置用基板であり、絶縁膜を介して互いに交差して形成されたゲートバスラインとドレインバスラインとを備えている。また、ＴＦＴ基板１０は、ゲートバスラインと、ドレインバスラインとによって画定される各々の画素領域に２つの画素電極を備えている。後述するように、上記２つの画素電極に、互いに異なった電位を印加することにより、斜め方向から見たときに画像が白っぽくなる現象を抑制することができ、良好な視角特性を得ることができる。
　また、各画素領域は、ゲートバスラインに印加されるゲート電位の値に応じて、ドレインバスラインと各画素電極と間の導通状態、および、遮断状態が切り替わるスイッチング素子を備えている。当該スイッチング素子は、例えば、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｅｒ）である。また、ＴＦＴ基板１０は、ゲートバスラインと並列に形成された蓄積容量バスラインを備えている。
　図２の（ａ）に示すように、ＴＦＴ基板１０には、複数のゲートバスラインを駆動するドライバが実装されたゲートバスライン駆動回路１１１と、複数のドレインバスラインを駆動するドライバが実装されたドレインバスライン駆動回路１１２とが接続されている。駆動回路１１１は、制御回路１１０から出力された所定の信号に基づいて、ゲート電位をゲートバスラインに印加し、駆動回路１１２は、制御回路１１０から出力された所定の信号に基づいて、データ電位をドレインバスラインに印加する。
　また、図２の（ａ）に示すように、ＴＦＴ基板１０のＴＦＴ素子形成面と反対側の面には偏光板１０３が配置され、対向基板１０１の共通電極形成面と反対側の面には、偏光板１０３とクロスニコルに配置された偏光板１０２が配置されている。偏光板１０３のＴＦＴ基板１０と反対側の面にはバックライトユニット１０４が配置されている。
　図２の（ｂ）は、ＴＦＴ基板１０と、対向基板１０１との間に形成された構造をより詳しく示す断面図である。
　図２の（ｂ）に示すように、ＴＦＴ基板１０と、対向基板１０１との間には、配向膜１０５、液晶層１０６、配向膜１０７、および、共通電極１０８が形成されている。
　配向膜１０５および、配向膜１０６は、液晶層１０６に封止された液晶の配向を規制するためのものである。本実施形態においては、画素電極に印加されるデータ電位が０である場合に、液晶層１０６に封止された液晶は、ＴＦＴ基板１０にほぼ垂直に配向する。
　一方で、ドレインバスラインに印加されるデータ電位が０でない場合には、各画素電極と共通電極１０８との間の電位差が生じ、当該電位差により、液晶層１０６に封止された液晶の配向が変化する。
　また、後述するように、共通電極１０８と、各画素電極との間には、液晶容量が形成される。
　図３は、ＴＦＴ基板１０に形成されたゲートバスライン、ドレインバスライン、蓄積容量バスライン、および、ゲートバスラインとドレインバスラインとによって画定される画素領域Ｐを模式的に示す図である。
　上述したように、ゲートバスラインには、ゲートバスライン駆動回路１１１によって、ゲート電位が印加され、ドレインバスラインには、ドレインバスライン駆動回路１１２によって、データ電位が印加される。また、蓄積容量バスラインは、一定の電位、例えば０ボルトに保たれている。
　以下では、ｎ番目のゲートバスラインをゲートバスラインＧＬn、ｎ番目の蓄積容量バスラインを蓄積容量バスラインＣＬn、ｍ番目のドレインバスラインをドレインバスラインＤＬmと表すことにする。また、ゲートバスラインＧＬnと、ドレインバスラインＤＬmにより画定された画素領域Ｐを画素領域Ｐn,mと表すことにする。
　図３に示すように、画素領域Ｐn,mは、サブ画素領域ＳＰ１n,m、および、サブ画素領域ＳＰ２n,mから構成されている。
　サブ画素領域ＳＰ１n,mには、画素電極ＰＥ１n,m、入力トランジスタＭｉ１n,m、出力トランジスタＭｏ１n+1,m、および、キャパシタＣｂ１n+1,mが形成されている。同様に、サブ画素領域ＳＰ２n,mには、画素電極ＰＥ２n,m、入力トランジスタＭｉ２n,m、出力トランジスタＭｏ２n-1,m、および、キャパシタＣｂ２n-1,mが形成されている。
　本実施形態においては、入力トランジスタＭｉ１n,m、出力トランジスタＭｏ１n+1,m、入力トランジスタＭｉ２n,m、および、出力トランジスタＭｏ２n-1,mはＴＦＴである。
　なお、図３に示されたサブ画素領域ＳＰ２n+1,mは、ゲートバスラインＧＬn+1とドレインバスラインＤＬmによって画定される画素領域Ｐn+1,mに属しており、サブ画素領域ＳＰ１n-1,mは、ゲートバスラインＧＬn-1とドレインバスラインＤＬmによって画定される画素領域Ｐn-1,mに属している。
　なお、図３においては、ドレインバスラインＤＬmを横切って２本のゲートバスラインＧＬn-1が示されているが、これは、必ずしもゲートバスラインＧＬn-1が２本独立に存在することを意味するものではない。また、ゲートバスラインＧＬn+1についても同様である。また、図３においては、ドレインバスラインＤＬmを横切って３本のゲートバスラインＧＬnが示されているが、これは、必ずしもゲートバスラインＧＬnが３本独立に存在することを意味するものではない。
　また、図３においては、蓄積容量バスラインＣＬの添え字を省略している。
　図１は、ＴＦＴ基板１０に形成された液晶表示装置用回路１の、画素領域Ｐn,m当たりの構成を示す回路図である。以下では、表記を簡単にするため、ドレインバスラインＤＬの番号を指定する添え字mは省略する。
　図１に示すように、液晶表示装置用回路１は、サブ画素領域ＳＰ１nに対応するサブユニットＳＵ１nと、サブ画素領域ＳＰ２nに対応するサブユニットＳＵ２nとを備えている。
　サブユニットＳＵ１nは、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ１nへ電荷を供給する。また、サブユニットＳＵ１nは、ゲートバスラインＧＬn+1に印加される電位の値に応じて、画素電極ＰＥ１nの電位と共通電極１０８の電位との電位差を減少させる。
　図１に示すように、サブユニットＳＵ１nは、画素電極ＰＥ１n、入力トランジスタＭｉ１n、出力トランジスタＭｏ１n+1、および、キャパシタＣｂ１n+1を備えている。
　入力トランジスタＭｉ１nは、ゲートバスラインＧＬnに印加されるゲート電位の値に応じて、ドレインバスラインＤＬmと画素電極ＰＥ１nとを導通させたり、遮断したりするトランジスタである。図１に示すように、入力トランジスタＭｉ１nは、ゲートバスラインＧＬnに接続されたゲート電極と、ドレインバスラインＤＬに接続されたドレイン電極と、画素電極ＰＥ１nに接続されたソース電極とを備えている。
　キャパシタＣｂ１n+1は、容量電極ＣＥ１１n+1と、容量電極ＣＥ１１n+1に対向して形成され、蓄積容量バスラインＣＬn+1に接続された容量電極ＣＥ１２n+1とを備えている。
　出力トランジスタＭｏ１n+1は、ゲートバスラインＧＬn+1に印加されるゲート電位の値に応じて、容量電極ＣＥ１１n+1と画素電極ＰＥ１nとを導通させたり、遮断したりするトランジスタである。図１に示すように、出力トランジスタＭｏ１n+1は、ゲートバスラインＧＬn+1に接続されたゲート電極と、容量電極ＣＥ１１n+1に接続されたドレイン電極と、画素電極ＰＥ１nに接続されたソース電極とを備えている。
　なお、画素電極ＰＥ１nと共通電極１０８（図２の（ａ）参照）との間には、液晶容量Ｃｌｃ１nが形成される。
　同様に、サブユニットＳＵ２nは、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ２nへ電荷を供給する。また、サブユニットＳＵ２nは、ゲートバスラインＧＬn-1に印加される電位の値に応じて、画素電極ＰＥ２nの電位と共通電極１０８の電位との電位差を減少させる。
　図１に示すように、サブユニットＳＵ２nは、画素電極ＰＥ２n、入力トランジスタＭｉ２n、出力トランジスタＭｏ２n-1、および、キャパシタＣｂ２n-1を備えている。
　入力トランジスタＭｉ２nは、ゲートバスラインＧＬnに印加されるゲート電位の値に応じて、ドレインバスラインＤＬmと画素電極ＰＥ２nとを導通させたり、遮断したりするトランジスタである。図１に示すように、入力トランジスタＭｉ２nは、ゲートバスラインＧＬnに接続されたゲート電極と、ドレインバスラインＤＬに接続されたドレイン電極と、画素電極ＰＥ２nに接続されたソース電極とを備えている。
　キャパシタＣｂ２n-1は、容量電極ＣＥ２１n-1と、容量電極ＣＥ２１n-1に対向して形成され、蓄積容量バスラインＣＬn-1に接続された容量電極ＣＥ２２n-1とを備えている。
　出力トランジスタＭｏ２n-1は、ゲートバスラインＧＬn-1に印加されるゲート電位の値に応じて、容量電極ＣＥ２１n-1と画素電極ＰＥ２nとを導通させたり、遮断したりするトランジスタである。図１に示すように、出力トランジスタＭｏ２n-1は、ゲートバスラインＧＬn-1に接続されたゲート電極と、容量電極ＣＥ２１n-1に接続されたドレイン電極と、画素電極ＰＥ２nに接続されたソース電極とを備えている。
　なお、画素電極ＰＥ２nと共通電極１０８との間には、液晶容量Ｃｌｃ２nが形成される。
　（液晶表示装置用回路１の動作）
　続いて、液晶表示装置用回路１の動作について、図４～図６を参照して説明する。
　最初に、スキャン方向が順方向である場合の液晶表示装置用回路１の動作について、図４の（ａ）～（ｄ）、および、図６の（ａ）～（ｂ）を参照して説明する。なお、スキャン方向が順方向であるとは、液晶表示装置用回路１が全部でＮ本のゲートバスラインを有しているとすると、ゲートバスラインＧＬ1からゲートバスラインＧＬNに向かって順次ゲート電位が印加されるような場合を指す。
　図４の（ａ）は、ドレインバスライン駆動回路１１２によって、ドレインバスラインＤＬに印加されるデータ電位＃ＤＬの波形を示している。図４の（ｂ）は、ゲートバスラインＧＬn-1に印加されるゲート電位＃ＧＬn-1の波形を示している。図４の（ｃ）は、ゲートバスラインＧＬnに印加されるゲート電位＃ＧＬnの波形を示している。図４の（ｄ）は、ゲートバスラインＧＬn+1に印加されるゲート電位＃ＧＬn+1の波形を示している。
　図４の（ａ）に示すように、以下では、データ電位＃ＤＬが、予め定められた特定の周期で高電位と低電位とを繰り返すような場合を例にとり説明を行う。また、図４の（ａ）～（ｄ）の横軸は時間を表し、縦軸は電位レベルを表している。
　また、以下では、初期状態として、画素電極ＰＥ１n、画素電極ＰＥ２n、容量電極ＣＥ１１n+1、および、容量電極ＣＥ２１n-1のいずれにも電荷が蓄積されていない場合を例にとり、液晶表示装置用回路１の動作を説明する。また、蓄積容量バスラインＣＬn-1、蓄積容量バスラインＣＬn、蓄積容量バスラインＣＬn+1、および、共通電極１０８の電位はいずれも０であるとして説明を行う。
　まず、図４の（ａ）～（ｄ）に示すように、時刻Ｔ１から時刻Ｔ２までの期間において、ゲート電位＃ＧＬn-1はハイレベルであるため、出力トランジスタＭｏ２n-1は導通状態となる。一方で、ゲート電位＃ＧＬnはローレベルであるため、入力トランジスタＭｉ２nは遮断状態である。
　したがって、時刻Ｔ１から時刻Ｔ２までの期間において、画素電極ＰＥ２n、および、容量電極ＣＥ２１n-1に電荷は蓄積されない。
　続いて、時刻Ｔ２から時刻Ｔ３までの期間において、ゲート電位＃ＧＬnはハイレベルであるため、入力トランジスタＭｉ１n、および、入力トランジスタＭｉ２nは導通状態となる。一方で、ゲート電位＃ＧＬn-1、および、ゲート電位＃ＧＬn+1はローレベルであるため、出力トランジスタＭｏ２n-1、および、出力トランジスタＭｏ１n+1は遮断状態である。
　したがって、時刻Ｔ２から時刻Ｔ３までの期間において、ドレインバスラインＤＬに印加されるデータ電位＃ＤＬと、画素電極ＰＥ１nの電位と、画素電極ＰＥ２nの電位とは等しくなる。
　ここで、データ電位＃ＤＬの電位をＶ、画素容量Ｃｌｃ１nの容量をＣ１、画素容量Ｃｌｃ２nの容量をＣ２と表すと、画素電極ＰＥ１nに蓄積される電荷Ｑ１は、Ｑ１＝Ｃ１×Ｖであり、画素電極ＰＥ２nに蓄積される電荷Ｑ２は、Ｑ２＝Ｃ２×Ｖである。また、画素電極ＰＥ１nの電位Ｖ１、および、画素電極ＰＥ２nの電位Ｖ２は、Ｖ１＝Ｖ、および、Ｖ２＝Ｖである。
　続いて、時刻Ｔ３から時刻Ｔ４までの期間において、ゲート電位＃ＧＬn+1はハイレベルであるため、出力トランジスタＭｏ１n+1は導通状態となる。一方で、ゲート電位＃ＧＬnはローレベルであるため、入力トランジスタＭｉ１nは遮断状態である。
　したがって、時刻Ｔ３から時刻Ｔ４までの期間において、画素電極ＰＥ１nの電位と、容量電極ＣＥ１１n+1の電位とは等しくなる。換言すれば、画素電極ＰＥ１nに蓄積された電荷Ｑ１と、容量電極ＣＥ１１n+1に蓄積された電荷Ｑｂ１との和が、画素電極ＰＥ１nの電位と、容量電極ＣＥ１１n+1の電位とが互いに等しくなるように、画素電極ＰＥ１nと容量電極ＣＥ１１n+1とに対して分配される。
　ここで、キャパシタＣｂ１n+1の容量をＣｂ１と表すと、画素電極ＰＥ１nの電位Ｖ１は、Ｖ１＝Ｃ１×Ｖ／（Ｃ１＋Ｃｂ１）である。一方で、画素電極ＰＥ２nの電位Ｖ２は、Ｖ２＝Ｖのままである。また、容量電極ＣＥ１１n+1に蓄積される電荷Ｑｂ１は、Ｑｂ１＝Ｃｂ１×Ｖ１＝Ｃｂ１×Ｃ１×Ｖ／（Ｃ１＋Ｃｂ１）である。
　したがって、時刻Ｔ３から時刻Ｔ４までの期間において、画素電極ＰＥ１nと共通電極１０８との電位差は、画素電極ＰＥ２nと共通電極１０８との電位差よりも小さくなる。
　続いて、時刻Ｔ４から時刻Ｔ５までの期間において、ゲート電位＃ＧＬn-1、ゲート電位＃ＧＬn、ゲート電位＃ＧＬn+1はいずれも０である。したがって、画素電極ＰＥ１nの電位Ｖ１、および、画素電極ＰＥ２nの電位Ｖ２はそれぞれ、上記の値のまま、時刻Ｔ５まで保持される。
　続いて、時刻Ｔ５から時刻Ｔ６までの期間において、出力トランジスタＭｏ２n-1は導通状態であり、入力トランジスタＭｉ２nは遮断状態である。したがって、時刻Ｔ５から時刻Ｔ６までの期間において、画素電極ＰＥ２nに蓄積された電荷Ｑ２が、画素電極ＰＥ２nの電位と、容量電極ＣＥ２１n-1の電位とが等しくなるように、画素電極ＰＥ２nと容量電極ＣＥ２１n-1とに対して分配される。
　続いて、時刻Ｔ６から時刻Ｔ７までの期間において、入力トランジスタＭｉ１n、および、入力トランジスタＭｉ２nは導通状態となり、出力トランジスタＭｏ２n-1、および、出力トランジスタＭｏ１n+1は遮断状態である。したがって、時刻Ｔ６から時刻Ｔ７までの期間は、ドレインバスラインＤＬに印加されるデータ電位＃ＤＬと、画素電極ＰＥ１nの電位と、画素電極ＰＥ２nの電位とが等しくなる。
　ここで、データ電位＃ＤＬの電位が－Ｖであるとすると、画素電極ＰＥ１nに蓄積される電荷Ｑ１は、Ｑ１＝－Ｃ１×Ｖであり、画素電極ＰＥ２nに蓄積される電荷Ｑ２は、Ｑ２＝－Ｃ２×Ｖである。また、画素電極ＰＥ１nの電位Ｖ１、および、画素電極ＰＥ２nの電位Ｖ２は、Ｖ１＝－Ｖ、および、Ｖ２＝－Ｖである。
　続いて、時刻Ｔ７から時刻Ｔ８までの期間において、出力トランジスタＭｏ１n+1は導通状態であり、入力トランジスタＭｉ１nは遮断状態である。したがって、時刻Ｔ７から時刻Ｔ８までの期間において、画素電極ＰＥ１nの電位と、容量電極ＣＥ１１n+1の電位とは等しくなる。換言すれば、画素電極ＰＥ１nに蓄積された電荷Ｑ１と、容量電極ＣＥ１１n+1に蓄積された電荷Ｑｂ１との和が、画素電極ＰＥ１nの電位と、容量電極ＣＥ１１n+1の電位とが互いに等しくなるように、画素電極ＰＥ１nと容量電極ＣＥ１１n+1とに対して分配される。
　ここで、電荷Ｑ１と電荷Ｑｂ１との和はＱ１＋Ｑｂ１＝－Ｃ１2×Ｖ／（Ｃ１＋Ｃｂ１）であるので、画素電極ＰＥ１nの電位Ｖ１は、Ｖ１＝－Ｃ１2×Ｖ／（Ｃ１＋Ｃｂ１）2である。一方で、画素電極ＰＥ２nの電位Ｖ２は、Ｖ２＝－Ｖのままである。
　したがって、時刻Ｔ７から時刻Ｔ８までの期間において、画素電極ＰＥ１nと共通電極１０８との電位差は、画素電極ＰＥ２nと共通電極１０８との電位差よりも小さくなる。画素電極ＰＥ１nの電位Ｖ１、および、画素電極ＰＥ２nの電位Ｖ２はそれぞれ、上記の値のまま、時刻Ｔ９まで保持される。
　このように、液晶表示装置用回路１は、キャパシタＣｂ１n+1、および、ゲートバスラインＧＬn+1に印加されたゲート電位＃ＧＬn+1に応じて画素電極ＰＥ１nと容量電極ＣＥ１１n+1との間の導通、および、絶縁を切り替えるトランジスタＭｏ１n+1を備えることによって、スキャン方向が順方向である場合に、画素電極ＰＥ１nと共通電極１０８との電位差を、画素電極ＰＥ２nと共通電極１０８との電位差よりも小さくすることができる。
　図６の（ａ）～（ｂ）は、スキャンが順方向である場合の液晶表示装置用回路１の動作を、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ　Ｐｒｏｇｒａｍ　ｗｉｔｈ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｅｍｐｈａｓｉｓ）を用いてシミュレートした結果を示すものであって、図６の（ａ）は、シミュレーションに用いた回路構成、および、パラメータの値を示しており、図６の（ｂ）は、シミュレーションの結果を示している。
　図６の（ｂ）において、＃１は、シミュレーションに用いたゲート電位＃ＧＬn-1を表しており、＃２は、シミュレーションに用いたゲート電位＃ＧＬnを表しており、＃３は、シミュレーションに用いたゲート電位＃ＧＬn+1を表しており、＃４は、シミュレートされた画素電極ＰＥ１nの電位Ｖ１を表しており、＃５は、シミュレートされた画素電極ＰＥ２nの電位Ｖ２を表しており、＃６は、シミュレーションに用いたデータ電位＃ＤＬを表している。なお、当該シミュレーションにおいては、共通電極１０８の電位は、１０．０ボルトに設定されている。
　図６の（ｂ）から明らかなように、ゲート電位＃ＧＬn-1が立ち上がるまでの期間、および、ゲート電位＃ＧＬn+1が立ち上がってからの期間において、画素電極ＰＥ１nと共通電極との電位差は、画素電極ＰＥ２nと共通電極との電位差よりも常に小さい。
　このように、液晶表示装置用回路１によれば、スキャン方向が順方向である場合に、各画素領域に形成された２つの画素電極に印加される電位に電位差を生じせしめることができる。
　一般に、各画素領域に複数の画素を備え、各画素に互いに異なる電位を印加することにより、視角特性が改善されることが知られている。従って、液晶表示装置用回路１を備えた液晶表示装置を用いることによって、スキャン方向が順方向である場合に、視角特性の良好な表示を行うことができる。
　次に、スキャン方向が逆方向である場合の液晶表示装置用回路１の動作について、図５の（ａ）～（ｄ）、および、図６の（ｃ）～（ｄ）を参照して説明する。なお、スキャン方向が逆方向であるとは、液晶表示装置用回路１が全部でＮ本のゲートバスラインを有しているとすると、ゲートバスラインＧＬNからゲートバスラインＧＬ1に向かって順次ゲート電位が印加されるような場合を指す。
　図５の（ａ）は、ドレインバスライン駆動回路１１２によって、ドレインバスラインＤＬに印加されるデータ電位＃ＤＬの波形を示している。図５の（ｂ）は、ゲートバスラインＧＬn-1に印加されるゲート電位＃ＧＬn-1の波形を示している。図５の（ｃ）は、ゲートバスラインＧＬnに印加されるゲート電位＃ＧＬnの波形を示している。図５の（ｄ）は、ゲートバスラインＧＬn+1に印加されるゲート電位＃ＧＬn+1の波形を示している。また、図５の（ａ）～（ｄ）の横軸は時間を表し、縦軸は電位レベルを表している。
　スキャン方向が逆方向である場合の液晶表示装置用回路１の動作は、スキャン方向が順方向である場合の液晶表示装置用回路１の動作とほぼ同様である。ただし、スキャン方向が逆方向であるため、画素電極ＰＥ２nと共通電極１０８との電位差は、画素電極ＰＥ１nと共通電極１０８との電位差よりも小さくなる。
　例えば、図５の（ａ）～（ｄ）における時刻Ｔ３’から時刻Ｔ４’までの期間においては、画素電極ＰＥ２nに蓄積された電荷Ｑ２と、容量電極ＣＥ２１n-1に蓄積された電荷Ｑｂ２との和が、画素電極ＰＥ２nの電位と、容量電極ＣＥ２１n-1の電位とが互いに等しくなるように、画素電極ＰＥ２nと容量電極ＣＥ２１n+1とに対して分配される。その一方で、画素電極ＰＥ２nの電位は、データ電位＃ＤＬと等しいままである。
　また、その他の期間についても、スキャン方向が順方向である場合と同様に考えることができる。
　このように、液晶表示装置用回路１は、キャパシタＣｂ２n-1、および、ゲートバスラインＧＬn-1に印加されたゲート電位＃ＧＬn-1に応じて画素電極ＰＥ２nと容量電極ＣＥ２１n-1との間の導通、および、絶縁を切り替えるトランジスタＭｏ２n-1を備えることによって、スキャン方向が逆方向である場合に、画素電極ＰＥ２nと共通電極１０８との電位差を、画素電極ＰＥ１nと共通電極１０８との電位差よりも小さくすることができる。
　図６の（ｃ）～（ｄ）は、スキャンが逆方向である場合の液晶表示装置用回路１の動作を、ＳＰＩＣＥを用いてシミュレートした結果を示すものであって、図６の（ｃ）は、シミュレーションに用いた回路構成、および、パラメータの値を示しており、図６の（ｄ）は、シミュレーションの結果を示している。
　図６の（ｄ）において、＃１は、シミュレーションに用いたゲート電位＃ＧＬn-1を表しており、＃２は、シミュレーションに用いたゲート電位＃ＧＬnを表しており、＃３は、シミュレーションに用いたゲート電位＃ＧＬn+1を表しており、＃４は、シミュレートされた画素電極ＰＥ１nの電位Ｖ１を表しており、＃５は、シミュレートされた画素電極ＰＥ２nの電位Ｖ２を表しており、＃６は、シミュレーションに用いたデータ電位＃ＤＬを表している。なお、当該シミュレーションにおいては、共通電極１０８の電位は、１０．０ボルトに設定されている。
　図６の（ｄ）から明らかなように、ゲート電位＃ＧＬn+1が立ち上がるまでの期間、および、ゲート電位＃ＧＬn-1が立ち上がってからの期間において、画素電極ＰＥ２nと共通電極との電位差は、画素電極ＰＥ１nと共通電極との電位差よりも常に小さい。
　このように、液晶表示装置用回路１によれば、スキャン方向が逆方向である場合であっても、各画素領域に形成された２つの画素電極に印加される電位に電位差を生じせしめることができる。従って、液晶表示装置用回路１を備えた液晶表示装置を用いることによって、スキャン方向が逆方向である場合であっても、視角特性の良好な表示を行うことができる。
　すなわち、液晶表示装置用回路１を備えた液晶表示装置を用いることによって、スキャン方向に関わらず、視角特性の良好な表示を行うことができる。
　なお、液晶容量Ｃｌｃ１nの大きさと、蓄積容量Ｃｂ１n+1の大きさとの比は、液晶容量Ｃｌｃ２nの大きさと、蓄積容量Ｃｂ２n-1の大きさとの比に等しいことが好ましい。換言すれば、画素電極ＰＥ１nの面積と画素電極ＰＥ２nの面積との比は、蓄積容量Ｃｂ１n+1の大きさと蓄積容量Ｃｂ２n-1の大きさとの比に等しいことが好ましい。
　これによって、スキャン方向が逆方向である場合に生じる画素電極ＰＥ１nの電位と画素電極ＰＥ２nの電位との電位差と、スキャン方向が順方向である場合に生じる画素電極ＰＥ１nの電位と画素電極ＰＥ２nの電位との電位差とを等しくすることができる。
　これによって、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、等しく良好な視角特性を得ることができる。
　また、上記の説明では、液晶表示装置用回路１の基本構成についてのみ説明を行ったが、本発明は、上述した基本構成に限定されるものではない。
　例えば、トランジスタＭｉ１nのソース電極と蓄積容量バスラインＣＬn+1との間に蓄積容量が形成されるような構成としてもよいし、トランジスタＭｉ２nのソース電極と蓄積容量バスラインＣＬn-1との間に蓄積容量が形成されるような構成としてもよい。そのような構成であっても、画素電極ＰＥ２nの電位と、画素電極ＰＥ１nの電位との間に電位差を生じせしめることができる。
　また、上記の説明では、出力トランジスタＭｏ１n+1のゲート電極がゲートバスラインＧＬn+1に接続されているとして説明を行ったが、本発明はこれに限られない。一般に、出力トランジスタＭｏ１n+1のゲート電極がゲートバスラインＧＬn+1以降のゲートバスラインＧＬp（ｐ≧ｎ＋１）に接続されている場合には、上述した効果と同様の効果を奏することができる。また、出力トランジスタＭｏ２n-1のゲート端子がゲートバスラインＧＬn-1以前のゲートバスラインＧＬq（ｑ≦ｎ－１）に接続されている場合には、上述した効果と同様の効果を奏することができる。
　また、上記の説明では、容量電極ＣＥ１２n+1が蓄積容量バスラインＣＬn+1に接続されているとして説明を行ったが、本発明はこれに限られない。一般に、容量電極ＣＥ１２n+1が蓄積容量バスラインＣＬn+1以外の蓄積容量バスラインＣＬr（ｒ≠ｎ＋１）に接続されている場合であっても、上述した効果と同様の効果を奏することができる。また、容量電極ＣＥ２２n-1についても同様である。
　また、液晶表示装置用回路１の各画素領域が３本のゲートバスラインに接続されていることから明らかなように、ゲートバスラインの総数をＮとすると、液晶表示装置用回路１が形成されたＴＦＴ基板１０が備えることのできるゲートバスラインに垂直な方向の画素領域の総数は、Ｎ－２以下である。
　換言すれば、ゲートバスラインに垂直な方向の画素領域の総数をＡとすると、本発明に係る液晶表示装置用回路１が有するゲートバスラインの総数はＡ＋２本以上である。例えば、垂直方向の解像度が７２０本、７６８本、８００本、または、１０８０本である場合に、本発明に係る液晶表示装置用回路１が有するゲートバスラインの数は、それぞれ、７２２本以上、７７０本以上、８０２本以上、または、１０８２本以上である。
　＜変形例＞
　上記の説明では、ＴＦＴ基板１０は、ゲートバスラインとドレインバスラインとによって画定される各々の画素領域に２つの画素電極を備えているとして説明を行ったが、本発明はこれに限られるものではない。
　一般に、各々の画素領域により多くの画素電極を形成し、それらの画素電極の電位に電位差を設けることによって、視角特性をより良好にすることができる。
　以下では、ゲートバスラインと、ドレインバスラインとによって画定される各々の画素領域に４つの画素電極を備えたＴＦＴ基板に形成された液晶表示装置用回路２について、図７を参照して説明する。より具体的には、上述した画素電極ＰＥ１n、および、画素電極ＰＥ２nのみならす、画素電極ＰＥ３n、および、画素電極ＰＥ４nを備えている液晶表示装置用回路２について、図７を参照して説明を行う。
　図７は、本変形例に係る液晶表示装置用回路２の構成を示す回路図である。図７に示すように、液晶表示装置用回路２は、液晶表示装置用回路１の構成に加え、サブユニットＳＵ１nと同様のサブユニットＳＵ３nと、サブユニットＳＵ２nと同様のサブユニットＳＵ４nとを更に備えている。
　サブユニットＳＵ３nは、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ３nへ電荷を供給する。また、サブユニットＳＵ３nは、ゲートバスラインＧＬn+1に印加される電位の値に応じて、画素電極ＰＥ３nの電位と共通電極１０８の電位との電位差を減少させる。
　サブユニットＳＵ４nは、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ４nへ電荷を供給する。また、サブユニットＳＵ４nは、ゲートバスラインＧＬn-1に印加される電位の値に応じて、画素電極ＰＥ４nの電位と共通電極１０８の電位との電位差を減少させる。
　サブユニットＳＵ３n、および、サブユニットＳＵ４nの具体的な動作は、サブユニットＳＵ１n、および、サブユニットＳＵ２nの動作と同様である。
　したがって、液晶表示装置用回路２は、スキャン方向が順方向である場合に、画素電極ＰＥ１nと共通電極１０８との電位差を、画素電極ＰＥ２nと共通電極１０８との電位差よりも小さくすると共に、画素電極ＰＥ３nと共通電極１０８との電位差を、画素電極ＰＥ４nと共通電極１０８との電位差よりも小さくする。
　また、液晶表示装置用回路２は、スキャン方向が逆方向である場合に、画素電極ＰＥ２nと共通電極１０８との電位差を、画素電極ＰＥ１nと共通電極１０８との電位差よりも小さくすると共に、画素電極ＰＥ４nと共通電極１０８との電位差を、画素電極ＰＥ３nと共通電極１０８との電位差よりも小さくする。
　このように、液晶表示装置用回路２によれば、スキャン方向が順方向である場合あっても、スキャン方向が逆方向であっても、各画素領域に形成された４つの画素電極に印加される電位に電位差を生じせしめることができる。従って、液晶表示装置用回路２を備えた液晶表示装置を用いることによって、スキャン方向に関わらず、視角特性のより良好な表示を行うことができる。
　また、上記の変形例から明らかなように、本実施形態に係る液晶表示装置用回路は、一般に、各々の画素領域が任意偶数個の画素電極を有する場合にも適用することができる。
　〔実施形態２〕
　上述したように、液晶表示装置用回路１は、サブユニットＳＵ１nが、ゲートバスラインＧＬn+1に印加される電位の値に応じて、画素電極ＰＥ１nの電位と共通電極１０８の電位との電位差を減少させ、サブユニットＳＵ２nが、ゲートバスラインＧＬn-1に印加される電位の値に応じて、画素電極ＰＥ２nの電位と共通電極１０８の電位との電位差を減少させる。すなわち、液晶表示装置用回路１においては、スキャン方向が異なると、共通電極１０８との電位差が減少する画素電極も異なる。
　したがって、液晶表示装置用回路１においては、液晶容量Ｃｌｃ１nの大きさ、蓄積容量Ｃｂ１n+1の大きさ、液晶容量Ｃｌｃ２nの大きさ、および、蓄積容量Ｃｂ２n-1の大きさ如何によっては、スキャン方向が順方向である場合に生じる画素電極ＰＥ１nと画素電極ＰＥ２nとの電位差と、スキャン方向が順方向である場合に生じる画素電極ＰＥ１nと画素電極ＰＥ２nとの電位差は互いに異なり得る。
　また、それらの電位差が互いに異なると、スキャン方向に応じて、視角特性が変化してしまうという副次的な問題が生じる。
　以下では、スキャン方向が順方向である場合に共通電極１０８との電位差が減少する画素電極と、スキャン方向が逆方向である場合に共通電極１０８との電位差が減少する画素電極とが同一の画素電極である液晶表示装置用回路３について、図８～図９の（ａ）～（ｃ）を参照して説明する。
　図８は、本実施形態に係る液晶表示装置用回路３の構成を示す回路図である。図８に示すように、液晶表示装置用回路３は、サブユニットＳＵ１n’、および、サブユニットＳＵ２n’を備えている。
　サブユニットＳＵ１n’は、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ１n’へ電荷を供給する。また、サブユニットＳＵ１n’は、ゲートバスラインＧＬn+1に印加される電位、および、ゲートバスラインＧＬn-1に印加される電位の値に応じて、画素電極ＰＥ１n’の電位と共通電極１０８の電位との電位差を減少させる。
　図８に示すように、サブユニットＳＵ１n’は、画素電極ＰＥ１n’、入力トランジスタＭｉ１n’、出力トランジスタＭｏ１n+1’、出力トランジスタＭｏ２n-1’、キャパシタＣｂ１n+1’、および、キャパシタＣｂ２n-1’を備えている。
　画素電極ＰＥ１n’、入力トランジスタＭｉ１n’、出力トランジスタＭｏ１n+1’、キャパシタＣｂ１n+1’、および、キャパシタＣｂ２n-1’は、それぞれ、画素電極ＰＥ１n、入力トランジスタＭｉ１n、出力トランジスタＭｏ１n+1、キャパシタＣｂ１n+1、および、キャパシタＣｂ２n-1と同様の構成である。
　出力トランジスタＭｏ２n-1’は、ゲートバスラインＧＬn-1に印加されるゲート電位の値に応じて、容量電極ＣＥ２１n-1’と画素電極ＰＥ１n’とを導通させたり、遮断したりするトランジスタである。図８に示すように、出力トランジスタＭｏ２n-1’は、ゲートバスラインＧＬn-1に接続されたゲート電極と、容量電極ＣＥ２１n-1’に接続されたドレイン電極と、画素電極ＰＥ１n’に接続されたソース電極とを備えている。
　なお、画素電極ＰＥ１n’と共通電極１０８との間には、液晶容量Ｃｌｃ１n’が形成される。
　一方で、サブユニットＳＵ２n’は、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ２n’へ電荷を供給する。
　なお、画素電極ＰＥ２n’と共通電極１０８との間には、液晶容量Ｃｌｃ２n’が形成される。
　液晶表示装置用回路３の動作は、実施形態１において説明した液晶表示装置用回路１の動作とほぼ同じであるが、以下の点で異なる。
　すなわち、液晶表示装置用回路１は、スキャン方向が逆方向である場合、出力トランジスタＭｏ２n-1が導通状態に切り替わることによって、画素電極ＰＥ２nの電位と共通電極１０８の電位との電位差を減少せしめる構成であるが、液晶表示装置用回路３は、スキャン方向が逆方向である場合、出力トランジスタＭｏ２n-1’が導通状態に切り替わることによって、画素電極ＰＥ１n’の電位と共通電極１０８の電位との電位差を減少せしめる構成となっている。
　また、液晶表示装置用回路３においては、スキャン方向が順方向であっても、逆方向であっても、画素電極ＰＥ２n’と共通電極１０８との電位差は減少しない。
　したがって、液晶表示装置用回路３においては、スキャン方向に関わらず、画素電極ＰＥ１n’と共通電極１０８との電位差を、画素電極ＰＥ２n’と共通電極１０８との電位差よりも小さくすることができる。
　図９の（ａ）～（ｃ）は、液晶表示装置用回路３の動作を、ＳＰＩＣＥを用いてシミュレートした結果を示すものであって、図９の（ａ）は、シミュレーションに用いた回路構成、および、パラメータの値を示しており、図９の（ｂ）は、スキャン方向が順方向である場合のシミュレーションの結果を示しており、図９の（ｃ）は、スキャン方向が逆方向である場合のシミュレーションの結果を示している。
　図９の（ｂ）～（ｃ）において、＃１は、シミュレーションに用いたゲート電位＃ＧＬn-1を表しており、＃２は、シミュレーションに用いたゲート電位＃ＧＬnを表しており、＃３は、シミュレーションに用いたゲート電位＃ＧＬn+1を表しており、＃４は、シミュレートされた画素電極ＰＥ１nの電位Ｖ１を表しており、＃５は、シミュレートされた画素電極ＰＥ２nの電位Ｖ２を表しており、＃６は、シミュレーションに用いたデータ電位＃ＤＬを表している。なお、当該シミュレーションにおいては、共通電極１０８の電位は、１０．０Ｖに設定されている。
　図９の（ｂ）から明らかなように、スキャン方向が順方向の場合には、ゲート電位＃ＧＬn-1が立ち下がるまでの期間、および、ゲート電位＃ＧＬn+1が立ち上がってからの期間において、画素電極ＰＥ１n’と共通電極との電位差は、画素電極ＰＥ２n’と共通電極との電位差よりも常に小さい。
　また、図９の（ｃ）から明らかなように、スキャン方向が逆方向の場合には、ゲート電位＃ＧＬn+1が立ち下がるまでの期間、および、ゲート電位＃ＧＬn-1が立ち上がってからの期間において、画素電極ＰＥ１n’と共通電極との電位差は、画素電極ＰＥ２n’と共通電極との電位差よりも常に小さい。
　すなわち、液晶表示装置用回路３においては、スキャン方向が順方向である場合に共通電極１０８との電位差が減少する画素電極と、スキャン方向が逆方向である場合に共通電極１０８との電位差が減少する画素電極とが同一の画素電極である。
　また、液晶表示装置用回路３においては、蓄積容量Ｃｂ１n+1’の大きさと蓄積容量Ｃｂ２n-1’の大きさとを等しくすることが好ましい。これによって、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、等しく良好な視角特性を得ることができる。
　＜変形例＞
　上記の説明では、液晶表示装置用回路３は、１画素領域当たり２つの画素電極を備えているものとして説明を行ったが、本発明はこれに限定されるものではない。
　以下では、１画素領域当たり３つの画素電極を備えている液晶表示装置用回路４について、図１０を参照して説明する。より具体的には、上述した画素電極ＰＥ１n’、および、画素電極ＰＥ２n’のみならす、画素電極ＰＥ３n’を備えている液晶表示装置用回路４について説明する。
　図１０は、本変形例に係る液晶表示装置用回路４の構成を示す回路図である。図１０に示すように、液晶表示装置用回路４は、液晶表示装置用回路３の構成に加え、サブユニットＳＵ１n’と同様のサブユニットＳＵ３n’を更に備えている。
　サブユニットＳＵ３n’は、ゲートバスラインＧＬnに印加される電位の値に応じて、ドレインバスラインＤＬから画素電極ＰＥ３n’へ電荷を供給する。また、サブユニットＳＵ３n’は、ゲートバスラインＧＬn+1に印加される電位、および、ゲートバスラインＧＬn-1に印加される電位の値に応じて、画素電極ＰＥ３n’の電位と共通電極１０８の電位との電位差を減少させる。
　サブユニットＳＵ３n’の具体的な動作は、サブユニットＳＵ１n’の動作と同様である。
　したがって、液晶表示装置用回路４においては、スキャン方向に関わらず、画素電極ＰＥ１n’と共通電極１０８との電位差を、画素電極ＰＥ２n’と共通電極１０８との電位差よりも小さくすることができると共に、画素電極ＰＥ３n’と共通電極１０８との電位差を、画素電極ＰＥ２n’と共通電極１０８との電位差よりも小さくすることができる。
　このように、液晶表示装置用回路４によれば、スキャン方向に関わらず、各画素領域に形成された３つの画素電極に印加される電位に電位差を生じせしめることができる。また、スキャン方向が順方向である場合に共通電極１０８との電位差が減少する画素電極と、スキャン方向が逆方向である場合に共通電極１０８との電位差が減少する画素電極とが同一の画素電極である。
　従って、液晶表示装置用回路４を備えた液晶表示装置を用いることによって、より良好な視角特性を有し、かつ、スキャン方向が変化しても、視角特性が変化しない液晶表示装置を実現することができる。
　また、上記の変形例から明らかなように、本実施形態に係る液晶表示装置用回路は、各々の画素領域が、２個以上任意個数の画素電極を有する場合にも適用することができる。
　（付記事項）
　以上のように、実施形態１に係る液晶表示装置用回路１および液晶表示装置用回路２、並びに、実施形態２に係る液晶表示装置用回路３および液晶表示装置用回路４は、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができる。
　また、スキャン方向を逆方向とすることによって、以下に説明するように、１フレームの表示に要する時間を、スキャン方向が順方向である場合に比べて短くすることができるので、液晶表示装置用回路１～４は、例えば、右目用画像および左目用画像を交互に表示することによって立体映像を表示するフィールドシーケンシャル型の３Ｄディスプレイ等に好適に用いることができる。なお、液晶表示装置用基板がＮ個の画素を有しており、第１番目の画素から順次データ電圧を印加していくものとすると、１フレームの表示に要する時間とは、液晶表示装置用基板の第１番目の画素の備える液晶が応答を開始してから、第Ｎ番目の画素の備える液晶の応答が終了するまでの時間を指すものとする。
　まず、１フレームの表示に要する時間をＴdis、第１番目の画素の備える液晶にデータ電圧が印加されてから第Ｎ番目の画素の備える液晶にデータ電圧が印加されるまでに要する時間をＴscan、各画素の備える液晶の応答時間（液晶に電圧が印加されてから、液晶の配向変化が終了するまでの時間）をＴresと表すことにすると、Ｔdisは、Ｔdis＝Ｔscan＋Ｔresと表すことができる。すなわち、１フレームの表示に要する時間Ｔdisは、最初の画素の備える液晶にデータ電圧が印加されてから、最後の画素の備える液晶の応答が完了するまでの時間である。また、液晶の粘性は温度依存性を有しているため、一般に、高温であればあるほど応答時間は短くなる。
　一方で、液晶表示装置の上部には、バックライトによって温められた空気が滞留するので、液晶表示装置の上部は、液晶表示装置の下部に比べて高温になるという傾向がある。したがって、スキャン方向を逆方向（下部から上部に向けてスキャン）とすれば、温度の高い画素の液晶（すなわちＴresの小さい液晶）に対して、最後にデータ電圧が印加されることになる。これによって、１フレームの表示に要する時間を、順スキャンである場合に比べて短くすることができる。
　このように、液晶表示装置用回路１～４を備える液晶表示装置用基板は、スキャン方向を逆方向とすることによって、１フレームの表示に要する時間を削減しつつ、良好な視角特性を得ることができるので、高いフレームレートが必要とされる液晶表示装置に好適に用いることができる。例えば、上述した３Ｄディスプレイや、倍速表示を行う液晶ディスプレイ等に好適に用いることができる。
　（まとめ）
　以上のように、本発明に係る液晶表示装置用回路は、複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のゲートバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、当該第１のサブユニットと同数の第２のサブユニットとを備えている液晶表示装置用回路であって、上記第１のサブユニットは、第１の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタとを備えており、上記第２のサブユニットは、第２の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の出力トランジスタとを備えている、ことを特徴としている。
　上記のように構成された本発明に係る液晶表示装置用回路においては、上記ｎ番目のゲートバスラインにゲート信号が供給されると、上記第１の入力トランジスタ、および、上記第２の入力トランジスタが導通状態となり、上記ｍ番目のドレインバスラインから、上記第１の画素電極および上記第２の画素電極に電荷が供給される。その結果、上記第１の画素電極の電位、および、上記第２の画素電極は、共に上記ドレインバスラインの電位と等しくなる。
　スキャン方向が順方向である場合には、その後、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第１の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第１のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一方、スキャン方向が逆方向である場合には、上記ｎ番目のゲートバスラインにゲート信号が供給された後、上記複数のゲートバスラインのうちｎ－１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第２の出力トランジスタが導通状態となり、上記第２の画素電極に蓄積されていた電荷は、上記第２のキャパシタに分散され、上記第２の画素電極の電位は低下する。その一方で、上記第１の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　このように、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、上記のように構成された液晶表示装置用回路では、蓄積容量バスラインの電位を変動させることなく、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、隣接する画素の電位に電位差を生じせしめることにより、視角特性を改善できることが知られている。
　したがって、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができるという効果を奏する。
　また、本発明に係る液晶表示装置用回路は、複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のゲートバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、少なくとも１つの第２のサブユニットとを備えている液晶表示装置用回路であって、上記第１のサブユニットは、第１の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタと、一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第２の出力トランジスタとを備えており、上記第２のサブユニットは、第２の画素電極と、上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタとを備えていること、を特徴としている。
　上記のように構成された本発明に係る液晶表示装置用回路においては、上記ｎ番目のゲートバスラインにゲート信号が供給されると、上記第１の入力トランジスタ、および、上記第２の入力トランジスタが導通状態となり、上記ｍ番目のドレインバスラインから、上記第１の画素電極および上記第２の画素電極に電荷が供給される。その結果、上記第１の画素電極の電位、および、上記第２の画素電極は、共に上記ドレインバスラインの電位と等しくなる。
　スキャン方向が順方向である場合には、その後、上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第１の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第１のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一方、スキャン方向が逆方向である場合には、上記ｎ番目のゲートバスラインにゲート信号が供給された後、上記複数のゲートバスラインのうちｎ－１番目以降のゲートバスラインにゲート信号が順次供給される。すると、上記第２の出力トランジスタが導通状態となり、上記第１の画素電極に蓄積されていた電荷は、上記第２のキャパシタに分散され、上記第１の画素電極の電位は低下する。その一方で、上記第２の画素電極の電位は変化しない。したがって、上記第１の画素電極の電位と、上記第２の画素電極の電位との間に電位差が生じる。
　一般に、最適な視野特性を得るためには、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比は、１：１．５～１：３であることが望ましいことが知られている。また、正面方向におけるガンマ特性、および、視野特性を維持するため、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比および大小関係は、スキャン方向が変化しても、不変であることが好ましい。また、同様の理由により、上記第１の画素電極の電位と上記第２の画素電極の電位との電位差および大小関係は、スキャン方向が変化しても、不変であることが望ましい。
　上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　また、上記の構成によれば、スキャン方向が入れ替わっても、上記第１の画素電極の面積と上記第２の画素電極の面積との面積比および大小関係を不変に保つことができる。また、上記の構成によれば、スキャン方向を入れ替えても、上記第１の画素電極の電位と上記第２の画素電極の電位との電位差および大小関係を不変に保つことができる。
　したがって、上記の構成によれば、スキャン方向が入れ替わっても、正面方向におけるガンマ特性、および、視野特性を不変に保つことができるという効果を奏する。
　また、上記のように構成された液晶表示装置用回路では、蓄積容量バスラインの電位を変動させることなく、上記第１の画素電極の電位と上記第２の画素電極の電位との間に電位差を生じせしめることができる。
　したがって、上記のように構成された液晶表示装置用回路を用いることにより、スキャン方向が順方向である場合であっても、スキャン方向が逆方向である場合であっても、消費電力を抑えつつ、良好な視角特性を得ることができるという効果を奏する。
　また、上記第１の画素電極の面積と上記第２の画素電極の面積との比は、上記第１のキャパシタが具備する電気容量と上記第２のキャパシタが具備する電気容量との比に等しい、ことが好ましい。
　上記の構成によれば、スキャン方向が順方向である場合に生じる上記第１の画素電極の電位と上記第２の画素電極の電位との間の電位差と、スキャン方向が逆方向である場合に生じる上記第１の画素電極の電位と上記第２の画素電極の電位との間の電位差とを等しくすることができる。
　したがって、上記の構成によれば、スキャン方向が正方向であっても、スキャン方向が逆方向であっても、等しく良好な視角特性を得ることができるという更なる効果を奏する。
　また、上記第１のキャパシタが具備する電気容量と、上記第２のキャパシタが具備する電気容量とは等しい、ことが好ましい。
　上記の構成によれば、スキャン方向が順方向である場合に生じる上記第１の画素電極の電位と上記第２の画素電極の電位との間の電位差と、スキャン方向が逆方向である場合に生じる上記第１の画素電極の電位と上記第２の画素電極の電位との間の電位差とを等しくすることができる。
　したがって、上記の構成によれば、スキャン方向が正方向であっても、スキャン方向が逆方向であっても、等しく良好な視角特性を得ることができるという更なる効果を奏する。
　また、上記第１のキャパシタの上記一端は、上記蓄積容量バスラインのうちｎ＋１番目の蓄積容量バスラインに接続されており、上記第１の出力トランジスタの上記ゲート電極は、上記複数のゲートバスラインのうちｎ＋１番目のゲートバスラインに接続されており、上記第２のキャパシタの上記一端は、上記蓄積容量バスラインのうちｎ－１番目の蓄積容量バスラインに接続されており、上記第２の出力トランジスタの上記ゲート電極は、上記複数のゲートバスラインのうちｎ－１番目のゲートバスラインに接続されている、ことが好ましい。
　上記の構成によれば、本発明に係る液晶表示装置用回路を最も単純な回路配線により実現することができるという更なる効果を奏する。
　また、上記液晶表示装置用回路が形成された液晶表示装置用基板、および、そのような液晶表示装置用基板を備えている液晶表示装置も本発明の範疇に含まれる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、液晶表示装置用基板、および、液晶表示装置用基板に形成される液晶表示装置用回路に好適に適用することができる。
１　　　　液晶表示装置用回路
１０　　　ＴＦＴ基板（液晶表示装置用基板）
１００　　液晶表示装置
１０８　　共通電極
ＤＬm　　　ドレインバスライン
ＧＬn　　　ゲートバスライン
ＣＬn　　　蓄積容量バスライン
ＳＵ１n　　サブユニット（第１のサブユニット）
ＳＵ２n　　サブユニット（第２のサブユニット）
ＰＥ１n　　画素電極（第１の画素電極）
ＰＥ２n　　画素電極（第２の画素電極）
Ｍｉ１n　　入力トランジスタ（第１の入力トランジスタ）
Ｍｉ２n　　入力トランジスタ（第２の入力トランジスタ）
Ｍｏ１n+1　出力トランジスタ（第１の出力トランジスタ）
Ｍｏ２n-1　出力トランジスタ（第２の出力トランジスタ）
Ｃｂ１n+1　キャパシタ（第１のキャパシタ）
Ｃｂ２n-1　キャパシタ（第２のキャパシタ）

Claims (7)

  1. 　複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のドレインバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、当該第１のサブユニットと同数の第２のサブユニットとを備えている液晶表示装置用回路であって、
    　上記第１のサブユニットは、
    　　第１の画素電極と、
    　　上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、
    　　一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、
    　　上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタと、
    を備えており、
    　上記第２のサブユニットは、
    　　第２の画素電極と、
    　　上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタと、
    　　一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、
    　　上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の出力トランジスタと、
    を備えていることを特徴とする液晶表示装置用回路。
  2. 　複数のゲートバスラインと、当該複数のゲートバスラインと電気的に分離され、当該複数のゲートバスラインに交差して形成された複数のドレインバスラインと、当該ゲートバスラインに並列して形成された複数の蓄積容量バスラインとを有し、当該複数のゲートバスラインのうちｎ番目のゲートバスラインと、当該複数のドレインバスラインのうちｍ番目のドレインバスラインとによって画定される画素領域に少なくとも１つの第１のサブユニットと、少なくとも１つの第２のサブユニットとを備えている液晶表示装置用回路であって、
    　上記第１のサブユニットは、
    　　第１の画素電極と、
    　　上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の入力トランジスタと、
    　　一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第１のキャパシタと、
    　　上記複数のゲートバスラインのうちｎ＋１番目以降のゲートバスラインに接続されたゲート電極と、上記第１のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第１の出力トランジスタと、
    　　一端が上記蓄積容量バスラインのうち任意の蓄積容量バスラインに接続された第２のキャパシタと、
    　　上記複数のゲートバスラインのうちｎ－１番目以前のゲートバスラインに接続されたゲート電極と、上記第２のキャパシタの他の一端に接続されたドレイン電極と、上記第１の画素電極に接続されたソース電極とを備えた第２の出力トランジスタと、
    を備えており、
    　上記第２のサブユニットは、
    　　第２の画素電極と、
    　　上記ｎ番目のゲートバスラインに接続されたゲート電極と、上記ｍ番目のドレインバスラインに接続されたドレイン電極と、上記第２の画素電極に接続されたソース電極とを備えた第２の入力トランジスタと、
    を備えていることを特徴とする液晶表示装置用回路。
  3. 　上記第１の画素電極の面積と上記第２の画素電極の面積との比は、上記第１のキャパシタが具備する電気容量と上記第２のキャパシタが具備する電気容量との比に等しい、
    ことを特徴とする請求項１に記載の液晶表示装置用回路。
  4. 　上記第１のキャパシタが具備する電気容量と、上記第２のキャパシタが具備する電気容量とは等しい、
    ことを特徴とする請求項２に記載の液晶表示装置用回路。
  5. 　上記第１のキャパシタの上記一端は、上記蓄積容量バスラインのうちｎ＋１番目の蓄積容量バスラインに接続されており、
    　上記第１の出力トランジスタの上記ゲート電極は、上記複数のゲートバスラインのうちｎ＋１番目のゲートバスラインに接続されており、
    　上記第２のキャパシタの上記一端は、上記蓄積容量バスラインのうちｎ－１番目の蓄積容量バスラインに接続されており、
    　上記第２の出力トランジスタの上記ゲート電極は、上記複数のゲートバスラインのうちｎ－１番目のゲートバスラインに接続されている、
    ことを特徴とする請求項１から４の何れか１項に記載の液晶表示装置用回路。
  6. 　請求項１から５の何れか１項に記載の液晶表示装置用回路が形成されている、
    ことを特徴とする液晶表示装置用基板。
  7. 　請求項６に記載の液晶表示装置用基板を備えている、
    ことを特徴とする液晶表示装置。
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