JP2006506683A - 液晶表示装置及びその駆動方法 - Google Patents
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Abstract
Description
液晶表示装置は、電界生成電極と偏光板を有している一対の表示板と、これら表示板間に入っていて、電界生成電極が生成した電界が印加される液晶層を含む。液晶層の分子は、電界方向に平行または、垂直に配列しようとする性質があるので、電界の強さが変化すれば分子の方向も変化する。液晶表示装置は、偏光板を通して液晶層に光を通過させ、液晶分子を再配向させることによって光の偏光を変える。偏光の変化は偏光板によって光の透過率変化として現れるので、これを利用して所望の画像を得る。
液晶表示装置の視野角を改善するために、多重ドメイン、補償フィルムなど多様な技術が開発されている。特に、広視野フィルムともいう補償フィルムを適用すれば、左右方向では他の広視野技術に比べてほとんど遜色がない視野特性を実現できる。しかし、上下方向では階調反転(ノーマリーブラックモード液晶表示装置で階調電圧を上げるによって増加するべき輝度が、むしろ減少したりノーマリーホワイトモード液晶表示装置でその反対に現れる現象)問題が依然として残っている。特に、下側の階調反転は非常に深刻な問題である。
また、多重ドメイン液晶表示装置の場合、正面のガンマ曲線と側面のガンマ曲線が一致しない現象が発生し、通常のTNモード液晶表示装置に比べても左右側面で劣等な視認性を示す。例えば、ドメインを形成するための開口部を備えた垂直配置(PVA)モード液晶表示装置の場合には、側面に向かうに従って全体的に画面が明ルック見え、白色側へ色相が移動する傾向があり、場合によっては高い階調の間の明るさの差がなくなって画面が崩れて見える場合も発生する。
好適には、画像信号補正部は、画像信号を記憶するメモリ部を含み、また、画像信号補正部は、第1画像信号をメモリ部に記憶しておき、第2画像信号が入力されたときに、メモリ部に記憶されている第1画像信号を読み出し、第2画像信号をメモリ部に記憶する。
メモリ部は、読取りポートと書き込みポートを備えたデュアルポートメモリを含むことが好ましい。
画像信号補正部は、また、第1画像信号と第2画像信号に依存して、メモリ部に印加される画像信号の経路を変更するマルチプレクサをさらに含み、該マルチプレクサは、外部装置から印加される制御信号に応じて経路を変更し、制御信号は、一つの画素行に対する画像信号の伝送時間と周期が同一な水平同期信号及びデータイネーブル信号に同期することが好ましい。
メモリ部は、一対の単一ポートメモリを含み、前記一対の単一ポートメモリは、交互に読取りと書き込み動作を行うことが好ましい。
画素は、相互に連接する上の画素と下の画素を含み、上の画素の第2画素は、下の画素の第1画素と容量結合されており、第1副画素と前記第2副画素との画素電極の面積比はa:bであり、上の画素への第1画像信号に対応するデータ電圧をV1、下の画素への前記第2画像信号に対応するデータ電圧をV2、電圧Vに対する透過率をT(V)とし、上の画素への画像補正画像信号に対応するデータ電圧をV1´とし、Cを定数とすると、V1´は、
このように、現在画像信号と以前画像信号に基づき、以前行に対する新たな補正画像信号を生成し、これは特に、画素間で容量結合された構造の液晶表示装置に有用である。
それによって、上下画素間のデータ電圧差によって発生する輝度差を補償するので、液晶表示装置の画質を改善する。
図面で複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似な部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分"上に"あるとする時、これは他の部分の"すぐ上に"ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、その以外の部分が他の部分の"すぐ上に"あるとする時には中間に他の部分がないことを意味する。
図1は、本発明の一つの実施例による液晶表示装置のブロック図であり、図2Aは、本発明の一つの実施例による液晶表示装置で液晶表示板アセンブリの等価回路図であり、図2Bは、本発明の他の実施例による液晶表示装置で液晶表示板アセンブリの等価回路図であり、図3は、本発明の一つの実施例による液晶表示装置で一つの副画素の等価回路図である。
図1に示したように、本発明による液晶表示装置は、液晶表示板アセンブリ300、該アセンブリ300に接続されたゲート駆動部400とデータ駆動部500、ゲート駆動部400に接続された駆動電圧生成部700、データ駆動部500に接続された階調電圧生成部800、及びこれらを制御する信号制御部600を含む。
表示信号線は、ゲート信号 ("走査信号"とも言う)を伝達する複数のゲート線G1-Gnとデータ信号を伝達するデータ線D1-Dmを含む。ゲート線G1-Gnは、ほぼ行方向へ伸びていて、互いにほぼ平行でなり、データ線D1-Dmはほぼ列方向に伸びていてこれも、互いにほぼ平行でなる。
表示信号線はまた、共通電圧Vcomなどの所定の電圧が印加される、ゲート線G1-Gnの間及びが疎の間に位置する複数の維持(ストレージ)電極線SLを含む。各維持電極線SLは、ゲート線G1-Gnの間及び画素の間に位置し、ほぼ行方向へ伸びていて、互いにほぼ平行でなる。この維持電極線SLは省略されることもできる。
図2A及び2Bに図示したように、各画素Pi,jは、一対の副画素P1 i,j、P2 i,jで構成されて、各副画素P1 i,j、P2 i,jは、ゲート線Giとデータ線Djに接続されたスイッチング素子Q1、Q2とこれに接続された液晶キャパシタCLC1、CLC2及びストレージキャパシタCST1、CST2を含む。ストレージキャパシタCST1、CST2は、省略することができ、その場合、維持電極線SLも不要である。
スイッチング素子Q1、Q2は、薄膜トランジスタなど三端子素子であり、ゲート線G1-Gnの一つに接続されている制御端子、データ線D1-Dmの一つに接続されている入力端子、及び液晶キャパシタCLC1、CLC2及びストレージキャパシタCST1、CST2に接続されている出力端子を有している。
液晶キャパシタCLC1、CLC2は、スイッチング素子Q1、Q2と共通電圧Vcomの間に、ストレージキャパシタCST1、CST2は、スイッチング素子Q1、Q2と維持電極線SLの間に接続されている。維持電極線SLがない場合、ストレージキャパシタCST1、CST2は隣接したゲート線に接続される。
各画素Pi,jの副画素P1 i,j、P2 i,jは、ゲート線Giに対して互いに反対側に位置する。各副画素行の副画素は、全て同一なゲート線に接続されており、一つのゲート線の両側に隣接した副画素行の副画素は、全てそのゲート線に接続されている。例えば、i番目ゲート線Giのすぐ上下に位置した二つの副画素行の副画素は、全てI番目ゲート線Giに接続されている。従って、本明細書でi番目画素行というと、i番目ゲート線Giに接続された二つの副画素行を共に意味する。
これとは異なって、各画素Pi,jの副画素P1 i,j、P2 i,jは、データ線Djに対して同じ方向に位置する。一つのゲート線に接続された画素の副画素は、全て該データ線に対して同じ方向に位置する。
反面、図2Bの場合には、一つのデータ線に接続された複数の画素の一部画素の副画素は、該データ線の一つの側に位置し、他の一部の画素の副画素は、その反対側に位置する。これを言い換えれば、一つの副画素列の一部の副画素は、その左側に位置したデータ線に接続されており、残りの副画素は、その右側に位置したデータ線に接続されている。
図2Bでは、データ線に関して画素の相対位置が交互に変わるように画素が配列されている。例えば、j番目データ線Djに接続された複数の画素の中で画素Pi,jの副画素P1 i,j、P2 i,jは、該データ線Djの右側に位置し、画素Pi+1,jの副画素P1 i+1,j、P2 i+1,jは左側に位置する。
各画素Pi,jの上及び下の副画素P1 i,j、P2 i,jは、各々上下に隣接した副画素行の副画素と結合キャパシタCppに接続されている。図2A及び2Bでは、1つの画素列の各副画素が、該画素列における隣接した副画素と結合されている。例えば、画素Pi,jの上側の副画素P1 i,jは、画素Pi-1,jの下側の副画素P2 i-1,jとに容量結合されており、画素Pi,jの下側の副画素P2 i,jは、その下側の画素Pi+1,jの上側の副画素P1 i+1,jと容量結合されている。このような同一画素列の副画素間での容量結合を、今後は"同列結合"という。
本発明の他の実施例によれば、異なる副画素列における画素が容量結合しており、今後、これを"異列結合"という。
図3に示したように、液晶表示板アセンブリ300は、互いに対向する下部表示板100と上部表示板200及び両者の液晶層3を含む。下部表示板100には、ゲート線Gi及びデータ線Djとスイッチング素子Q1及びストレージキャパシタCSTが備わっている。液晶キャパシタCLCは、下部表示板100の画素電極190と上部表示板200の共通電極270を二つの端子にして、二つの電極190、270の間の液晶層3は誘電体として機能する。
画素電極190は、スイッチング素子Q1に接続され、共通電極270は、上部表示板200の全面に形成されていて共通電圧Vcomに接続される。
画素電極190は、維持電極線SLと重なってストレージキャパシタCSTを構成し、隣接する画素電極と結合キャパシタCppによって接続されている。また、画素電極190及び共通電極270の少なくとも一方が複数の切開部を有したり電極上に突起が形成され、この場合、視野角が向上できる。
図3とは違って、共通電極270が下部表示板100に備わる場合もあり、この時には二つの電極190、270が全て線状または棒形に作られる。
一方、色表示を実現するためには、各画素が色相を表示できるようにすべきであるが、これは、各画素電極190に対応する領域に赤色、緑色、または青色の色フィルタ230を備えることによって可能である。図3において、色フィルタ230は、主に上部表示板200の該当する領域に形成されるので、上部表示板200を"色フィルタ表示板"という。しかし、下部表示板100の画素電極190上のまたは下に色フィルタ230を形成することもできる。
図4は、本発明の一つの実施例による液晶表示板アセンブリの配置図であり、図5Aは、図4の液晶表示板アセンブリのVA-VA´線による断面図であり、図5Bは、図4の液晶表示板アセンブリの薄膜トランジスタ表示板のVB-VB´線による断面図である。
本実施例による液晶表示装置は、薄膜トランジスタ表示板100、色フィルタ表示板200、そしてこれらの間に入っている液晶層3を含む。
ゲート線121及び維持電極線131は、AlとAl合金などのAl系金属、AgとAg合金などのAg系金属、MoとMo合金などのMo系金属、Cr、Ti、Taなどに作られる。これらは、物理的性質が異なる二つの膜、つまり、下部膜とその上の上部膜を含むことができる。上部膜は、ゲート線121と維持電極線131の信号遅延や電圧降下を減らすことができるように低い抵抗の金属、例えば、Al系金属または、Ag系金属から作られる。これとは異なって、下部膜は、他の物質、特に、ITOやIZOとの物理的、化学的、電気的接触特性に優れた物質、例えばTi、Ta、Cr、Mo系金属などで作られる。下部膜と上部膜の組み合わせの例としてはCr/Al-Nd合金がある。
ゲート線121と維持電極線131上には、窒化珪素(SiNX)などから作られたゲート絶縁膜140が形成されている。
ゲート絶縁膜140上には、水素化非晶質シリコン(a-Si:H)から作られた複数の線状及び島状半導体151、157が形成されている。線状半導体151は、主に列方向に伸びていて、ゲート電極124に向かって伸びて出た複数の突出部を含む。各突出部は中央部153、中央部153に対して反対側に位置した一対のチャネル部154a、154b、及びチャネル部154a、154bと接続されている外側部155a、155bを含む。
半導体151、157とオーミック接触部材161、165a、165b、167の側面もテーパ構造を有して傾斜角は30゜〜80゜範囲である。
接触部材161、165a、165b、167上には複数のデータ線171、複数対のドレイン電極175a、175b及び複数の結合部材177が形成されている。
各データ線171は、線状半導体151に沿って主に列方向に伸びていて、その分岐がゲート電極124上に伸びて出て、複数のソース電極173をなす。各対のドレイン電極175a、175bは、ソース電極173に対して互いに対向していて、ゲート電極124から上下に伸びている。
ゲート電極124、ソース電極173及びドレイン電極175a、175bは、チャネル部154a、154bと共に薄膜トランジスタを構成する。
データ線171、ドレイン電極175a、175b及び結合部材177は、Al系金属、Ag系金属、Mo系金属、Cr、Ti、Taなどの物質から作られ、多重層に構成できる。
ゲート線121と同様に、データ線171、ドレイン電極175a、175b及び結合部材177の側面は、30゜〜80゜の傾斜角を有することができる。
ここで、オーミック接触部材161、165a、165b、167は、半導体151、157とその上のデータ線171、ドレイン電極175a、175b及び結合電極177の間にだけ存在する。
しかし、線状及び島状半導体151、157は、データ線171、ドレイン電極175a、175b及び結合電極177が同一な平面模様を有しないこともある。例えば、線状半導体151は、チャネル部154a、154bを除いて全て省略される事も出来る。また、線状半導体151は、ゲート線121とデータ線171の効果的な電気的絶縁のために、これらと交差する部分にも存在できる。
保護膜180は、ドレイン電極175a、175bと結合電極177の端部を各々露出する複数の接触孔183a、183b、185と、データ線171の端部を露出する接触孔182を有している。ゲート絶縁膜140と保護膜180は、ゲート線121の端部を露出する接触孔181を有している。
保護膜180の上には、複数対の画素電極190a、190bと複数の接触補助部材91、92が形成されている。画素電極190a、190bと接触補助部材91、92は、ITOまたは、IZOなどの透明導電物質または、反射性金属から作られる。
一方、下の画素電極190bは、概して行方向に長く伸びている一つの線状切開部81を有していて、行方向に伸びた少なくとも一つの切開部をさらに含む。上の画素電極190aは、列方向に伸びた少なくとも一つの切開部を備えることができる。上の画素電極190aが上下の画素電極190a、190bの総面積の10%〜50%になることが好ましく、特に、20〜30%であることが好ましい。
接触補助部材91、92を含む領域を除いた薄膜トランジスタ表示板100前面には、配向膜11が形成されている。
図4及び図5Aを参考すれば、色フィルタ表示板200は、透明なガラスなどから作られた絶縁基板210上に形成されているブラックマトリックス220を含む。ブラックマトリックス220は、複数の開口部を有し、この開口部には、複数の赤、緑、青色の色フィルタ230が形成されている。色フィルタ230上には、オーバーコート膜250が形成されており、オーバーコート膜250上には、ITO、TZOなどの透明な導電物質から作られた共通電極270が形成されている。
画素電極190a、190bと共通電極270の切開部81、271、272、273は、位置が互いに変えることができる。つまり、行方向の切開部81は、上の画素190aに位置し、列方向の切開部271−273は、下の画素190bに位置することができる。
共通電極270上には、配向膜21が形成されている。
液晶層3の液晶分子は、電界が供給されていないときは、表示板100及び200の表面に水平配向または直交配向されるが、直交配向されるのが広視野角のために好ましい。
切開部81、271、272、273のうちの少なくとも一つは、保護膜180上に形成される突起に置き換えることができる。
結合電極177は、ゲート線121と同一層に形成されることができるが、この場合には、維持電極線131が結合電極177と接触しないように留意する必要がある。
階調電圧生成部800は、画素の透過率に関する二組の複数の階調電圧を生成する。一組の階調電圧は、共通電圧Vcomに対して正の値を有し、他の一組の階調電圧は、共通電圧Vcomに対して負の値を有する。
ゲート駆動部400は、スキャン駆動部ともいい、液晶表示板アセンブリ300のゲート線G1-Gnに接続され、駆動電圧生成部700からのゲートオン電圧Vonとゲートオフ電圧Voffの組み合わせからなるゲート信号をゲート線G1-Gnに印加する。
データ駆動部500は、ソース駆動部ともいい、液晶表示板アセンブリ300のデータ線D1-Dmに接続され、階調電圧生成部800からの階調電圧を選択し、データ信号としてデータ線D1-Dmに印加する。
信号制御部600は、ゲート駆動部400及びデータ駆動部500などの動作を制御する。
信号制御部600は、外部のグラフィック制御機(図示せず)からRGB画像信号R、G、B及びその表示を制御する入力制御信号、例えば、垂直同期信号Vsyncと水平同期信号Hsync、メインクロックCLK、データイネーブル信号DEなどが提供される。信号制御部600は、入力制御信号に基づいてゲート制御信号CONT1及びデータ制御信号CONT2を生成し、画像信号R、G、Bを液晶表示板アセンブリ300の動作条件に合うように適切に処理した後、ゲート制御信号CONT1をゲート駆動部400に供給し、データ制御信号CONT2と処理した画像信号R´、G´、B´をデータ駆動部500に供給する。
ゲート制御信号CONT1は、1フレームの開始を知らせる垂直同期開始信号STV、ゲートオン電圧Vonの出力時期を制御するゲートクロック信号CPV及びゲートオン電圧Vonの持続時間を規定する出力イネーブル信号OEなどを含む。データ制御信号CONT2は、水平周期の開始を知らせる水平同期開始信号STH、データ線D1-Dmに該当するデータ電圧を印加するように指示するロード信号LOAD、共通電圧Vcomに対するデータ電圧の極性を反転させる反転制御信号RVS及びデータクロック信号HCLKなどを含む。
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1に応答してゲートオン電圧Vonをゲート線G1-Gnに印加し、ゲート線G1-Gnに接続されたスイッチング素子Q1、Q2を導通させる。
それによって、導通したスイッチング素子Q1、Q2を通じて対応する画素に該当するデータ電圧が印加される。
水平同期信号、データイネーブル信号DE、及びゲートクロック信号CPVの1周期に等しい1水平期間(1H)の1画素行の走査が終了すると、次の画素行が走査される。このような方式で繰り返すことによって、1フレームの間、全てのゲート線G1-Gnに対して順次にゲートオン電圧Vonを印加し、全ての画素にデータ信号を印加する。1フレームが終わると、次のフレームが始まり、画素各々に印加されるデータ電圧の極性が以前フレームでの極性と反対になるように、データ駆動部500に印加される反転制御信号RVSの状態が制御される("フレーム反転")。この時、1フレーム内でも反転制御信号RVSの特性によって、一つのデータ線を通じて流れるデータ電圧の極性を変更させたり(“ライン反転”)、1つのパケット毎に印加されるデータ電圧の極性を変更させることができる(“ドット反転”)。
di+1 jがd'i+1 jと同一極性であれば、Δdi+1 jの極性がdi jと同一なので、
ドット反転または、ライン反転の場合のように、di+1 jがdi jと反対極性であれば、Δdi+1 jの極性がdi jと反対であるので、つまり、−Δdi+1 jの極性がdi jの極性と同一なので、
一方、画素Pi,jの下側の副画素P2 jに充電される画素電圧は、図2に示すように、下画素Pi,j+1に対する前フレームと現在フレームのデータ差電圧の大きさと関連がある。
理解を容易にするために、停止画像を想定する。停止画像である場合、前フレームのデータ電圧の絶対値が、現在フレームのデータ電圧の絶対値と同一である。フレーム反転を考慮すれば、d'+1 j=−di+1 jであるので、
式(6)から、ある画素行の画素に全て同一なデータ電圧が印加されると仮定しても、該画素行の画素の画素電圧は、その次の画素行に印加されるデータ電圧の大きさに依存することが分かる。
特に、下の画素行における画素電圧の偏差が大きい場合には、上の画素行における画素電圧の偏差が大きくなる。
すると、画素Pi,jの明るさTijは、
式(8)から分かるように、下の画素行に対するデータ電圧の大きさの偏差が画素別に大きくなると、上の画素行の画素の透過率の差も大きくなる。
例えば停止画像とする。
i番目画素行のj番目画素とその下の画素に同一なデータ電圧が印加されれば、ドット反転の場合、上下の画素の極性が反対であるので、di j=−di+1 jであり、一方、上下の画素の極性が同一ならばdi j=di+1 jであるので、以下の式が成立する。
図7は、本発明の一つの実施例による画素電圧補正部のブロック図である。
図7に示したように、画素電圧補正部は、一つの行の画素に対する画像信号R、G、Bを記憶する赤色(R)、緑色(G)、そして、青色(B)用メモリ621〜623、メモリ621〜623に接続されているメモリ書込み制御部610及びメモリ読取り制御部630と、画像信号R、G、Bを受信し、メモリ読取り制御部630に接続されているデータ補正部640を含む。
メモリ621〜623各々は、読取り・書き込みが同時に可能な二重ポートメモリとして、メモリ書込み制御部610とメモリ読取り制御部630に接続されたアドレス端子とデータ端子を備えており、一つの行の画素に対する画像信号R、G、Bを記憶できる。
メモリ読取り制御部630は、メモリ621〜623各々に記憶された一つの行の画素に対する画像信号R、G、Bを読み出し、データ補正部640に伝達する。
データ補正部640は、メモリ読取り制御部630からの画像信号R、G、Bを現在入力される一つの行の画像信号R、G、Bと比較した後、先に説明した方式で決定された補正画像信号が記憶されているルックアップテーブルから該当する補正画像信号R´、G´、B´を検索し、データ駆動部500に供給する。
本発明の実施例において、このような構造を有する画素電圧補正部は、信号制御部600に内蔵されているが、信号制御部600と別途に独立的に存在することもできる。
まず、外部からメモリ書込み制御部610とデータ補正部640に画像信号R、G、Bが入力されれば、メモリ書込み制御部610は、画像信号R、G、Bを該当する赤色、緑色及び青色用メモリ621〜623の該当するアドレスに順次に書き込む。この書き込み動作は、メモリ書込み制御部610がデータ端子を通じて画像信号をメモリ621〜623に供給すると同時にアドレス端子を通じて書き込む位置を知らせるアドレス信号ASをメモリ621〜623に印加することによって行われる。
この時、データ補正部640は、外部から次の画素行に対する画像信号(以下、"現在画像信号"とする)を受信し始める。データ補正部640は、メモリ読取り制御部630からの以前画像信号を現在画像信号と比較し、二つの画像信号によって決められる値をルックアップテーブルから選択し、以前画像信号の補正画像信号R´、G´、B´としてデータ駆動部500に出力する。
以前画像信号値と現在画像信号値を比較し、二つの値が同一であるか、二つの値の差が一定値以下であれば、以前画像信号をそのまま補正画像信号R´、G´、B´として出力する。これとは異なって、二つの値が異なってその差が一定値の以上であれば、ルックアップテーブルから該当する値を探し、補正画像信号として出力する。この時、ルックアップテーブルに記憶されている値は、例えば、図8に示した形態でありうる。ここで、xi,iは、式(11)の関係式から得た結果である。
一方、メモリ読取り制御部630がメモリ621〜623から以前画像信号を読み出す間、メモリ書込み制御部610は、現在画像信号をメモリ621〜623に書き込む。この時、読取り動作と書き込み動作は、同時に行われることができ、書き込み動作が読取り動作より遅れて進められることもできる。
このように、本実施例では、現在画像信号と以前画像信号に基づいて、新たな補正画像信号を生成し、データ駆動部に印加するので、上下の画素間の階調差によって現れる同じ行の画素間の明るさの差を補償できる。
図9は、本発明の他の実施例による画素電圧補正部の回路図である。
図7に示した画素電圧補正部との主な差異点は、同時に読取り書き込みが不可能である単一ポートメモリを使用するという点である。具体的に、図9に示した画素電圧補正部は、画像信号R、G、Bを受信するマルチプレクサ650、このマルチプレクサ650の出力端子各々に接続された一対の第1及び第2メモリ制御部611、612、アドレス端子とデータ端子を通じてこれら第1及び第2メモリ制御部611、612に各々接続された一対の第1及び第2赤色用メモリ621A、621B、一対の第1及び第2緑色用メモリ622A、622B、及び一対の第1及び第2青色用メモリ623A、623B、並びに第1及び第2メモリ制御部611、612に接続されたデータ補正部640を含んでいる。
まず、画像信号R、G、Bが入力され、この時の制御信号CSの状態が"ハイ"であれば、マルチプレクサ650の画像信号出力経路は、第1経路Aになる。したがって、マルチプレクサ650は、第1メモリ制御部611に画像信号R、G、Bを伝送する。第1メモリ制御部611は、データ補正部640に画像信号R、G、Bを伝送すると同時に第1メモリ621A、622A、623A各々の該当するアドレスを指定するアドレス信号ASを、画像信号R、G、Bと共に第1メモリ621A、622A、623Aに送り、画像信号を記憶させる。
データ補正部640は、以前画像信号を現在画像信号R、G、Bと比較し、この現在画像信号R、G、Bと以前画像信号の値に依存して決められる補正画像信号R´、G´、B´を選択して出力する。
Claims (12)
- ゲート線とデータ線に各々接続されており、行列の形態に配列された複数の画素を含む液晶表示装置を駆動する装置であって、
複数の階調電圧を生成する階調電圧生成部、
一つの画素行に対する第1画像信号と次の画素行に対する第2画像信号を順次に受信し、前記第1画像信号と前記第2画像信号によって予め決められている補正画像信号を選択し、該補正画像画像信号を出力する画像信号補正部、及び
前記複数の階調電圧の中で前記画像信号補正部からの前記補正画像信号に該当する階調電圧を選択し、データ電圧として前記画素に印加するデータ駆動部
を含む液晶表示装置の駆動装置。 - 前記画像信号補正部は、画像信号を記憶するメモリ部を含む、請求項1に記載の液晶表示装置の駆動装置。
- 前記画像信号補正部は、前記第1画像信号を前記メモリ部に記憶しておき、前記第2画像信号が入力されたときに、前記メモリ部に記憶されている前記第1画像信号を読み出し、前記第2画像信号を前記メモリ部に記憶する、請求項2に記載の液晶表示装置の駆動装置。
- 前記メモリ部は、読取りポートと書き込みポートを備えたデュアルポートメモリを含む、請求項3に記載の液晶表示装置の駆動装置。
- 前記画像信号補正部は、前記第1画像信号と前記第2画像信号に依存する補正画像信号を記憶するデータ補正部をさらに含む、請求項2に記載の液晶表示装置の駆動装置。
- 前記データ補正部は、ルックアップテーブルである、 請求項5に記載の液晶表示装置の駆動装置。
- 前記画像信号補正部は、前記第1画像信号と前記第2画像信号に依存して、前記メモリ部に印加される、前記画像信号の経路を変更するマルチプレクサをさらに含む、請求項2に記載の液晶表示装置の駆動装置。
- 前記マルチプレクサは、外部装置から印加される制御信号に応じて前記経路を変更し、前記制御信号は、一つの画素行に対する画像信号の伝送時間と周期が同一な水平同期信号及びデータイネーブル信号に同期する、請求項7に記載の液晶表示装置の駆動装置。
- 前記メモリ部は、一対の単一ポートメモリを含み、前記一対の単一ポートメモリは、交互に読取りと書き込み動作を行う、請求項7に記載の液晶表示装置の駆動装置。
- 前記画素はそれぞれ、第1副画素と第2副画素を含み、前記第1及び第2副画素はそれぞれ、前記ゲート線の一つと前記データ線の一つに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素電極を含み、前記第1及び第2副画素は、隣接した他の副画素と容量結合されている、請求項1に記載の液晶表示装置の駆動装置。
- 複数のゲート線、前記複数のゲート線と交差する複数のデータ線、前記複数のゲート線の一つと前記複数のデータ線の一つに各々接続されている複数のスイッチング素子、並びに、前記スイッチング素子に接続されている画素電極を含む液晶表示装置の駆動方法において、
第1画素行の画像信号をメモリに書き込むステップ、
第2画素行の画像信号が入力されたときに、前記第1画素行の画像信号を読み出し、前記第2画素行の画像信号を前記メモリに書き込むステップ、
前記第1画素行の画像信号と前記第2画素行の画像信号によって決められる補正画像信号を選択するステップ、及び
前記補正画像信号を前記スイッチング素子を通じて前記画素に印加するステップ
を含む液晶表示装置の駆動方法。
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