KR20070034145A - 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치 - Google Patents

액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치 Download PDF

Info

Publication number
KR20070034145A
KR20070034145A KR1020050088460A KR20050088460A KR20070034145A KR 20070034145 A KR20070034145 A KR 20070034145A KR 1020050088460 A KR1020050088460 A KR 1020050088460A KR 20050088460 A KR20050088460 A KR 20050088460A KR 20070034145 A KR20070034145 A KR 20070034145A
Authority
KR
South Korea
Prior art keywords
thin film
gate line
data
liquid crystal
gray
Prior art date
Application number
KR1020050088460A
Other languages
English (en)
Other versions
KR101182771B1 (ko
Inventor
창학선
유승후
김현욱
김연주
도희욱
신경주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050088460A priority Critical patent/KR101182771B1/ko
Priority to TW095129052A priority patent/TWI386882B/zh
Priority to CN2006101540214A priority patent/CN1936682B/zh
Priority to US11/524,022 priority patent/US7817124B2/en
Priority to JP2006258289A priority patent/JP5059363B2/ja
Publication of KR20070034145A publication Critical patent/KR20070034145A/ko
Priority to US12/892,568 priority patent/US8207923B2/en
Application granted granted Critical
Publication of KR101182771B1 publication Critical patent/KR101182771B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G09G2300/0447—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations for multi-domain technique to improve the viewing angle in a liquid crystal display, such as multi-vertical alignment [MVA]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0673—Adjustment of display parameters for control of gamma adjustment, e.g. selecting another gamma curve
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 멀티-도메인 VA 모드에서 시인성 및 투과율을 향상시킬 수 있는 액정 패널과 그의 구동 방법 및 그를 이용한 액정 표시 장치에 관한 것이다.
본 발명의 한 특징에 따른 액정 패널은 상하로 분할되고 면적이 서로 다른 제1 및 제2 계조 영역을 갖으며, 인접한 서브 화소와 상기 제1 및 제2 계조 영역이 상하로 엇갈려 배열된 다수의 서브 화소와; 상기 제1 및 제2 계조 영역을 독립적으로 구동하는 다수의 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되어 상기 제1 및 제2 계조 영역 각각에 공급될 제1 및 제2 데이터 신호를 공급하는 다수의 데이터 라인과; 상기 다수의 박막 트랜지스터를 수평 기간 단위로 구동하는 다수의 게이트 라인을 구비하고; 상기 박막 트랜지스터는 다수의 게이트 라인 중 한 게이트 라인이 구동될 때 상기 제1 계조 영역들이 구동되고, 다른 게이트 라인이 구동될 때 상기 제2 계조 영역들이 구동되도록 상기 제1 및 제2 계조 영역 각각과 접속된 것을 특징으로 한다.
멀티-도메인 VA, 지그-재그,

Description

액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정 표시 장치{LIQUID CRYSTAL DISPLAY PANEL AND METHOD OF DRIVING THE SAME AND LIQUID CRYSTAL DISPLAY APPARATUS USING THE SAME}
도 1은 본 발명의 제1 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 2는 본 발명의 제2 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 3은 도 1 및 도 2에 도시된 액정 패널을 이용한 본 발명의 제1 실시 예에 따른 액정 표시 장치를 도시한 블록도.
도 4는 본 발명의 제2 실시 예에 따른 액정 표시 장치를 도시한 블록도.
도 5는 도 4에 도시된 감마 전압부에 적용된 감마 곡선을 도시한 그래프.
도 6은 본 발명의 제3 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 7은 본 발명의 제4 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 8은 본 발명의 제5 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조 를 도시한 평면도.
도 9는 본 발명의 제6 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 10은 본 발명의 제7 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 11은 본 발명의 제8 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 12는 본 발명의 제9 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
도 13은 본 발명의 제10 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
VH : 고계조 영역 VL : 저계조 영역
2 : 게이트 전극 4 : 소스 전극
6 : 드레인 전극 8 : 컨택부
12, 30 : 액정 패널 14, 24 : 게이트 드라이버
16, 26 : 데이터 드라이버 18, 38 : 감마 전압부
32 : 스위치 20, 40 : 타이밍 컨트롤러
34 : 고계조 감마 전압부 36 : 저계조 감마 전압부
본 발명은 액정 표시 장치에 관한 것으로, 특히 멀티-도메인의 계조 조합으로 광시야각을 구현하면서 투과율 및 시인성을 향상시킬 수 있는 액정 표시 패널과, 그의 구동 방법 및 그를 이용한 액정 표시 장치에 관한 것이다.
액정 표시 장치는 전계에 따라 액정 분자를 구동시켜 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다. 이러한 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 시야각 한계점을 극복하기 위하여 광시야각 기술로 발전하고 있다.
액정 표시 장치의 대표적인 광시야각 기술로는 멀티-도메인 VA(Multi-domain Vertical Alignment) 모드가 이용된다. VA 모드는 음의 유전율 이방성을 갖는 액정 분자들이 수직으로 배향되고 전계 방향에 수직하게 구동되어 광투과율을 조절하게 된다. 이러한 VA 모드는 전압 미인가시 액정 분자들의 배향 방향과 직교하는 편광자에 의해 빛의 투과가 차단되므로 노멀리 블랙 모드(Normally Black Mode)가 된다. 특히, 멀티-도메인 VA 모드는 각 서브 화소를 멀티-도메인으로 분할하여 액정 분자를 대칭적으로 배열시킴으로써 투과율 변화가 대칭적으로 발생하여 광시야각을 얻게 된다. 멀티-도메인은 돌기 또는 슬릿을 이용하여 형성된다.
돌기를 이용한 VA 모드는 상하판에 돌기를 형성하여 액정 분자들이 그 돌기를 기준으로 대칭된 프리-틸트(Pre-tilt)를 형성한 상태에서 전압을 인가하여 프리-틸트된 방향으로 구동되게 함으로써 멀티-도메인을 형성하게 된다. 그런데, 돌기를 이용한 VA 모드는 돌기에 의한 액정 분자들의 규제력이 약하여 돌기 주변에서 빛샘이 발생함으로써 시인성이 낮은 단점이 있다.
슬릿 패턴을 이용한 VA 모드, 즉 PVA(Patterned Vertical Alignment) 모드는 상하판의 공통 전극 및 화소 전극에 슬릿을 형성하여 그 슬릿에 의해 발생된 프린지 전계(Fringe Field)를 이용하여 액정 분자들이 슬릿을 기준으로 대칭적으로 구동되게 함으로써 멀티-도메인을 형성하게 된다. 그런데, PVA 모드는 직사각형 형상을 갖는 서브 화소의 가장자리에서 발생되는 측면 전계(Lateral Filed)로 인하여 액정 배향이 흐트러지면서 에지 텍스쳐(Edge Texture)와 같은 현상이 발생함으로써 측면 시인성이 나쁘고 투과율이 낮은 문제점이 있다.
따라서, 본 발명의 목적은 멀티-도메인 VA 모드에서 시인성 및 투과율을 향상시킬 수 있는 액정 패널과 그의 구동 방법 및 그를 이용한 액정 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 특징에 따른 액정 패널은 상하 로 분할되고 면적이 서로 다른 제1 및 제2 계조 영역을 갖으며, 인접한 서브 화소와 상기 제1 및 제2 계조 영역이 상하로 엇갈려 배열된 다수의 서브 화소와; 상기 제1 및 제2 계조 영역을 독립적으로 구동하는 다수의 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되어 상기 제1 및 제2 계조 영역 각각에 공급될 제1 및 제2 데이터 신호를 공급하는 다수의 데이터 라인과; 상기 다수의 박막 트랜지스터를 수평 기간 단위로 구동하는 다수의 게이트 라인을 구비한다.
상기 제1 및 제2 계조 영역은 수평 및 수직 방향을 따라 교번적으로 배열된다.
상기 제1 및 제2 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭된 경사각을 갖는 지그-재그 구조로 형성된다.
상기 게이트 라인 중 한 게이트 라인은 상기 제1 및 제2 계조 영역의 꺽인 부분과 중첩되게 형성되고, 다른 게이트 라인은 상하로 인접한 상기 서브 화소의 경계부와 중첩되게 형성된다.
그리고, 본 발명의 제1 특징에 따른 액정 패널은 상기 상하로 인접한 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비한다.
상기 박막 트랜지스터는 상기 스토리지 라인과 근접하거나, 중첩된 접속부에 의해 상기 제1 및 제2 계조 영역 각각의 화소 전극과 접속된다.
상기 목적을 달성하기 위하여, 본 발명의 제1 특징에 따른 액정 패널의 구동 방법은 입력 데이터 신호를 룩-업 테이블을 이용하여 상기 제1 및 제2 데이터 신호로 변조하는 단계와; 상기 제1 및 제2 데이터 신호가 교번적으로 배열되게 정렬하 는 단계와; 상기 제1 및 제2 데이터 신호가 교번되게 정렬된 데이터 신호를 감마 전압을 이용하여 아날로그 데이터 신호로 변환하는 단계와; 상기 게이트 라인이 구동되는 수평 기간마다 교번적으로 배열된 상기 제1 및 제2 데이터 신호를 상기 다수의 데이터 라인에 동시에 공급하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제1 특징에 따른 액정 표시 장치는 상기 제1 특징에 따른 액정 패널과; 상기 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와; 상기 액정 패널의 데이터 라인을 구동하는 데이터 드라이버와; 상기 게이트 드라이버 및 데이터 드라이버를 제어하고 외부로부터 입력된 데이터 신호를 상기 제1 및 제2 데이터 신호로 변조하여 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러를 구비한다.
상기 타이밍 컨트롤러는 상기 입력 데이터 신호에 대응된 상기 제1 및 제2 데이터 신호가 미리 저장된 룩-업 테이블을 이용하여 상기 입력 데이터 신호를 상기 제1 및 제2 데이터 신호로 변조한다.
상기 수평 기간마다 상기 제1 및 제2 데이터 신호의 배열 순서가 바뀌게 된다.
상기 목적을 달성하기 위하여, 본 발명의 제2 특징에 따른 액정 패널은 상하로 분할되고 면적이 서로 다른 제1 및 제2 계조 영역을 갖으며, 인접한 서브 화소와 상기 제1 및 제2 계조 영역이 상하로 엇갈려 배열된 다수의 서브 화소와; 상기 제1 및 제2 계조 영역을 독립적으로 구동하는 다수의 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되어 상기 제1 및 제2 계조 영역 각각에 공급될 제1 및 제2 데이터 신호를 공급하는 다수의 데이터 라인과; 상기 다수의 박막 트랜지스터를 수평 기간 단위로 구동하는 다수의 게이트 라인을 구비하고; 상기 박막 트랜지스터는 다수의 게이트 라인 중 한 게이트 라인이 구동될 때 상기 제1 계조 영역들이 구동되고, 다른 게이트 라인이 구동될 때 상기 제2 계조 영역들이 구동되도록 상기 제1 및 제2 계조 영역 각각과 접속된 것을 특징으로 한다.
상기 제1 및 제2 계조 영역은 수평 및 수직 방향을 따라 교번적으로 배열된다.
상기 제1 및 제2 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭된 경사각을 갖는 지그-재그 구조로 형성된다.
상기 게이트 라인 중 제1 게이트 라인은 상기 제1 및 제2 계조 영역의 꺽인 부분과 중첩되게 형성되고, 제2 게이트 라인은 상하로 인접한 상기 서브 화소의 경계부와 중첩되게 형성된다.
그리고, 본 발명의 제2 특징에 따른 액정 패널은 상기 상하로 인접한 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비한다.
상기 제1 게이트 라인과 접속된 박막 트랜지스터는 상기 스토리지 라인을 기준으로 상단 및 하단에 위치한 제1 계조 영역 각각과 접속되고, 상기 제2 게이트 라인과 접속된 박막 트랜지스터는 상기 스토리지 라인을 기준으로 상단 및 하단에 위치한 제2 계조 영역 각각과 접속된다.
상기 박막 트랜지스터는 그의 드레인 전극이 상기 스토리지 라인 쪽으로 신장되어 그 스토리지 라인과 근접하거나, 중첩된 컨택부를 통해 해당 계조 영역과 접속된다.
상기 제1 게이트 라인과 접속된 박막 트랜지스터와 상기 제1 계조 영역과의 컨택부는 상기 스토리지 라인 방향을 따라 그 스토리지 라인의 상단 및 하단에 교번적으로 위치하게 된다.
상기 제2 게이트 라인과 접속된 박막 트랜지스터와 상기 제2 계조 영역과의 컨택부는 상기 스토리지 라인 방향을 따라 그 스토리지 라인의 상단 및 하단에 교번적으로 위치하게 된다.
한 서브 화소에 포함된 상기 제1 계조 영역과 접속된 박막 트랜지스터와, 상기 제2 계조 영역과 접속된 박막 트랜지스터가 인접한 서로 다른 데이터 라인과 접속된다.
상기 제1 게이트 라인과 접속된 박막 트랜지스터는 제1 측으로 인접한 데이터 라인과 접속되고, 상기 제2 게이트 라인과 접속된 박막 트랜지스터는 제2 측으로 인접한 데이터 라인과 접속된다.
상기 게이트 라인은 상하로 인접한 상기 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된다.
또한, 본 발명의 제2 특징에 따른 액정 패널은 상기 제1 및 제2 계조 영역 각각의 꺽인 부분과 중첩된 스토리지 라인을 추가로 구비한다.
상기 게이트 라인 중 제1 게이트 라인과 접속된 박막 트랜지스터는 그 제1 게이트 라인을 기준으로 상부 및 하부에 위치하는 제1 계조 영역과 각각 접속되고, 제2 게이트 라인과 접속된 박막 트랜지스터는 그 제2 게이트 라인을 기준으로 상부 및 하부에 위치하는 제2 계조 영역과 각각 접속된다.
상기 제1 계조 영역은 상기 제1 게이트 라인을 따라 상기 상부 및 하부에 교번적으로 배열되고, 상기 제2 계조 영역은 상기 제2 게이트 라인을 따라 상기 상부 및 하부에 교번적으로 배열된다.
상기 제1 게이트 라인 및 제2 게이트 라인과 각각 접속된 박막 트랜지스터의 데이터 신호 인가 방향이 제1 및 제2 계조 영역의 위치에 따라 교번적으로 바뀌게 된다.
상기 제1 게이트 라인과 접속된 박막 트랜지스터와 상기 제1 계조 영역과의 컨택부 위치가 상기 제1 계조 영역의 위치에 따라 교번적으로 바뀌게 되고, 상기 제2 게이트 라인과 접속된 박막 트랜지스터와 상기 제2 계조 영역과의 컨택부 위치가 상기 제2 계조 영역의 위치에 따라 교번적으로 바뀌게 된다.
상기 컨택부는 상기 스토리지 라인과 중첩되게 형성된다.
한 서브 화소에 포함된 상기 제1 계조 영역과 접속된 박막 트랜지스터와, 상기 제2 계조 영역과 접속된 박막 트랜지스터가 인접한 서로 다른 데이터 라인과 접속된다.
상기 목적을 달성하기 위하여, 본 발명의 제3 특징에 따른 액정 패널은 제1 감마 곡선에 따른 제1 데이터 신호가 공급되는 제1 계조 영역과, 제2 감마 곡선에 따른 제2 데이터 신호가 공급되는 제2 계조 영역과, 상기 제2 계조 영역과 접속된 제3 계조 영역을 구비하는 각 서브 화소와; 상기 제1 계조 영역을 구동하는 제1 박막 트랜지스터와; 상기 제2 및 제3 계조 영역을 구동하는 제2 박막 트랜지스터와; 상기 제1 및 제2 박막 트랜지스터와 접속되어 상기 제1 및 제2 데이터 신호를 공급하는 데이터 라인과; 상기 제1 박막 트랜지스터를 구동하는 제1 게이트 라인과; 상기 제2 박막 트랜지스터를 구동하는 제2 게이트 라인을 구비한다.
상기 제1 박막 트랜지스터와 접속된 상기 제1 계조 영역은 상기 제1 게이트 라인을 기준으로 상부에 배열되고, 상기 제2 박막 트랜지스터와 접속된 상기 제2 및 제3 계조 영역은 상기 제1 게이트 라인을 기준으로 하부에 배열되거나, 상기 제2 및 제2 계조 영역 중 어느 한 계조 영역이 상기 상부에 배열된다.
상기 제2 및 제3 계조 영역은 한 서브 화소에는 상기 하부에 배열되고, 양측으로 인접한 서브 화소에는 상기 제2 및 제2 계조 영역 각각이 상기 상하부에 각각 배열된다.
상기 제1 내지 제3 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭된 경사각을 갖는 지그-재그 구조로 형성된다.
그리고, 본 발명의 제3 특징에 따른 액정 패널은 상기 상하로 인접한 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비한다.
상기 박막 트랜지스터와 상기 계조 영역의 컨택부는 상기 스토리지 라인과 중첩된다.
상기 목적을 달성하기 위하여, 본 발명의 제2 및 제3 특징에 따른 액정 패널의 구동 방법은 제1 감마 곡선에 따른 제1 감마 전압 세트를 생성하는 단계와; 제2 감마 곡선에 따른 제2 감마 전압 세트를 생성하는 단계와; 상기 게이트 라인이 구동되는 수평 기간 단위로 상기 제1 및 제2 감마 전압 세트 중 어느 하나의 감마 전 압 세트를 선택하여 출력하는 단계와; 외부로부터 입력된 데이터 신호를 상기 수평 기간 단위로 상기 어느 하나의 감마 전압 세트를 이용하여 상기 제1 계조 영역에 각각 공급될 제1 데이터 신호 또는 상기 제2 계조 영역에 공급될 제2 데이터로 변환하여 상기 데이터 라인으로 공급하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제2 특징에 따른 액정 표시 장치는 상기 제2 및 제3 특징에 따른 액정 패널과; 상기 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와; 제1 감마 곡선에 따른 제1 감마 전압 세트를 생성하는 제1 감마 전압 생성부와; 제2 감마 곡선에 따른 제2 감마 전압 세트를 생성하는 제2 감마 전압 생성부와; 상기 게이트 라인이 구동되는 수평 기간 단위로 상기 제1 및 제2 감마 전압 세트 중 어느 하나의 감마 전압 세트를 선택하여 출력하는 스위치와; 외부로부터 입력된 데이터 신호를 상기 수평 기간 단위로 상기 스위치를 통해 공급된 어느 하나의 감마 전압 세트를 이용하여 상기 제1 계조 영역에 각각 공급될 제1 데이터 신호 또는 상기 제2 계조 영역에 공급될 제2 데이터로 변환하여 상기 데이터 라인으로 공급하는 데이터 드라이버와; 상기 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비한다.
상기 스위치는 상기 데이터 드라이버에 내장된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 1은 본 발명의 제1 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이고, 도 2는 본 발명의 제2 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 1 및 도 2에 도시된 액정 패널의 각 화소는 지그-재그(Zig-zag) 구조의 R, G, B 서브 화소를 구비한다.
R, G, B 서브 화소 각각은 시인성 향상을 위하여 서로 다른 감마 곡선에 따라 구동되는 고계조 영역(VH)과, 저계조 영역(VL)으로 분할된다. 이러한 고계조 영역(VH)과 저계조 영역(VL)은 서로 다른 박막 트랜지스터(TFT)에 의해 독립적으로 구동된다.
특히, 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 시인성 향상을 위한 최적 비율인 1:2로 분할된다. 또한, 투과율 향상을 위하여 2개의 서브 화소 영역을 3분할하여 1분할 영역인 고계조 영역(VH)과, 2분할 영역인 저계조 영역(VL)이 상하로 배치되고, 인접한 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)과는 상하로 엇갈리게 배치된다. 이에 따라, 수평 방향 및 수직 방향으로 진행할 수록 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)이 교번적으로 배치된다.
또한, 상하로 분리된 각 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)은 지그-재그 구조로 경사진 좌우 측변(Side)을 갖도록 형성된다. 예를 들면, 도 1 및 도 2에 도시된 바와 같이 고계조 영역(VH) 및 저계조 영역(VL) 각각의 좌우 측변은 중앙부의 접점을 기준으로 대칭된 45도의 경사각을 갖도록 형성된다. 이에 따라, 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)의 좌우 측변이 그 고계조 영역(VH) 및 저계조 영역(VL) 각각에서 좌우 도메인 분할을 위하여 화소 전극 및 공통 전극에 서로 엇갈리게 형성된 슬릿과 나란하게 된다. 이 결과, 각 서브 화소의 좌우 측면 전계가 액정 제어에 도움을 줌으로써 투과율을 향상시킬 수 있게 된다.
이러한 지그-재그 구조를 갖는 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 도 1에 도시된 바와 같이 센터 얼라인드(Center Aligned) 구조로 정렬되거나, 도 2에 도시된 바와 같이 에지 얼라인드(Edge Aligned) 구조로 정렬된다.
도 1에 도시된 센터 얼라인드 구조는 고계조 영역(VH)의 대칭된 좌측변의 접점(N)이 인접한 두 데이터 라인(DL) 사이의 중심점과 일치하도록 고계조 영역(VH) 및 저계조 영역(VL)을 정렬시킨 구조이다.
도 2에 도시된 에지 얼라인드 구조는 수평 방향으로 인접한 2개의 서브 화소 중 그의 좌측변 상에 위치하는 저계조 영역(VL)의 접점(N1)과 고계조 영역(VH)의 접점(N2)이 같은 수직선상에 위치하고, 그의 우측변 상에 위치하는 다른 고계조 영역(VH)의 접점(N3)과 저계조 영역(VL)의 접점(N4)이 같은 수직선상에 위치하도록 고계조 영역(VH) 및 저계조 영역(VL)을 정렬시킨 구조이다.
이러한 지그-재그 구조의 서브 화소는 고계조 영역(VH) 및 저계조 영역(VL)에 형성된 화소 전극과, 그 화소 전극과 정렬되어 중첩된 R, G, B 칼라 필터의 형상에 의해 결정된다. 다시 말하여, 각 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)에 형성된 화소 전극과 R, G, B 칼라 필터가 전술한 지그-재그 구조를 갖게 된다.
화소 전극은 각 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL) 각각에 독립적으로 형성되고 서로 다른 박막 트랜지스터(TFT)에 의해 구동된다. 이러한 화 소 전극은 박막 트랜지스터(TFT)와 함께 하판에 형성되고, 상판에 형성된 공통 전극과 전계를 형성하여 상하판 사이에 수직 배향된 액정 분자들을 구동하게 된다. 이때, 고계조 영역(VH) 및 저계조 영역(VL) 각각에 멀티-도메인을 형성하기 위하여 화소 전극과 공통 전극은 서로 엇갈린 구조의 슬릿을 구비한다. 예를 들면, 고계조 영역(VH)은 공통 전극 및 화소 전극에 서로 엇갈리게 형성된 슬릿에 의해 상하좌우 4개의 도메인으로 분할되고, 저계조 영역(VL)은 8개의 도메인으로 분할된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)의 스캔 신호에 응답하여 데이터 라인(DL)의 데이터 신호를 화소 전극에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(GL)과 접속된 게이트 전극(2), 데이터 라인(DL)과 접속된 소스 전극(4)과, 컨택부(8)를 통해 화소 전극과 접속된 드레인 전극(6)과, 소스 및 드레인 전극(4, 6) 사이에 채널을 형성하는 반도체층을 구비한다.
특히, 각 서브 화소에서 상하로 분리된 고계조 영역(VH) 및 저계조 영역(VL)은 서로 다른 게이트 라인(GL)과 접속된 박막 트랜지스터(TFT)를 통해 독립적으로 구동된다.
예를 들면, 도 1 및 도 2에 도시된 바와 같이 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각과 제1 게이트 라인(GL1) 사이에 접속된 박막 트랜지스터(TFT)에 의해 제1 게이트 라인(GL1)이 구동될 때 R 저계조 영역(VL), G 고계조 영역(VH), B 저계조 영역(VL)이 구동된다. 그리고, 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각과 제2 게이트 라인(GL2) 사이에 접속된 박막 트랜지스터(TFT)에 의해 제2 게이트 라인(GL2)이 구동될 때 R 고계조 영역(VH), G 저계조 영역(VL), B 고계조 영역(VH)이 구동된다. 이에 따라 R, G, B 서브 화소의 계조가 고계조 영역(VH)에 표현된 고계조와 저계조 영역(VL)에 표현된 저계조의 조합으로 표현되므로 시인성이 향상된다.
여기서, 투과율 향상을 위하여 제1 게이트 라인(GL1)은 각 서브 화소 중 상부에 위치하는 저계조 영역(VL) 또는 고계조 영역(VH)의 꺽인 부분과 중첩되도록 형성되고, 제2 게이트 라인(GL2)은 상하로 인접한 서브 화소의 경계부와 중첩되도록 형성된다. 제1 내지 제4 데이터 라인(DL1 내지 DL4)은 제1 및 제2 게이트 라인(GL1, GL2)과 절연막을 사이에 두고 교차하게 형성된다. 그리고, 제1 및 제2 게이트 라인(GL1, GL2) 사이에 제1 스토리지 라인(STL1)이 각 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)의 경계부와 중첩되도록 형성된다.
제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 제1 스토리지 라인(STL1) 위에 위치하는 고계조 영역(VH) 또는 저계조 영역(VL)의 화소 전극과 접속된다. 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)는 제1 스토리지 라인(STL1) 아래에 위치하는 고계조 영역(VH) 또는 저계조 영역(VL)의 화소 전극과 접속된다.
이를 위하여, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 아래쪽의 제1 스토리지 라인(STL1)까지 신장되고 그 스토리지 라인(STL1)의 상부와 중첩되거나 근접한 컨택부(8)를 통해 저계조 영역(VL) 또는 고계조 영역(VH)의 화소 전극과 접속된다. 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 위쪽의 제1 스토리지 라인(STL1)까지 신장 되고 그 스토리지 라인(STL1)의 하부와 중첩되거나 근접한 컨택부(8)를 통해 고계조 영역(VH) 또는 저계조 영역(VL)의 화소 전극과 접속된다. 그리고, 컨택부(8)를 통해 고계조 영역(VH) 또는 저계조 영역(VL)의 화소 전극과 접속된 드레인 전극(6)은 스토리지 라인(STL)과 중첩되어 스토리지 캐패시터를 형성하게 된다.
이와 같이, 본 발명의 제1 및 제2 실시 예에 따른 액정 패널의 각 서브 화소는 지그-재그 구조로 1:2 면적비를 갖고 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)을 구비함으로써 투과율 및 시인성을 향상시킬 수 있게 된다.
도 3은 도 1 및 도 2에 도시된 액정 패널이 적용된 본 발명의 제1 실시 예에 따른 액정 표시 장치를 도시한 블록도이다.
도 3에 도시된 액정 표시 장치는 액정 패널(12)과, 액정 패널(12)의 게이트 라인(GL)을 구동하는 게이트 드라이버(14)와, 액정 패널(12)의 데이터 라인(DL)을 구동하는 데이터 드라이버(16)와, 게이트 드라이버(14) 및 데이터 드라이버(16)를 제어하는 타이밍 컨트롤러(20)를 구비한다.
액정 패널(12)은 도 1 및 도 2에 도시된 바와 같이 지그-재그 구조로 1:2 면적비를 갖고 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)으로 구성된 R, G, B 서브 화소를 구비하지만, 도 3에서는 R, G, B 서브 화소를 단순화하여 도시하기로 한다. 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 서로 다른 박막 트랜지스터(TFT)에 의해 구동되고, 인접한 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)과 상하로 엇갈리게 배치된다.
예를 들면, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)에 의해 R 저계조 영역(VL), G 고계조 영역(VH), B 저계조 영역(VL)이 구동되고, 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)에 의해 R 고계조 영역(VH), G 저계조 영역(VL), B 고계조 영역(VH)이 구동된다.
타이밍 컨트롤러(20)는 외부로부터 입력된 동기 신호 및 클럭 신호를 이용하여 게이트 드라이버(14)를 제어하는 게이트 제어 신호와, 데이터 드라이버(16)를 제어하는 데이터 제어 신호를 발생한다. 또한, 타이밍 컨트롤러(20)는 외부로부터의 R, G, B 데이터 신호를 입력하여 미리 저장된 룩-업 테이블(LUT)을 통해 고계조의 RH, GH, BH 데이터 신호와 저계조의 RL, GL, BL 데이터 신호로 분리, 즉 변조하여 메모리에 저장하게 된다. 그 다음, 타이밍 컨트롤러(20)는 메모리에 저장된 고계조 및 저계조 데이터 신호를 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)의 배치 구조에 맞게 데이터 드라이버(16)로 공급되게 한다. 예를 들면, 타이밍 컨트롤러(20)는 1H 기간에서는 RL, GH, BL 데이터 신호를, 2H 기간에서는 RH, GL, BH 데이터 신호를 데이터 드라이버(16)로 공급한다. 이때, 타이밍 컨트롤러(20)는 R, G, B 데이터 신호를 고계조 및 저계조 데이터 신호로 분할하여 데이터 드라이버(16)로 공급해야 하므로 고속 동작이 필요하게 된다.
게이트 드라이버(14)는 타이밍 컨트롤러(20)로부터의 게이트 제어 신호에 응답하여 액정 패널(12)의 게이트 라인(GL)을 순차적으로 구동한다.
데이터 드라이버(16)는 타이밍 컨트롤러(20)로부터의 데이터 신호를 감마 전압부(18)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하여 액정 패널(12)의 게이트 라인(GL)이 구동될 때마다 데이터 라인(DL)으로 공급한다.
예를 들면, 데이터 드라이버(16)는 제1 게이트 라인(GL1)이 구동될 때 타이밍 컨트롤러(20)로부터의 RL, GH, BL 데이터 신호를 아날로그 데이터 신호로 변환하여 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각으로 공급한다. 이에 따라, 제1 게이트 라인(GL1)과 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 사이에 접속된 박막 트랜지스터(TFT)를 통해 R 저계조 영역(VL)에 RL 데이터 신호가, G 고계조 영역(VH)에 GH 데이터 신호가, B 저계조 영역(VL)에 BL 데이터 신호가 충전된다.
이어서, 데이터 드라이버(16)는 제2 게이트 라인(GL2)이 구동될 때 타이밍 컨트롤러(20)로부터의 RH, GL, BH 데이터 신호를 아날로그 데이터 신호로 변환하여 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각으로 공급한다. 이에 따라, 제2 게이트 라인(GL2)과 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 사이에 접속된 박막 트랜지스터(TFT)를 통해 R 고계조 영역(VH)에 RH 데이터 신호가, G 저계조 영역(VL)에 GL 데이터 신호가, B 고계조 영역(VH)에 BH 데이터 신호가 충전된다.
따라서 R, G, B 서브 화소 각각은 고계조 영역(VH)과 저계조 영역(VL) 각각에 충전된 데이터 신호에 따른 고계조 및 저계조의 조합으로 계조를 표현하게 된다.
이와 같이, 본 발명의 제1 실시 예에 따른 액정 표시 장치는 타이밍 컨트롤러(20)의 룩-업 테이블(LUT)을 이용한 데이터 변조 방법, 즉 디지털 방법으로 R, G, B 데이터를 고계조 및 저계조 데이터로 분리하여 액정 패널(12)에서 상하로 분할된 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL) 각각에 공급하게 된다.
도 4는 본 발명의 제2 실시 예에 따른 액정 표시 장치를 도시한 블록도이다.
도 4에 도시된 액정 표시 장치는 고계조 감마 전압과 저계조 감마 전압을 이용하여 R, G, B 데이터를 고계조 및 저계조 데이터로 분리하는 공급하는 아날로그 방법으로 상하로 분할된 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)을 독립적으로 구동하게 된다.
이를 위하여, 도 4에 도시된 액정 표시 장치는 액정 패널(30)과, 액정 패널(30)의 게이트 라인(GL)을 구동하는 게이트 드라이버(24)와, 액정 패널(30)의 데이터 라인(DL)을 구동하는 데이터 드라이버(26)와, 게이트 드라이버(24) 및 데이터 드라이버(26)를 제어하는 타이밍 컨트롤러(40)와, 데이터 드라이버(26)로 고계조 및 저계조 감마 전압을 선택적으로 공급하는 감마 전압부(38)를 구비한다.
타이밍 컨트롤러(40)는 외부로부터 입력된 동기 신호 및 클럭 신호를 이용하여 게이트 드라이버(24)를 제어하는 게이트 제어 신호와, 데이터 드라이버(26)를 제어하는 데이터 제어 신호를 발생한다. 또한, 타이밍 컨트롤러(40)는 외부로부터 입력된 R, G, B 데이터 신호를 재정렬하여 데이터 드라이버(26)로 공급한다.
게이트 드라이버(24)는 타이밍 컨트롤러(40)로부터의 게이트 제어 신호에 응답하여 액정 패널(30)의 게이트 라인(GL)을 순차적으로 구동한다.
데이터 드라이버(26)는 타이밍 컨트롤러(40)로부터의 데이터 신호를 아날로그 데이터 신호로 변환하게 된다. 이때, 데이터 드라이버(26)는 데이터 신호를 감마 전압부(38)에서 발생된 고계조 감마 전압과 저계조 감마 전압을 이용하여 고계조 데이터 신호와 저계조 데이터 신호로 각각 변환하여 액정 패널(30)로 공급하게 된다.
구체적으로, 감마 전압부(38)는 다수의 고계조 감마 전압을 생성하는 고계조 감마 전압부(34)와, 다수의 저계조 감마 전압을 생성하는 저계조 감마 전압부(36)와, 고계조 감마 전압부(34) 및 저계조 감마 전압부(36)의 출력을 스위칭하는 아날로그 스위치(32)를 구비한다.
고계조 감마 전압부(34)는 도 5에 도시된 고계조 감마 곡선(VH_r)에 따라 설계된 저항 스트링에 의해 다수의 고계조 감마 전압들을 생성한다.
저계조 감마 전압부(36)은 도 5에 도시된 저계조 감마 곡선(VL_r)에 따라 설계된 저항 스트링에 의해 다수의 저계조 감마 전압들을 생성한다.
아날로그 스위치(32)는 한 수평 동기 기간에서는 고계조 감마 전압부(34)로부터의 고계조 감마 전압들을, 다음 수평 동기 기간에서는 저계조 감마 전압부(36)로부터의 저계조 감마 전압들을 데이터 드라이버(26)로 공급하고, 이러한 스위칭 동작을 수평 기간마다 반복하게 된다. 이때 아날로그 스위치(32)는 타이밍 컨트롤러(40)의 제어로 데이터 드라이버(26)에서 데이터 신호가 액정 패널(30)로 출력되는 기간과 동기되어 구동된다. 이러한 아날로그 스위치(32)는 데이터 드라이버(26)에 내장되기도 한다.
이에 따라, 데이터 드라이버(26)는 타이밍 컨트롤러(40)로부터의 R, G, B 데이터 신호를 한 수평 기간에서는 고계조 감마 전압을 이용하여 고계조 데이터 신호로 변환하여 액정 패널(30)로 공급하고, 다음 수평 기간에서는 저계조 감마 전압을 이용하여 저계조 데이터 신호로 변환하여 액정 패널(30)로 공급하게 된다.
액정 패널(30)은 지그-재그 구조로 1:2 면적비를 갖고 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)으로 구성된 R, G, B 서브 화소를 구비하지만, 도 4에서는 R, G, B 서브 화소를 단순화하여 도시하기로 한다. 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 각각의 박막 트랜지스터(TFT)에 의해 구동되고, 인접한 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)과는 상하로 엇갈려 배치된다. 특히, 감마 전압부(38)를 이용한 아날로그 방법에 의해 R, G, B 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 고계조 데이터 신호가 공급되는 수평 기간과 저계조 데이터 신호가 공급되는 수평 기간으로 구분되어 구동된다.
예를 들면, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 R, G, B 서브 화소의 고계조 영역(VH)과 접속되고, 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)는 R, G, B 서브 화소의 저계조 영역(VL)과 접속된다.
구체적으로, 제1 게이트 라인(GL1)과 접속되고 상단의 R 및 B 저계조 영역(VL)에 위치하는 각각의 박막 트랜지스터(TFT)는 그의 드레인 전극이 아래쪽으로 신장되어 하단에 위치하는 R 및 B 고계조 영역(VH) 각각과 접속된다. 또한, 제2 게이트 라인(GL2)과 접속되고 하단의 R 및 G 고계조 영역(VH)에 위치하는 각각의 박막 트랜지스터(TFT)는 그의 드레인 전극이 위쪽으로 신장되어 상단의 R 및 B 저계조 영역(VL) 각각과 접속된다. 그리고, 제1 게이트 라인(GL1)과 접속되어 상단의 G 고계조 영역(VH)에 위치하는 박막 트랜지스터(TFT)는 그 G 고계조 영역(VH)과 접속되고, 제2 게이트 라인(GL2)과 접속되어 하단의 G 저계조 영역(VL)에 위치하는 박막 트랜지스터(TFT)는 그 G 저계조 영역(VL)과 접속된다.
이에 따라, 제1 게이트 라인(GL1)이 구동되는 1H 기간에서 데이터 드라이버 (26)로부터 제1 내지 제3 데이터 라인(DL1, DL2, DL3)으로 공급된 고계조의 RH, GH, BH 데이터 신호가 R, G, B 고계조 영역(VH)에 각각 충전된다. 이어서, 제2 게이트 라인(GL2)이 구동되는 2H 기간에서 데이터 드라이버(26)로부터 제1 내지 제3 데이터 라인(DL1, DL2, DL3)으로 공급된 저계조의 RL, GL, BL 데이터 신호가 R, G, B 저계조 영역(VH)에 각각 충전된다. 이에 따라 R, G, B 서브 화소 각각은 고계조 영역(VH)과 저계조 영역(VL) 각각에 충전된 데이터 신호에 따른 고계조 및 저계조의 조합으로 도 5에 도시된 바와 같은 감마 곡선(r)을 따르는 계조를 표현하게 된다.
이와 같이, 본 발명의 제2 실시 예에 따른 액정 표시 장치는 고계조 감마 전압과 저계조 감마 전압을 이용한 아날로그 방법으로 R, G, B 데이터를 고계조 및 저계조 데이터로 분리하여 서브 화소에서 상하로 분할된 고계조 영역(VH) 및 저계조 영역(VL)에 각각 공급하게 된다. 이러한 아날로그 방법은 룩-업 테이블(LUT)을 이용한 디지털 방법을 위한 타이밍 컨트롤러의 고속 동작이 필요치 않으므로 고속 동작의 노이즈로 인한 화질 저하 문제를 방지할 수 있게 된다. 또한, 디지털 방법은 하나의 감마 스트링으로 고계조 및 저계조를 표현해햐 하므로 세밀한 계조 표현이 어려운 반면 아날로그 방벙은 고계조 및 저계조 각각의 감마 스트링을 조정하여 세밀한 계조를 표현할 수 있는 장점이 있다.
따라서, 이하에서는 도 4에 도시된 아날로그 방법에 적용될 수 있는 VA 모드의 액정 패널들을 구체적으로 살펴보기로 한다.
도 6은 본 발명의 제3 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조 를 도시한 평면도이고, 도 7은 본 발명의 제4 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 6 및 도 7에 도시된 액정 패널은 도 4에 도시된 액정 패널(30)의 R, G, B 서브 화소를 지그-재그 구조로 도시한 것으로, 도 1 및 도 2에 도시된 액정 패널과 대비하여 인접 서브 화소와 상하로 엇갈려 배치된 고계조 영역(VH) 및 저계조 영역(VL)과 마찬가지로 박막 트랜지스터(TFT)의 컨택부(8)도 인접 서브 화소와 상하로 엇갈려 배치된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 6 및 도 7에 도시된 R, G, B 서브 화소는 1:2의 면적비를 갖는 고계조 영역(VH) 및 저계조 영역(VL)이 상하로 분할된다. 분할된 고계조 영역(VH)과 저계조 영역(VL)은 도 6에 도시된 바와 같이 센터 얼라인드 구조로 정렬되거나, 도 7에 도시된 바와 같이 에지 얼라인드 구조로 정렬된다. 또한, 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)은 인접 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)과 상하로 엇갈리게 배치된다. 이러한 각 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)에 도 4에 도시된 아날로그 방법으로 분리된 고계조 데이터 신호 및 저계조 데이터 신호를 공급하기 위하여 한 수평 기간에서 R, G, B 서브 화소의 고계조 영역(VH)이 동시에 구동되고, 다음 수평 기간에서 R, G, B 서브 화소의 저계조 영역(VL)이 동시에 구동된다.
예를 들면, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 R, G, B 서브 화소의 고계조 영역(VH)을 각각 구동하고, 제2 게이트 라인(GL2)과 접속된 박 막 트랜지스터(TFT)는 R, G, B 서브 화소의 저계조 영역(VL)을 각각 구동한다.
구체적으로, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 그 제1 게이트 라인(GL1)과 함께 상단 저계조 영역(VL) 또는 고계조 영역(VH)의 꺽인 부분과 중첩되게 형성된다. 이들 중 R 및 B 고계조 영역(VH) 각각을 구동하기 위한 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 아래쪽으로 신장되어 제1 스토리지 라인(STL1) 하단에 위치하는 컨택부(8)를 통해 하단의 R 및 B 고계조 영역(VH) 각각과 접속되고, G 고계조 영역(VH)을 구동하기 위한 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 아래쪽으로 신장되어 제1 스토리지 라인(STL1) 상단에 위치하는 컨택부(8)를 통해 상단의 G 고계조 영역(VH)과 접속된다. 다시 말하여, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)와 저계조 영역(VL) 또는 고계조 영역(VH)의 접속을 위한 컨택부(8)는 제1 스토리지 라인(STL1)을 따라 하단과 상단에 교번적으로 위치하게 된다.
제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)는 그 제2 게이트 라인(GL2)과 함께 각 서브 화소의 상하 경계부와 중첩되게 형성된다. 이들 중 R 및 B 저계조 영역(VL) 각각을 구동하기 위한 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 위쪽으로 신장되어 스토리지 라인(STL) 상단에 위치하는 컨택부(8)를 통해 상단 R 및 B 저계조 영역(VL) 각각과 접속되고, G 저계조 영역(VL)을 구동하기 위한 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 위쪽으로 신장되어 스토리지 라인(STL) 하단에 위치하는 컨택부(8)를 통해 하단 G 저계조 영역(VL)과 접속된다. 다시 말하여, 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)와 고계조 영역 (VH) 또는 저계조 영역(VL)의 접속을 위한 컨택부(8)는 제1 스토리지 라인(STL1)을 따라 상단과 하단에 교번적으로 위치하게 된다.
이에 따라, 제1 게이트 라인(GL1)이 구동되는 수평 기간에서는 고계조 감마 전압을 이용한 고계조 데이터 신호가 R, G, B 서브 화소의 고계조 영역(VH) 각각에 충전된다. 그리고, 제2 게이트 라인(GL2)이 구동되는 수평 기간에서는 저계조 감마 전압을 이용한 저계조 데이터 신호가 R, G, B 서브 화소의 저계조 영역(VL) 각각에 충전된다. 이 결과 R, G, B 서브 화소는 고계조 영역(VH)과 저계조 영역(VL)에 구현되는 고계조 및 저계조의 조합으로 해당 계조를 표현하게 된다.
도 8은 본 발명의 제5 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 8에 도시된 액정 패널은 도 6에 도시된 액정 패널과 대비하여 한 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 박막 트랜지스터(TFT)가 서로 다른 데이터 라인(DL)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비하므로 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 8에 도시된 한 서브 화소에서 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)는 서로 다른 게이트 라인(GL)과 접속됨과 아울러 서로 다른 데이터 라인(DL)과 접속된다. 이는 도 6과 같이 한 서브 화소의 고계조 영역(VH))과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)가 동일한 데이터 라인(DL)과 접속되면 둘 중 어느 한 박막 트랜지스터(TFT)의 소스 전극(4)과 게이트 라인(GL)과의 중첩 길이가 증가하여 기생 캐패시턴스가 증가하기 때문이다. 이를 방지하기 위하여, 한 서브 화소의 고계조 영역(VH))과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)를 양측의 서로 다른 데이터 라인(DL)과 접속시킴으로써 소스 전극(4)과 게이트 라인(GL)의 중첩 길이를 감소시킬 수 있게 된다.
예를 들면, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)는 좌측으로 인접한 데이터 라인(DL)과 접속되고, 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)는 우측 데이터 라인(DL)과 접속된다.
구체적으로, 제1 게이트 라인(GL1)과 접속되어 R, G, B 각각의 고계조 영역(VH)을 구동하기 위한 박막 트랜지스터들(TFT)은 좌측으로 인접한 제1 내지 제3 데이터 라인(DL1 내지 DL3) 각각과 접속된다. 이에 따라, 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터들(TFT) 각각은 좌측의 데이터 라인(DL1 내지 DL3) 각각과 접속된 소스 전극(4), 아래쪽으로 신장되어 R, G, B 각각의 고계조 영역(VH)과 접속된 드레인 전극(6)을 구비한다.
그리고, 제2 게이트 라인(GL2)과 접속되어 R, G, B 각각의 저계조 영역(VL)을 구동하기 위한 박막 트랜지스터들(TFT)은 우측으로 인접한 제2 내지 제4 데이터 라인(DL2 내지 DL4) 각각과 접속된다. 이에 따라, 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터들(TFT) 각각은 우측의 데이터 라인(DL2 내지 DL4) 각각과 접속된 소스 전극(4), 위쪽으로 신장되어 R, G, B 각각의 저계조 영역(VH)과 접속된 드레인 전극(6)을 구비한다.
이에 따라, 제2 게이트 라인(GL2)과 접속되고 우측의 데이터 라인(DL)과 접 속된 박막 트랜지스터(TFT)는 도 6과 같이 좌측의 데이터 라인(DL)과 접속된 경우 보다 소스 전극(4)과 게이트 라인(GL2)과 중첩 길이를 감소시킬 수 있게 된다. 이 결과, 게이트 라인(GL2)과 소스 전극(4)과의 중첩으로 인한 기생 캐패시턴스가 감소하게 됨으로써 기생 캐패시터로 인한 신호 왜곡을 방지할 수 있게 된다.
도 9는 본 발명의 제6 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이고, 도 10은 본 발명의 제7 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 9 및 도 10에 도시된 액정 패널은 도 6 및 도 7에 도시된 액정 패널과 대비하여 게이트 라인(GL) 및 스토리지 라인(STL)을 추가하고 박막 트랜지스터(TFT)의 데이터 신호 인가 방향이 인접한 서브 화소와 상반된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 9 및 도 10에 도시된 R, G, B 서브 화소 각각은 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)이 수평 방향으로 인접한 서브 화소와 상하로 엇갈려 배치된다. 이러한 R, G, B 서브 화소는 도 9에 도시된 바와 같이 센터 얼라인드 구조로 정렬되거나, 도 10에 도시된 바와 같이 에지 얼라인드 구조로 정렬된다.
그리고, 각 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)는 수평 방향으로 인접한 서브 화소를 구동하기 위한 2개의 박막 트랜지스터(TFT)의 데이터 신호 인가 방향과 상반된다.
예를 들면, R 서브 화소의 저계조 영역(VL) 및 고계조 영역(VH)을 각각 구동하는 2개의 박막 트랜지스터(TFT)는 그의 위쪽에 위치하는 컨택부(8)를 통해 저계 조 영역(VL) 및 고계조 영역(VH)과 접속된다. 반면에, G 서브 화소의 고계조 영역(VH) 및 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)는 그의 아래쪽에 위치하는 컨택부(8)를 통해 고계조 영역(VH) 및 저계조 영역(VL)과 접속된다.
구체적으로, 제1 게이트 라인(GL1)은 상측으로 인접한 서브 화소간의 경계부와 중첩되도록, 제2 게이트 라인(GL1)은 각 서브 화소 고계조 영역(VH)과 저계조 영역(VL)과의 경계부와 중첩되도록, 제3 게이트 라인(GL3)은 하측으로 인접한 서브 화소간의 경계부와 중첩되도록 형성된다.
제1 스토리지 라인(STL1)은 제2 게이트 라인(GL2)을 기준으로 상단에 위치하는 고계조 영역(VH) 및 저계조 영역(VL)의 꺽인 부분과 중첩되도록, 제2 스토리지 라인(STL2)은 하단에 위치하는 고계조 영역(VH) 및 저계조 영역(VL)의 꺽인 부분과 중첩되도록 형성된다.
R 및 G 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하기 위한 박막 트랜지스터들(TFT)은 그 고계조 영역(VH)과 저계조 영역(VL) 하단에 각각 위치하는 제2 및 제3 게이트 라인(GL2, GL3)에 의해 구동된다. 다시 말하여, 제2 게이트 라인(GL2)과 접속되어 R 및 B 저계조 영역(VL) 각각을 구동하는 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 위쪽으로 신장되어 상단의 제1 스토리지 라인(STL1)과 중첩된 컨택부(8)를 통해 R 및 B 저계조 영역(VL) 각각과 접속된다. 제3 게이트 라인(GL3)과 접속되어 R 및 B 고계조 영역(VH) 각각을 구동하는 박막 트랜지스터(TFT)도 그의 드레인 전극(6)이 위쪽으로 신장되어 상단의 제2 스토리지 라인(STL2)과 중첩된 컨택부(8)를 통해 R 및 G 고계조 영역(VH) 각각과 접속된다.
반면에, G 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하기 위한 박막 트랜지스터들(TFT)은 그 고계조 영역(VH)과 저계조 영역(VL) 상단에 각각 위치하는 제1 및 제2 게이트 라인(GL1, GL2)에 의해 구동된다. 다시 말하여, 제1 게이트 라인(GL1)과 접속되어 G 고계조 영역(VH)을 구동하는 박막 트랜지스터(TFT)는 그의 드레인 전극(6)이 아래쪽으로 신장되어 하단의 제1 스토리지 라인(STL1)과 중첩된 컨택부(8)를 통해 G 고계조 영역(VH)과 접속된다. 제2 게이트 라인(GL2)과 접속되어 G 저계조 영역(VL)을 구동하는 박막 트랜지스터(TFT)도 그의 드레인 전극(6)이 아래쪽으로 신장되어 하단의 제2 스토리지 라인(STL2)과 중첩된 컨택부(8)를 통해 G 저계조 영역(VL)과 접속된다.
이에 따라, 제1 게이트 라인(GL1)이 구동되는 수평 기간에서는 G 저계조 영역(VL)에 저계조 데이터가 충전되고, 제2 게이트 라인(GL2)이 구동되는 수평 기간에서는 R, G, B 저계조 영역(VL) 각각에 저계조 데이터가 충전된다. 그리고, 제3 게이트 라인(GL3)이 구동되는 수평 기간에서 R 및 B 고계조 영역(VH) 각각에 고계조 데이터가 충전된다. 이때, 제3 게이트 라인(GL3)이 구동되는 수평 기간에 다음 화소의 G 고계조 영역(VH)에도 고계조 데이터가 충전된다. 이에 따라, 한 수평 기간에서는 2개의 수평 라인 분에 해당되는 데이터가 공급되어야 하는데, 이는 타이밍 컨트롤러가 2개의 수평 라인 분의 데이터를 조합하여 공급함으로써 가능하게 된다. 이때, 타이밍 컨트롤러는 그 내부에 필수적으로 구비된 프레임 메모리를 이용하거나, 라인 메모리를 추가로 구비하여 2개의 수평 라인 분의 데이터를 조합하게 된다.
이 결과 R, G, B 서브 화소는 고계조 영역(VH)과 저계조 영역(VL)에 구현되는 고계조 및 저계조의 조합으로 해당 계조를 표현하게 된다.
이와 같이, 도 9 및 도 10에 도시된 액정 패널은 고계조 영역(VH) 및 저계조 영역(VL)의 상하 경계부마다 게이트 라인(GL)을 형성하고, 박막 트랜지스터(TFT)의 데이터 신호 인가 방향이 게이트 라인(GL)을 따라 교번적으로 바뀌게 한다. 이에 따라, 박막 트랜지스터(TFT)의 드레인 전극(6)의 길이가 도 6 및 도 7에 도시된 액정 패널 보다 감소하게 되어 개구율이 증가하게 된다.
또한, 도 6 및 도 7에 도시된 액정 패널은 박막 트랜지스터(TFT)의 드레인 전극(6)이 다른 데이터 신호가 공급되는 계조 영역을 경유함에 따라 기생 캐패시터(Cpp)로 인한 커플링 편차가 발생되는 단점이 있는 반면, 도 9 및 도 10에 도시된 액정 패널은 박막 트랜지스터(TFT)의 드레인 전극이 다른 데이터 신호가 공급되는 계조 영역과 중첩되지 않으므로 커플링 편차를 방지할 수 있게 된다.
예를 들면, 도 6 및 도 7에 도시된 R 고계조 영역(TFT)을 구동하는 박막 트랜지스터(TFT)의 드레인 전극(6)은 R 저계조 영역(VL)을 경유하고, R 저계조 영역(TFT)를 구동하는 박막 트랜지스터(TFT)의 드레인 전극(6)은 R 고계조 영역(VH)을 경유하게 된다. 반면에, G 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 박막 트랜지스터TFT)의 드레인 전극(6)은 해당 계조 영역만 경유하게 된다. 이때, R 및 G 고계조 영역(VH)과 저계조 영역(VL)은 도트 인버젼 구동에 따라 상하좌우로 데이터 신호의 극성이 상반된다. 이에 따라, R 고계조 영역(VH)과 저계조 영역 (VL)간의 기생 캐패시턴스(Cpp)가 G 고계조 영역(VH)과 저계조 영역(VL)간의 기생 캐패시턴스(Cpp) 보다 증가하여 커플링 편차가 발생하게 됨으로써 세로줄 얼룩이 발생할 수 있는 단점이 있다.
이러한 단점을 해결하기 위하여, 도 9 및 도 10에 도시된 액정 패널은 박막 트랜지스터(TFT)의 데이터 신호 인가 방향을 전환하여 드레인 전극(6)이 다른 계조 영역과는 중첩되지 않고 해당 계조 영역에만 중첩되게 한다. 따라서, 전술한 기생 캐패시턴스(Cpp)의 차이로 인한 커플링 편차를 방지할 수 있게 된다.
도 11은 본 발명의 제8 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 11에 도시된 액정 패널은 도 9에 도시된 액정 패널과 대비하여 한 서브 화소의 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 박막 트랜지스터(TFT)가 서로 다른 데이터 라인(DL)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비하므로 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 11에 도시된 한 서브 화소에서 상하로 분할된 고계조 영역(VH)과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)는 서로 다른 게이트 라인(GL)과 접속됨과 아울러 서로 다른 데이터 라인(DL)과 접속된다. 이는 도 9와 같이 한 서브 화소의 고계조 영역(VH))과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)가 동일한 데이터 라인(DL)과 접속되면 둘 중 어느 한 박막 트랜지스터(TFT)의 소스 전극(4)과 게이트 라인(GL)과의 중첩 길이가 증가하여 기생 캐패시턴스가 증가하기 때문이다. 이를 방지하기 위하여, 한 서브 화소의 고계조 영역(VH))과 저계조 영역(VL)을 각각 구동하는 2개의 박막 트랜지스터(TFT)를 양측의 서로 다른 데이터 라인(DL)과 접속시킴으로써 소스 전극(4)과 게이트 라인(GL)의 중첩 길이를 감소시켜 기생 캐패시턴스를 감소시킬 수 있게 된다.
도 12은 본 발명의 제9 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이고, 도 13은 본 발명의 제10 실시 예에 따른 VA 모드 액정 패널의 한 화소의 구조를 도시한 평면도이다.
도 12 및 도 13에 도시된 액정 패널의 R, G, B 서브 화소는 1:2의 면적비를 갖는 고계조 영역(VH) 및 저계조 영역(VL)으로 분할되고, 저계조 영역(VL) 다시 같은 면적비를 갖는 제1 및 제2 저계조 영역(VL1, VL2)으로 2분할된다. 이러한 R, G, B 서브 화소는 도 12에 도시된 바와 같이 센터 얼라인드 구조로 정렬되거나, 도 13에 도시된 바와 같이 에지 얼라인드 구조로 정렬된다.
이러한 R, G, B 서브 화소에서 한 서브 화소는 그의 고계조 영역(VH)과 저계조 영역(VL)이 상하로 분리되어 형성된 반면, 양측으로 인접한 다른 두 서브 화소는 고계조 영역(VH)과 제1 저계조 영역(VL1)은 상단에 분리되어 형성되고 제2 저계조 영역(VL2)은 상단의 제1 저계조 영역(VL1)과 접속되어 하단에 형성된다. 다시 말하여, 각 서브 화소의 고계조 영역(VH)은 상단에 위치하게 되고, 제1 및 제2 저계조 영역(VL1, VL2)은 모두 하단에 위치하거나 상하단에 위치하게 된다.
예를 들면, G 서브 화소는 그의 고계조 영역(VH)과 저계조 영역(VL)이 상하로 분리되어 형성된 반면, G 서브 화소와 양측으로 인접한 R 및 B 서브 화소는 고계조 영역(VH)과 제1 저계조 영역(VL1)은 상단에 분리되어 형성되고 제2 저계조 영 역(VL2)은 상단의 제1 저계조 영역(VL1)과 접속되어 하단에 형성된다. 다시 말하여 R, G, B 고계조 영역(VH)은 모두 상단에 위치하게 되고, G의 제1 및 제2 저계조 영역(VL)은 하단에 위치하며, R 및 B의 제1 및 제2 저계조 영역은 상하단에 각각 위치하게 된다. 이러한 R, G, B 고계조 영역(VH)은 제1 게이트 라인(GL1)과 접속된 박막 트랜지스터(TFT)에 의해 구동되고, 저계조 영역(VL)은 제2 게이트 라인(GL2)과 접속된 박막 트랜지스터(TFT)에 의해 구동된다.
구체적으로, 제1 게이트 라인(GL1)은 각 서브 화소에서 상하로 분할된 계조 영역의 경계부와 중첩되도록, 제2 게이트 라인(GL3)은 하측으로 인접한 서브 화소간의 경계부와 중첩되도록 형성된다. 제1 스토리지 라인(STL1)은 제1 게이트 라인(GL1)을 기준으로 상단에 위치하는 계조 영역의 꺽인 부분과 중첩되도록, 제2 스토리지 라인(STL2)은 하단에 위치하는 계조 영역의 꺽인 부분과 중첩되도록 형성된다.
R, G, B 고계조 영역(VH)은 제1 게이트 라인(GL1)과 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 사이에 각각 형성된 박막 트랜지스터(TFT)에 의해 구동된다. 이러한 박막 트랜지스터(TFT)는 제1 스토리지 라인(STL1)과 중첩된 컨택부(8)를 통해 고계조 영역(VH)과 접속된다.
그리고 R, G, B 저계조 영역(VL)은 제2 게이트 라인(GL2)과 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 사이에 각각 형성된 박막 트랜지스터(TFT)에 의해 구동된다. 이러한 박막 트랜지스터(TFT)는 제2 스토리지 라인(STL2)과 중첩된 컨택부(8)를컨택부(8)를 제2 저계조 영역(VL1, VL2) 중 어느 하나와 접속된다.
이에 따라, 제1 게이트 라인(GL1)이 구동되는 수평 기간에서는 R, G, B 고계조 영역(VH) 각각에 고계조 데이터가 충전되고, 제2 게이트 라인(GL2)이 구동되는 수평 기간에서는 R, G, B 저계조 영역 각각에 저계조 데이터가 충전된다. 이 결과 R, G, B 서브 화소는 고계조 영역(VH)과 저계조 영역(VL)에 구현되는 고계조 및 저계조의 조합으로 해당 계조를 표현하게 된다.
이와 같이, 도 12 및 도 13에 도시된 액정 패널은 각 서브 화소의 고계조 영역(VH)은 동일한 수평 라인에 형성하고, 제1 및 제2 저계조 영역(VL1, VL2) 중 적어도 어느 하나가 다른 수평 라인에 형성함으로써 도 4에 도시된 아날로그 방법으로 고계조 및 저계조 데이터를 분할하여 구동할 수 있게 된다. 이때, 박막 트랜지스터(TFT)의 돌출 방향이 모두 동일하므로 박막 트랜지스터(TFT)의 돌출 방향이 상하로 전환되는 경우 보다 개구율을 향상시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 액정 표시 장치는 지그-재그 구조의 R, G, B 서브 화소가 1:2의 면적비를 갖고 상하로 분할되고 인접 서브 화소와 엇갈리게 배치된 고계조 영역(VH) 및 저계조 영역(VL)을 구비함으로써 시인성 및 투과율이 향상된다.
아울러, 본 발명에 따른 액정 표시 장치는 지그-재그 구조의 R, G, B 서브 화소를 고계조와 저계조 데이터를 분리하는 디지털 방법을 이용하거나, 아날로그 방법을 적용하여 구동할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (38)

  1. 제1 및 제2 계조의 조합으로 원하는 계조를 표시하는 서브 화소를 포함하는 액정 패널에 있어서,
    상하로 분할되고 면적이 서로 다른 제1 및 제2 계조 영역을 갖으며, 인접한 서브 화소와 상기 제1 및 제2 계조 영역이 상하로 엇갈려 배열된 다수의 서브 화소와;
    상기 제1 및 제2 계조 영역을 독립적으로 구동하는 다수의 박막 트랜지스터와;
    상기 박막 트랜지스터와 접속되어 상기 제1 및 제2 계조 영역 각각에 공급될 제1 및 제2 데이터 신호를 공급하는 다수의 데이터 라인과;
    상기 다수의 박막 트랜지스터를 수평 기간 단위로 구동하는 다수의 게이트 라인을 구비하는 것을 특징으로 하는 액정 패널.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 계조 영역은 수평 및 수직 방향을 따라 교번적으로 배열된 것을 특징으로 하는 액정 패널.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭 된 경사각을 갖는 지그-재그 구조로 형성된 것을 특징으로 하는 액정 패널.
  4. 제 3 항에 있어서,
    상기 게이트 라인 중 한 게이트 라인은 상기 제1 및 제2 계조 영역의 꺽인 부분과 중첩되게 형성되고, 다른 게이트 라인은 상하로 인접한 상기 서브 화소의 경계부와 중첩되게 형성된 것을 특징으로 하는 액정 패널.
  5. 제 4 항에 있어서,
    상기 상하로 인접한 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 액정 패널.
  6. 제 5 항에 있어서,
    상기 박막 트랜지스터는 상기 스토리지 라인과 근접하거나, 중첩된 접속부에 의해 상기 제1 및 제2 계조 영역 각각의 화소 전극과 접속된 것을 특징으로 하는 액정 패널.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 액정 패널을 구동하는 방법에 있어서,
    입력 데이터 신호를 룩-업 테이블을 이용하여 상기 제1 및 제2 데이터 신호로 변조하는 단계와;
    상기 제1 및 제2 데이터 신호가 교번적으로 배열되게 정렬하는 단계와;
    상기 제1 및 제2 데이터 신호가 교번되게 정렬된 데이터 신호를 감마 전압을 이용하여 아날로그 데이터 신호로 변환하는 단계와;
    상기 게이트 라인이 구동되는 수평 기간마다 교번적으로 배열된 상기 제1 및 제2 데이터 신호를 상기 다수의 데이터 라인에 동시에 공급하는 단계를 포함하는 것을 특징으로 하는 액정 패널의 구동 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 액정 패널과;
    상기 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와;
    상기 액정 패널의 데이터 라인을 구동하는 데이터 드라이버와;
    상기 게이트 드라이버 및 데이터 드라이버를 제어하고 외부로부터 입력된 데이터 신호를 상기 제1 및 제2 데이터 신호로 변조하여 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 액정 표시 장치.
  9. 제 8 항에 있어서,
    상기 타이밍 컨트롤러는 상기 입력 데이터 신호에 대응된 상기 제1 및 제2 데이터 신호가 미리 저장된 룩-업 테이블을 이용하여 상기 입력 데이터 신호를 상기 제1 및 제2 데이터 신호로 변조하는 것을 특징으로 하는 액정 표시 장치.
  10. 제 9 항에 있어서,
    상기 수평 기간마다 상기 제1 및 제2 데이터 신호의 배열 순서가 바뀌게 되는 것을 특징으로 하는 액정 패널의 구동 방법.
  11. 제1 및 제2 계조의 조합으로 원하는 계조를 표시하는 서브 화소를 포함하는 액정 패널에 있어서,
    상하로 분할되고 면적이 서로 다른 제1 및 제2 계조 영역을 갖으며, 인접한 서브 화소와 상기 제1 및 제2 계조 영역이 상하로 엇갈려 배열된 다수의 서브 화소와;
    상기 제1 및 제2 계조 영역을 독립적으로 구동하는 다수의 박막 트랜지스터와;
    상기 박막 트랜지스터와 접속되어 상기 제1 및 제2 계조 영역 각각에 공급될 제1 및 제2 데이터 신호를 공급하는 다수의 데이터 라인과;
    상기 다수의 박막 트랜지스터를 수평 기간 단위로 구동하는 다수의 게이트 라인을 구비하고;
    상기 박막 트랜지스터는 다수의 게이트 라인 중 한 게이트 라인이 구동될 때 상기 제1 계조 영역들이 구동되고, 다른 게이트 라인이 구동될 때 상기 제2 계조 영역들이 구동되도록 상기 제1 및 제2 계조 영역 각각과 접속된 것을 특징으로 하는 액정 패널.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 계조 영역은 수평 및 수직 방향을 따라 교번적으로 배열된 것을 특징으로 하는 액정 패널.
  13. 제 11 항에 있어서,
    상기 제1 및 제2 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭된 경사각을 갖는 지그-재그 구조로 형성된 것을 특징으로 하는 액정 패널.
  14. 제 3 항에 있어서,
    상기 게이트 라인 중 제1 게이트 라인은 상기 제1 및 제2 계조 영역의 꺽인 부분과 중첩되게 형성되고, 제2 게이트 라인은 상하로 인접한 상기 서브 화소의 경계부와 중첩되게 형성된 것을 특징으로 하는 액정 패널.
  15. 제 14 항에 있어서,
    상기 상하로 인접한 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 액정 패널.
  16. 제 14 항에 있어서,
    상기 제1 게이트 라인과 접속된 박막 트랜지스터는 상기 스토리지 라인을 기준으로 상단 및 하단에 위치한 제1 계조 영역 각각과 접속되고,
    상기 제2 게이트 라인과 접속된 박막 트랜지스터는 상기 스토리지 라인을 기 준으로 상단 및 하단에 위치한 제2 계조 영역 각각과 접속된 것을 특징으로 하는 액정 패널.
  17. 제 16 항에 있어서,
    상기 박막 트랜지스터는 그의 드레인 전극이 상기 스토리지 라인 쪽으로 신장되어 그 스토리지 라인과 근접하거나, 중첩된 컨택부를 통해 해당 계조 영역과 접속된 것을 특징으로 하는 액정 패널.
  18. 제 16 항에 있어서,
    상기 제1 게이트 라인과 접속된 박막 트랜지스터와 상기 제1 계조 영역과의 컨택부는 상기 스토리지 라인 방향을 따라 그 스토리지 라인의 상단 및 하단에 교번적으로 위치하는 것을 특징으로 하는 액정 패널.
  19. 제 16 항에 있어서,
    상기 제2 게이트 라인과 접속된 박막 트랜지스터와 상기 제2 계조 영역과의 컨택부는 상기 스토리지 라인 방향을 따라 그 스토리지 라인의 상단 및 하단에 교번적으로 위치하는 것을 특징으로 하는 액정 패널.
  20. 제 16 항에 있어서,
    한 서브 화소에 포함된 상기 제1 계조 영역과 접속된 박막 트랜지스터와, 상 기 제2 계조 영역과 접속된 박막 트랜지스터가 인접한 서로 다른 데이터 라인과 접속된 것을 특징으로 하는 액정 패널.
  21. 제 16 항에 있어서,
    상기 제1 게이트 라인과 접속된 박막 트랜지스터는 제1 측으로 인접한 데이터 라인과 접속되고, 상기 제2 게이트 라인과 접속된 박막 트랜지스터는 제2 측으로 인접한 데이터 라인과 접속된 것을 특징으로 하는 액정 패널.
  22. 제 3 항에 있어서,
    상기 게이트 라인은 상하로 인접한 상기 제1 및 제2 계조 영역의 경계부와 중첩되게 형성된 것을 특징으로 하는 액정 패널.
  23. 제 22 항에 있어서,
    상기 제1 및 제2 계조 영역 각각의 꺽인 부분과 중첩된 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 액정 패널.
  24. 제 23 항에 있어서,
    상기 게이트 라인 중 제1 게이트 라인과 접속된 박막 트랜지스터는 그 제1 게이트 라인을 기준으로 상부 및 하부에 위치하는 제1 계조 영역과 각각 접속되고,
    제2 게이트 라인과 접속된 박막 트랜지스터는 그 제2 게이트 라인을 기준으 로 상부 및 하부에 위치하는 제2 계조 영역과 각각 접속된 것을 특징으로 하는 액정 패널.
  25. 제 24 항에 있어서,
    상기 제1 계조 영역은 상기 제1 게이트 라인을 따라 상기 상부 및 하부에 교번적으로 배열되고, 상기 제2 계조 영역은 상기 제2 게이트 라인을 따라 상기 상부 및 하부에 교번적으로 배열된 것을 특징으로 하는 액정 패널.
  26. 제 24 항에 있어서,
    상기 제1 게이트 라인 및 제2 게이트 라인과 각각 접속된 박막 트랜지스터의 데이터 신호 인가 방향이 제1 및 제2 계조 영역의 위치에 따라 교번적으로 바뀌게 되는 것을 특징으로 하는 액정 패널.
  27. 제 24 항에 있어서,
    상기 제1 게이트 라인과 접속된 박막 트랜지스터와 상기 제1 계조 영역과의 컨택부 위치가 상기 제1 계조 영역의 위치에 따라 교번적으로 바뀌게 되고,
    상기 제2 게이트 라인과 접속된 박막 트랜지스터와 상기 제2 계조 영역과의 컨택부 위치가 상기 제2 계조 영역의 위치에 따라 교번적으로 바뀌게 되는 것을 특징으로 하는 액정 패널.
  28. 제 27 항에 있어서,
    상기 컨택부는 상기 스토리지 라인과 중첩되게 형성된 것을 특징으로 하는 액정 패널.
  29. 제 24 항에 있어서,
    한 서브 화소에 포함된 상기 제1 계조 영역과 접속된 박막 트랜지스터와, 상기 제2 계조 영역과 접속된 박막 트랜지스터가 인접한 서로 다른 데이터 라인과 접속된 것을 특징으로 하는 액정 패널.
  30. 제1 및 제2 계조의 조합으로 원하는 계조를 표시하는 서브 화소를 포함하는 액정 패널에 있어서,
    제1 감마 곡선에 따른 제1 데이터 신호가 공급되는 제1 계조 영역과, 제2 감마 곡선에 따른 제2 데이터 신호가 공급되는 제2 계조 영역과, 상기 제2 계조 영역과 접속된 제3 계조 영역을 구비하는 각 서브 화소와;
    상기 제1 계조 영역을 구동하는 제1 박막 트랜지스터와;
    상기 제2 및 제3 계조 영역을 구동하는 제2 박막 트랜지스터와;
    상기 제1 및 제2 박막 트랜지스터와 접속되어 상기 제1 및 제2 데이터 신호를 공급하는 데이터 라인과;
    상기 제1 박막 트랜지스터를 구동하는 제1 게이트 라인과;
    상기 제2 박막 트랜지스터를 구동하는 제2 게이트 라인을 구비하는 것을 특 징으로 하는 액정 패널.
  31. 제 30 항에 있어서,
    상기 제1 박막 트랜지스터와 접속된 상기 제1 계조 영역은 상기 제1 게이트 라인을 기준으로 상부에 배열되고,
    상기 제2 박막 트랜지스터와 접속된 상기 제2 및 제3 계조 영역은 상기 제1 게이트 라인을 기준으로 하부에 배열되거나, 상기 제2 및 제2 계조 영역 중 어느 한 계조 영역이 상기 상부에 배열된 것을 특징으로 하는 액정 패널.
  32. 제 31 항에 있어서,
    상기 제2 및 제3 계조 영역은 한 서브 화소에는 상기 하부에 배열되고, 양측으로 인접한 서브 화소에는 상기 제2 및 제2 계조 영역 각각이 상기 상하부에 각각 배열된 것을 특징으로 하는 액정 패널.
  33. 제 30 항에 있어서,
    상기 제1 내지 제3 계조 영역 각각의 양측변은 수평축을 기준으로 꺽여서 대칭된 경사각을 갖는 지그-재그 구조로 형성된 것을 특징으로 하는 액정 패널.
  34. 제 33 항에 있어서,
    상기 상하로 인접한 계조 영역의 경계부와 중첩되게 형성된 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 액정 패널.
  35. 제 34 항에 있어서,
    상기 박막 트랜지스터와 상기 계조 영역의 컨택부는 상기 스토리지 라인과 중첩된 것을 특징으로 하는 액정 패널.
  36. 제 11 항 내지 제 35 항 중 어느 한 항에 기재된 액정 패널을 구동하는 방법에 있어서,
    제1 감마 곡선에 따른 제1 감마 전압 세트를 생성하는 단계와;
    제2 감마 곡선에 따른 제2 감마 전압 세트를 생성하는 단계와;
    상기 게이트 라인이 구동되는 수평 기간 단위로 상기 제1 및 제2 감마 전압 세트 중 어느 하나의 감마 전압 세트를 선택하여 출력하는 단계와;
    외부로부터 입력된 데이터 신호를 상기 수평 기간 단위로 상기 어느 하나의 감마 전압 세트를 이용하여 상기 제1 계조 영역에 각각 공급될 제1 데이터 신호 또는 상기 제2 계조 영역에 공급될 제2 데이터로 변환하여 상기 데이터 라인으로 공급하는 단계를 포함하는 것을 특징으로 하는 액정 패널의 구동 방법.
  37. 제 11 항 내지 제 35 항 중 어느 한 항에 기재된 액정 패널과;
    상기 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와;
    제1 감마 곡선에 따른 제1 감마 전압 세트를 생성하는 제1 감마 전압 생성부 와;
    제2 감마 곡선에 따른 제2 감마 전압 세트를 생성하는 제2 감마 전압 생성부와;
    상기 게이트 라인이 구동되는 수평 기간 단위로 상기 제1 및 제2 감마 전압 세트 중 어느 하나의 감마 전압 세트를 선택하여 출력하는 스위치와;
    외부로부터 입력된 데이터 신호를 상기 수평 기간 단위로 상기 스위치를 통해 공급된 어느 하나의 감마 전압 세트를 이용하여 상기 제1 계조 영역에 각각 공급될 제1 데이터 신호 또는 상기 제2 계조 영역에 공급될 제2 데이터로 변환하여 상기 데이터 라인으로 공급하는 데이터 드라이버와;
    상기 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 액정 표시 장치.
  38. 제 37 항에 있어서,
    상기 스위치는 상기 데이터 드라이버에 내장된 것을 특징으로 하는 액정 표시 장치.
KR1020050088460A 2005-09-23 2005-09-23 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치 KR101182771B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050088460A KR101182771B1 (ko) 2005-09-23 2005-09-23 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치
TW095129052A TWI386882B (zh) 2005-09-23 2006-08-08 液晶顯示面板及其驅動方法以及使用該面板及方法之液晶顯示裝置
CN2006101540214A CN1936682B (zh) 2005-09-23 2006-09-15 液晶显示面板及其驱动方法及使用该面板的液晶显示设备
US11/524,022 US7817124B2 (en) 2005-09-23 2006-09-19 Liquid crystal display panel, method for driving the same, and liquid crystal display apparatus using the same
JP2006258289A JP5059363B2 (ja) 2005-09-23 2006-09-25 液晶パネルの駆動方法
US12/892,568 US8207923B2 (en) 2005-09-23 2010-09-28 Liquid crystal display panel, method for driving the same, and liquid crystal display apparatus using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050088460A KR101182771B1 (ko) 2005-09-23 2005-09-23 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치

Publications (2)

Publication Number Publication Date
KR20070034145A true KR20070034145A (ko) 2007-03-28
KR101182771B1 KR101182771B1 (ko) 2012-09-14

Family

ID=37893229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050088460A KR101182771B1 (ko) 2005-09-23 2005-09-23 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치

Country Status (5)

Country Link
US (2) US7817124B2 (ko)
JP (1) JP5059363B2 (ko)
KR (1) KR101182771B1 (ko)
CN (1) CN1936682B (ko)
TW (1) TWI386882B (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090079108A (ko) * 2008-01-16 2009-07-21 삼성전자주식회사 표시 장치 및 그의 구동 방법
KR20090127814A (ko) * 2008-06-09 2009-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치, 액정표시장치 및 액정표시장치를 구비한 전자기기
KR20120005813A (ko) * 2010-07-09 2012-01-17 삼성전자주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR101279662B1 (ko) * 2010-02-19 2013-06-27 엘지디스플레이 주식회사 영상표시장치
KR101285540B1 (ko) * 2010-04-12 2013-07-15 엘지디스플레이 주식회사 입체 영상 표시장치와 그 구동방법
CN101739969B (zh) * 2008-11-24 2013-07-24 群创光电股份有限公司 显示装置与其显示方法
KR101354329B1 (ko) * 2009-04-17 2014-01-22 엘지디스플레이 주식회사 영상표시장치
KR20150015681A (ko) * 2013-08-01 2015-02-11 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
KR101504750B1 (ko) * 2007-06-13 2015-03-25 삼성디스플레이 주식회사 표시장치
KR20170013469A (ko) * 2015-07-27 2017-02-07 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
KR20170036936A (ko) * 2015-09-24 2017-04-04 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20170049761A (ko) * 2015-10-28 2017-05-11 엘지디스플레이 주식회사 유기발광표시패널 및 유기발광표시장치

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101182771B1 (ko) * 2005-09-23 2012-09-14 삼성전자주식회사 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치
KR101374763B1 (ko) * 2007-03-14 2014-03-18 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
JP5037221B2 (ja) * 2007-05-18 2012-09-26 株式会社半導体エネルギー研究所 液晶表示装置及び電子機器
TWI366169B (en) * 2007-05-23 2012-06-11 Novatek Microelectronics Corp Thermal compensation device for display device
CN101399021B (zh) * 2007-09-29 2010-08-11 北京京东方光电科技有限公司 伽玛电压产生装置及液晶显示装置
JP4525796B2 (ja) * 2007-11-28 2010-08-18 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置、電子機器および電気光学装置の駆動方法
JP5312779B2 (ja) * 2007-12-13 2013-10-09 ルネサスエレクトロニクス株式会社 液晶表示装置、データ駆動ｉｃ、及び液晶表示パネル駆動方法
JP2009181097A (ja) * 2008-02-01 2009-08-13 Nec Electronics Corp マルチドメイン型表示装置
JP4807371B2 (ja) * 2008-03-27 2011-11-02 ソニー株式会社 液晶表示装置
JP2010039061A (ja) * 2008-08-01 2010-02-18 Nec Electronics Corp 表示装置、信号ドライバ
US8570453B2 (en) 2009-02-03 2013-10-29 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device and television receiver
WO2010089922A1 (ja) * 2009-02-03 2010-08-12 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
KR101566432B1 (ko) 2009-03-05 2015-11-06 삼성디스플레이 주식회사 표시 장치
TWI419124B (zh) 2009-03-06 2013-12-11 Au Optronics Corp 二維／三維影像顯示裝置
US20120299982A1 (en) * 2010-02-16 2012-11-29 Sharp Kabushiki Kaisha Liquid crystal display device, display method, program, and recording medium
JP5458307B2 (ja) * 2010-03-05 2014-04-02 株式会社ジャパンディスプレイ 電気光学表示装置
CN102314839A (zh) * 2010-06-29 2012-01-11 群康科技(深圳)有限公司 液晶显示装置及数据驱动器
WO2012063696A1 (ja) 2010-11-10 2012-05-18 シャープ株式会社 液晶表示装置
WO2012147637A1 (ja) 2011-04-28 2012-11-01 シャープ株式会社 液晶表示装置
KR101822545B1 (ko) 2011-06-20 2018-01-29 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2012230409A (ja) * 2012-07-04 2012-11-22 Semiconductor Energy Lab Co Ltd 液晶表示装置、表示モジュール、電子機器及び輸送機器
KR20140025170A (ko) * 2012-08-21 2014-03-04 삼성디스플레이 주식회사 표시 장치
CN103293760B (zh) * 2013-07-02 2015-06-03 深圳市华星光电技术有限公司 基于双层液晶法布里珀罗滤波器模组的显示装置
US9291867B2 (en) * 2013-07-02 2016-03-22 Shenzhen China Star Optoelectronics Technology Co., Ltd Double layer liquid crystal (LC) fabry-perot (FP) filter display device
KR102183088B1 (ko) 2014-02-10 2020-11-26 삼성디스플레이 주식회사 액정 표시 장치
KR20150099651A (ko) 2014-02-21 2015-09-01 삼성디스플레이 주식회사 액정 표시 장치
CN104536225B (zh) * 2014-12-31 2018-09-18 深圳市华星光电技术有限公司 液晶显示面板及液晶显示装置
CN104808407B (zh) * 2015-05-07 2018-05-01 深圳市华星光电技术有限公司 Tft阵列基板
KR102391238B1 (ko) * 2015-07-23 2022-04-28 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
KR102485545B1 (ko) * 2015-12-02 2023-01-06 삼성디스플레이 주식회사 액정 표시 장치
CN105895042B (zh) * 2016-06-07 2018-11-23 深圳市华星光电技术有限公司 液晶显示器以及改善液晶显示器的色偏的方法
CN106023928B (zh) * 2016-07-19 2019-04-30 深圳市华星光电技术有限公司 源极驱动模块以及液晶显示装置
CN108877640B (zh) * 2018-09-27 2021-11-12 京东方科技集团股份有限公司 显示面板及显示面板驱动方法
CN109215598B (zh) * 2018-10-16 2020-08-11 深圳市华星光电技术有限公司 显示面板及其驱动方法
CN109272951A (zh) * 2018-10-18 2019-01-25 深圳市华星光电技术有限公司 像素结构及液晶显示面板
CN110928102B (zh) * 2019-12-31 2022-11-22 上海天马微电子有限公司 液晶光栅以及全息3d显示设备
CN112180630B (zh) * 2020-10-16 2021-12-03 Tcl华星光电技术有限公司 一种显示面板
KR20220068466A (ko) * 2020-11-19 2022-05-26 주식회사 엘엑스세미콘 디스플레이패널에 대한 화소구동장치
CN115877617B (zh) * 2022-12-19 2024-10-18 惠科股份有限公司 阵列基板、液晶显示面板及驱动方法、液晶显示装置

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US554819A (en) * 1896-02-18 Electric door-operating apparatus
US5543819A (en) * 1988-07-21 1996-08-06 Proxima Corporation High resolution display system and method of using same
US5187604A (en) * 1989-01-18 1993-02-16 Hitachi, Ltd. Multi-layer external terminals of liquid crystal displays with thin-film transistors
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
US6312968B1 (en) * 1993-06-30 2001-11-06 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating an electrically addressable silicon-on-sapphire light valve
JPH08179341A (ja) * 1994-12-22 1996-07-12 Matsushita Electric Ind Co Ltd 液晶表示装置およびその駆動方法
US5606437A (en) * 1995-03-31 1997-02-25 Rockwell International Direct drive split pixel structure for active matrix liquid crystal displays
US7193625B2 (en) * 1999-04-30 2007-03-20 E Ink Corporation Methods for driving electro-optic displays, and apparatus for use therein
JP3481136B2 (ja) * 1998-05-29 2003-12-22 シャープ株式会社 文字フォント生成方法およびそのための装置ならびに文字フォント生成プログラムを記録したコンピュータで読取可能な記録媒体
US6707474B1 (en) * 1999-10-29 2004-03-16 Agilent Technologies, Inc. System and method for manipulating relationships among signals and buses of a signal measurement system on a graphical user interface
US7046407B2 (en) * 2000-02-14 2006-05-16 3M Innovative Properties Company Diffractive color filter
US7113231B2 (en) * 2000-02-14 2006-09-26 3M Innovative Properties Company Dot-sequential color display system
JP2001242828A (ja) * 2000-02-25 2001-09-07 Internatl Business Mach Corp <Ibm> 多階調表現のための画像表示装置、液晶表示装置、および画像表示方法
AU2001259026A1 (en) * 2000-03-29 2001-10-08 Astrovision International, Inc. Direct broadcast imaging satellite system apparatus and method for providing real-time, continuous monitoring of earth from geostationary earth orbit and related services
JP3475938B2 (ja) * 2000-05-26 2003-12-10 セイコーエプソン株式会社 電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器
JP2002024511A (ja) * 2000-07-12 2002-01-25 Nettobaree:Kk 情報処理システム及び方法並びにクライアントシステムの制御方法
US7403181B2 (en) * 2001-06-02 2008-07-22 Samsung Electronics Co., Ltd. Liquid crystal display with an adjusting function of a gamma curve
US20050057580A1 (en) * 2001-09-25 2005-03-17 Atsuhiro Yamano El display panel and el display apparatus comprising it
US7031548B2 (en) * 2001-10-04 2006-04-18 Hewlett-Packard Development Company, L.P. Method and apparatus for filtering noise from a digital image
JP4372401B2 (ja) * 2001-12-21 2009-11-25 シャープ株式会社 補正特性決定装置、補正特性決定方法および表示装置
JP4218249B2 (ja) * 2002-03-07 2009-02-04 株式会社日立製作所 表示装置
JP4342200B2 (ja) * 2002-06-06 2009-10-14 シャープ株式会社 液晶表示装置
CN1723622B (zh) * 2002-12-10 2011-08-24 株式会社半导体能源研究所 半导体装置、数字模拟转换电路和采用它们的具有灰度校正功能的显示器
US6917368B2 (en) * 2003-03-04 2005-07-12 Clairvoyante, Inc. Sub-pixel rendering system and method for improved display viewing angles
TWI228925B (en) * 2003-04-17 2005-03-01 Realtek Semiconductor Corp Image signal processing method and device thereof
JP3918765B2 (ja) * 2003-04-21 2007-05-23 セイコーエプソン株式会社 液晶表示装置および電子機器
JP4346350B2 (ja) * 2003-05-28 2009-10-21 三菱電機株式会社 表示装置
US7310287B2 (en) * 2003-05-30 2007-12-18 Fairfield Industries Incorporated Method and apparatus for seismic data acquisition
US7397455B2 (en) * 2003-06-06 2008-07-08 Samsung Electronics Co., Ltd. Liquid crystal display backplane layouts and addressing for non-standard subpixel arrangements
CN1576981A (zh) * 2003-07-09 2005-02-09 三星电子株式会社 铁电液晶器件的液晶对准方法
KR20050007113A (ko) * 2003-07-09 2005-01-17 삼성전자주식회사 강유전 액정 소자의 액정 배향 방법
KR101122227B1 (ko) 2003-08-13 2012-03-19 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그 박막 트랜지스터 기판
JP4536440B2 (ja) * 2003-09-09 2010-09-01 シャープ株式会社 液晶表示装置及びその駆動方法
JP2005088385A (ja) * 2003-09-18 2005-04-07 Dainippon Printing Co Ltd 再利用可能な電子ダイレクトメールと電子ダイレクトメールの使用方法
KR101001520B1 (ko) * 2003-10-09 2010-12-14 엘지디스플레이 주식회사 횡전계 방식 액정 표시 장치 및 그 제조 방법
JP4143588B2 (ja) * 2003-10-27 2008-09-03 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
US7525526B2 (en) * 2003-10-28 2009-04-28 Samsung Electronics Co., Ltd. System and method for performing image reconstruction and subpixel rendering to effect scaling for multi-mode display
JP4265788B2 (ja) * 2003-12-05 2009-05-20 シャープ株式会社 液晶表示装置
JP2005200784A (ja) * 2004-01-14 2005-07-28 Nishimatsu Constr Co Ltd 室内空気汚染物質除去壁紙
US20050201679A1 (en) * 2004-02-12 2005-09-15 Panorama Flat Ltd. System, method, and computer program product for structured waveguide including modified output regions
US20050201715A1 (en) * 2004-03-29 2005-09-15 Panorama Flat Ltd. System, method, and computer program product for magneto-optic device display
JP2005244898A (ja) * 2004-02-27 2005-09-08 Fujitsu Ltd ビデオ符号化データ合成装置
KR100715756B1 (ko) * 2004-03-09 2007-05-08 샤프 가부시키가이샤 액정 표시 장치
US7248268B2 (en) * 2004-04-09 2007-07-24 Clairvoyante, Inc Subpixel rendering filters for high brightness subpixel layouts
JP4290680B2 (ja) * 2004-07-29 2009-07-08 シャープ株式会社 容量性負荷充放電装置およびそれを備えた液晶表示装置
JP4016977B2 (ja) * 2004-09-03 2007-12-05 セイコーエプソン株式会社 液晶表示装置、電子機器
KR101100882B1 (ko) * 2004-11-05 2012-01-02 삼성전자주식회사 액정 표시 장치 및 그 구동 장치
TWI311304B (en) * 2005-03-30 2009-06-21 Chi Mei Optoelectronics Corporatio Displaying method for an image display device and the image display device
US7892449B2 (en) * 2005-05-19 2011-02-22 Dai Nippon Printing Co., Ltd. Liquid crystal display and manufacturing method of same
JP5013581B2 (ja) * 2005-05-26 2012-08-29 ルネサスエレクトロニクス株式会社 表示装置、コントローラドライバ、及び表示パネルの駆動方法
JP4086868B2 (ja) * 2005-09-06 2008-05-14 Ｎｅｃエレクトロニクス株式会社 表示装置、コントローラドライバ、近似演算補正回路、及び表示パネルの駆動方法
KR101182771B1 (ko) * 2005-09-23 2012-09-14 삼성전자주식회사 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치
KR101160838B1 (ko) * 2005-11-14 2012-07-03 삼성전자주식회사 표시 장치
KR101232163B1 (ko) * 2006-06-26 2013-02-12 엘지디스플레이 주식회사 액정 표시장치의 구동장치 및 구동방법
JP5072068B2 (ja) * 2006-12-25 2012-11-14 ルネサスエレクトロニクス株式会社 抵抗分割回路
US20090141336A1 (en) * 2007-11-30 2009-06-04 Lumination Llc Projection display devices employing frustrated total internal reflection

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101504750B1 (ko) * 2007-06-13 2015-03-25 삼성디스플레이 주식회사 표시장치
KR20090079108A (ko) * 2008-01-16 2009-07-21 삼성전자주식회사 표시 장치 및 그의 구동 방법
KR20090127814A (ko) * 2008-06-09 2009-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치, 액정표시장치 및 액정표시장치를 구비한 전자기기
US9570032B2 (en) 2008-06-09 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device, liquid crystal display device and electronic device including the same
US9142179B2 (en) 2008-06-09 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Display device, liquid crystal display device and electronic device including the same
CN101739969B (zh) * 2008-11-24 2013-07-24 群创光电股份有限公司 显示装置与其显示方法
KR101354329B1 (ko) * 2009-04-17 2014-01-22 엘지디스플레이 주식회사 영상표시장치
KR101279662B1 (ko) * 2010-02-19 2013-06-27 엘지디스플레이 주식회사 영상표시장치
KR101285540B1 (ko) * 2010-04-12 2013-07-15 엘지디스플레이 주식회사 입체 영상 표시장치와 그 구동방법
KR20120005813A (ko) * 2010-07-09 2012-01-17 삼성전자주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR20150015681A (ko) * 2013-08-01 2015-02-11 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
KR20170013469A (ko) * 2015-07-27 2017-02-07 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
KR20170036936A (ko) * 2015-09-24 2017-04-04 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20170049761A (ko) * 2015-10-28 2017-05-11 엘지디스플레이 주식회사 유기발광표시패널 및 유기발광표시장치

Also Published As

Publication number Publication date
JP5059363B2 (ja) 2012-10-24
KR101182771B1 (ko) 2012-09-14
JP2007086791A (ja) 2007-04-05
CN1936682B (zh) 2011-07-27
US8207923B2 (en) 2012-06-26
US20070070008A1 (en) 2007-03-29
US7817124B2 (en) 2010-10-19
TWI386882B (zh) 2013-02-21
US20110012941A1 (en) 2011-01-20
TW200713183A (en) 2007-04-01
CN1936682A (zh) 2007-03-28

Similar Documents

Publication Publication Date Title
KR101182771B1 (ko) 액정 표시 패널과 그의 구동 방법 및 그를 이용한 액정표시 장치
JP3639830B2 (ja) 液晶表示装置
US8633884B2 (en) Liquid crystal display having data lines disposed in pairs at both sides of the pixels
KR100472718B1 (ko) 표시 장치 및 그 구동 방법
KR100701559B1 (ko) 시각 특성을 개선한 액정 표시 장치
US8031287B2 (en) Display panel and liquid crystal display including the same
TWI397734B (zh) 液晶顯示器及其驅動方法
KR101219318B1 (ko) 액정표시장치
US20090009449A1 (en) Display device, active matrix substrate, liquid crystald display device and television receiver
KR20160103243A (ko) 액정 표시 장치
CN102193255A (zh) 液晶显示装置
EP2413181A1 (en) Tft substrate and liquid crystal display apparatus using the same
WO2011048850A1 (ja) 液晶表示装置および液晶表示装置の駆動方法
JP2008158286A (ja) 液晶表示装置
JP2003295157A (ja) 液晶表示装置
KR101048700B1 (ko) 액정표시장치 및 그 구동방법
JPH0815723A (ja) アクティブマトリクス液晶ディスプレイ
KR100885018B1 (ko) 액정 표시 장치 및 그 구동 방법
KR101461021B1 (ko) 액정 표시장치의 구동장치와 그 구동방법
CN110675831A (zh) 显示装置及显示方法
JP5343872B2 (ja) 液晶表示装置
KR20120029266A (ko) 액정표시장치
WO2008053609A1 (fr) Écran à cristaux liquides et procédé de commande associé
JP2011150017A (ja) 液晶表示装置
KR20170000883A (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee