KR20140025170A - 표시 장치 - Google Patents

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Abstract

표시장치는 복수의 화소들을 포함하는 표시 패널, 상기 제1 데이터 라인들을 통해 상기 복수의 화소들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부, 상기 제2 데이터 라인들을 통해 상기 복수의 화소들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부, 및 상기 게이트 라인들을 통해 상기 행 단위로 상기 복수의 화소들에 게이트 신호들을 순차적으로 제공하는 게이트 구동부를 포함하고, 상기 복수의 화소들 각각은 상기 대응하는 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 대응하는 제1 및 제2 데이터 라인을 통해 상기 제1 및 상기 제2 데이터 전압을 제공받고, 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 서로 다른 크기를 갖는다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 휘도 편차를 줄일 수 있는 표시장치에 관한 것이다.
최근 액정 표시 장치(Liquid Crystal Display), 유기 전계발광 표시장치(Organic Light Emitting Diode), 전기 습윤표시 장치(Electro Wetting Display Device), 전기 영동 표시장치(Electrophoretic Display Device) 등 다양한 표시장치가 개발되고 있다.
일반적으로 표시장치는 영상을 표시하기 위한 복수의 화소들을 포함한다. 화소들은 복수의 게이트 라인들을 통해 게이트 신호들을 제공받는다. 화소들은 게이트 신호들에 응답하여 복수의 데이터 라인들을 통해 데이터 신호들을 제공받는다. 화소들은 데이터 신호에 대응하는 계조를 표시한다.
표시장치들 중 액정표시장치는 다른 표시장치에 비하여 시야각 성능이 열세하다. 이러한 시야각 문제를 개선하기 위하여, 그 동안 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 등의 액정표시장치 구동방식이 제안되었다.
이 중 S-PVA 모드 액정표시장치의 화소들은 각각 두 개의 서브화소들을 포함한다. 두 개의 서브 화소들에 서로 다른 데이터 전압들이 인가된다. 액정표시장치를 바라보는 사람의 눈은 두 개의 데이터 전압들의 중간값을 인식한다. 따라서, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성이 개선될 수 있다.
최근 표시 장치가 대형화되고, 높은 해상도를 추구하면서 표시 패널의 크기가 커지고 있다.
본 발명의 목적은 휘도 편차를 줄일 수 있는 표시장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는 매트릭스 형태로 배열되며, 행 단위로 대응하는 게이트 라인들에 연결되고, 열 단위로 대응하는 제1 데이터 라인들 및 대응하는 제2 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널, 상기 제1 데이터 라인들을 통해 상기 복수의 화소들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부, 상기 제2 데이터 라인들을 통해 상기 복수의 화소들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부, 및 상기 게이트 라인들을 통해 상기 행 단위로 상기 복수의 화소들에 게이트 신호들을 순차적으로 제공하는 게이트 구동부를 포함하고, 상기 복수의 화소들 각각은 상기 대응하는 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 대응하는 제1 및 제2 데이터 라인을 통해 상기 제1 및 상기 제2 데이터 전압을 제공받고, 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 서로 다른 크기를 갖는다.
상기 각각의 화소는 공통 전압을 제공받고, 상기 제1 데이터 전압의 크기는 상기 제1 데이터 전압과 상기 공통 전압의 레벨 차이값의 절대값으로 정의되는 제1 차이값이며, 상기 제2 데이터 전압의 크기는 상기 제2 데이터 전압과 상기 공통 전압의 레벨 차이값의 절대값으로 정의되는 제2 차이값이다.
상기 제1 차이값은 상기 제2 차이값보다 크다.
상기 각각의 화소는, 상기 대응하는 제1 데이터 라인에 연결된 제1 서브 화소, 및 상기 대응하는 제2 데이터 라인에 연결된 제2 서브 화소를 포함하고, 상기 제1 서브 화소 및 상기 제2 서브 화소는 상기 대응하는 게이트 라인에 공통으로 연결된다.
상기 제1 서브 화소에는 상기 제1 차이값에 대응되는 제1 화소 전압이 충전되고, 상기 제2 서브 화소에는 상기 제2 차이값에 대응되는 제2 화소 전압이 충전된다.
상기 제1 서브 화소는 상기 대응하는 게이트 라인 및 상기 대응하는 제1 데이터 라인에 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터에 연결된 제1 액정 커패시터를 포함하고, 상기 제1 트랜지스터는 상기 대응하는 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 대응하는 제1 데이터 라인을 통해 제공된 상기 제1 데이터 전압을 상기 제1 액정 커패시터에 제공한다.
상기 제2 서브 화소는 상기 대응하는 게이트 라인 및 상기 대응하는 제2 데이터 라인에 연결된 제2 트랜지스터, 및 상기 제2 트랜지스터에 연결된 제2 액정 커패시터를 포함하고, 상기 제2 트랜지스터는 상기 대응하는 게이트 라인을 통해 제공된 게이트 신호에 응답하여 상기 대응하는 제2 데이터 라인을 통해 제공된 상기 제2 데이터 전압을 상기 제2 액정 커패시터에 제공한다.
상기 제1 데이터 전압 및 상기 제2 데이터 전압 각각이 정극성 및 부극성을 갖는다.
상기 복수의 화소들 중 어느 한 화소의 상기 제1 서브 화소는 상기 정극성의 상기 제1 데이터 전압을 제공받고 상기 제2 서브 화소는 상기 정극성의 상기 제2 데이터 전압을 제공받는다.
상기 복수의 화소들 중 또 다른 어느 한 화소의 상기 제1 서브 화소는 상기 부극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 부극성의 상기 제2 데이터 전압을 제공받는다.
상기 정극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압과 상기 부극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 열 방향으로 교대로 화소들에 인가된다.
상기 정극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압과 상기 부극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 열 방향과 행 방향으로 교대로 화소들에 인가된다.
상기 제1 서브 화소 및 상기 제2 서브 화소는 서로 다른 극성을 갖는 상기 제1 데이터 전압 및 상기 제2 데이터 전압을 제공받는다.
상기 복수의 화소들 중 어느 한 화소의 상기 제1 서브 화소는 상기 정극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 부극성의 상기 제2 데이터 전압을 제공받는다.
상기 복수의 화소들 중 또 다른 어느 한 화소의 상기 제1 서브 화소는 상기 부극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 정극성의 상기 제2 데이터 전압을 제공받는다.
상기 정극성의 상기 제1 데이터 전압 및 상기 부극성의 상기 제1 데이터 전압은 행 단위로 상기 복수의 화소들의 상기 제1 서브 화소들에 교대로 반복해서 제공되고, 상기 부극성의 상기 제2 데이터 전압 및 상기 정극성의 상기 제2 데이터 전압은 행 단위로 상기 복수의 화소들의 상기 제2 서브 화소들에 교대로 반복해서 제공된다.
상기 제1 데이터 구동부는 상기 표시 패널의 상부에 인접하도록 배치되고, 상기 제2 데이터 구동부는 상기 표시 패널의 하부에 인접하도록 배치된다.
본 발명의 표시 장치는 휘도 편차를 줄일 수 있어 세로줄 시인 현상을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 2는 도 1에 도시된 화소들 중 임의의 한 열에 배열된 화소들을 도시한 도면이다.
도 3은 도 1에 도시된 임의의 한 화소의 등가 회로도이다.
도 4 내지 도 7은 도 3에 도시된 화소에 인가되는 제1 및 제2 데이터 전압의 극성을 도시한 도면이다.
도 8은 복수의 화소들의 구동 상태를 도시한 도면이다.
도 9는 서브 화소들의 구동 상태를 도시한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 본 발명의 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 제1 게이트 구동부(130), 제2 게이트 구동부(140), 제1 데이터 구동부(150), 및 제2 데이터 구동부(160)를 포함한다.
표시 패널(110)은 매트릭스 형태로 배열된 복수의 화소들(PX11~PXnm), 행 단위로 화소들(PX11~PXnm)에 연결되는 복수의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 교차하며 열 단위로 화소들(PX11~PXnm)에 연결되는 복수의 데이터 라인들(DL1_1,DL1_2,DL2_1,DL2_2,...,DLm_1,DLm_2)을 포함한다.
데이터 라인들(DL1_1,DL1_2,DL2_1,DL2_2,...,DLm_1,DLm_2)은 복수의 제1 데이터 라인들(DL1_1,DL2_1,...,DLm_1) 및 복수의 제2 데이터 라인들(DL1_2,DL2_2,...,DLm_2)을 포함한다. 제1 데이터 라인들(DL1_1,DL2_1,...,DLm_1) 및 제2 데이터 라인들(DL1_2,DL2_2,...,DLm_2)은 각각 대응하는 열 단위의 화소들에 연결된다. 즉, 화소들(PX11~PXnm)은 열 단위로 대응하는 제1 데이터 라인들(DL1_1,DL2_1,...,DLm_1) 및 대응하는 제2 데이터 라인들(DL1_2,DL2_2,...,DLm_2)에 연결될 수 있다. 또한, 화소들(PX11~PXnm)은 행 단위로 대응하는 게이트 라인들(GL1~GLn)에 연결될 수 있다.
제1 데이터 라인들(DL1_1,DL2_1,...,DLm_1)은 제1 데이터 구동부(150)에 연결되어 제1 데이터 전압들을 수신한다. 제2 데이터 라인들(DL1_2,DL2_2,...,DLm_2)은 제2 데이터 구동부(160)에 연결되어 제2 데이터 전압들을 수신한다.
게이트 라인들(GL1~GLn)은 양단에서 제1 게이트 구동부(130) 및 제2 게이트 구동부(140)에 연결되어, 게이트 신호들을 수신한다.
타이밍 컨트롤러(120)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB) 및 제어 신호(CS)를 수신한다. 도 1에 도시되지 않았으나, 제어 신호(CS)는 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다.
타이밍 컨트롤러(120)는 제1 및 제2 데이터 구동부들(150,160)과의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 타이밍 컨트롤러(120)는 데이터 포맷이 변환된 영상 신호들(R'G'B')을 제1 및 제2 데이터 구동부들(150,160)로 제공한다.
타이밍 컨트롤러(120)는 외부로부터 제공된 제어 신호(CS)에 응답하여 제1 게이트 제어신호(GCS1), 제2 게이트 제어신호(GCS2), 제1 데이터 제어신호(DCS1), 및 제2 데이터 제어신호(DCS2)를 생성한다. 제1 게이트 제어신호(GCS1) 및 제2 게이트 제어신호(GCS2)는 제1 게이트 구동부(130) 및 제2 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 제어 신호들이다. 제1 데이터 제어신호(DCS1) 및 제2 데이터 제어신호(DCS2)는 제1 데이터 구동부(150) 및 제2 데이터 구동부(160)의 동작 타이밍을 제어하기 위한 제어신호들이다.
도 1에 도시되지 않았으나, 제1 및 제2 데이터 제어신호들(DCS1,DCS2)은 각각 래치 신호(TP), 수평 시작 신호(STH), 극성 제어신호(POL) 및 클럭 신호(HCLK) 등을 포함할 수 있다. 제1 및 제2 게이트 제어신호들(GCS1,GCS2)는 각각 수직 시작 신호(STV), 게이트 클럭 신호(CPV), 및 출력 인에이블 신호(OE) 등을 포함할 수 있다.
타이밍 컨트롤러(120)는 제1 게이트 제어신호(GCS1)를 제1 게이트 구동부(130)에 제공하고, 제2 게이트 제어신호(GCS2)를 제2 게이트 구동부(140)에 제공한다. 또한, 타이밍 컨트롤러(120)는 제1 데이터 제어신호(DCS1)를 제1 데이터 구동부(150)에 제공하고, 제2 데이터 제어신호(DCS2)를 제2 데이터 구동부(160)에 제공한다.
제1 및 제2 게이트 구동부들(130,140)은 게이트 구동부를 구성할 수 있다. 제1 및 제2 게이트 구동부들(130,140)은 표시 패널(110)의 좌측 및 우측에 배치될 수 있다. 제1 게이트 구동부(130)는 타이밍 컨트롤러(120)로부터 제공된 제1 게이트 제어신호(GCS1)에 응답해서 게이트 신호들을 출력한다. 제2 게이트 구동부(140)는 타이밍 컨트롤러(120)로부터 제공된 제2 게이트 제어신호(GCS2)에 응답해서 게이트 신호들을 출력한다.
제1 및 제2 게이트 구동부들(130, 140)은 게이트 라인들(GL1~GLn)의 양단에서 동일한 게이트 신호들을 순차적으로 게이트 라인들(GL1~GLn)에 제공한다. 따라서, 게이트 라인들(GL1~GLn)이 듀얼로 구동될 수 있다. 게이트 신호들은 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 인가된다. 따라서, 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.
하나의 게이트 구동부를 사용하는 싱글(Single) 구동 방식의 경우, 게이트 라인들의 일단으로부터 게이트 신호들이 게이트 라인들에 인가된다. 이러한 경우, 게이트 라인 지연(Gate Line Delay)에 의해 게이트 라인의 끝으로 갈수록 게이트 신호들의 편차가 발생 된다. 게이트 신호들의 편차는 화소의 충전 시간을 부족하게 한다. 이러한 경우 가로줄 시인 현상이 발생 될 수 있다.
듀얼 구동 방식의 경우, 표시 패널(110)의 좌우 측에서 동일한 게이트 신호들이 게이트 라인들(GL1~GLn)로 인가될 수 있다. 이러한 경우, 게이트 라인 지연이 보완되어 게이트 신호들의 편차가 줄어든다. 그 결과 화소들(PX11~PXnm)의 충전 시간이 확보될 수 있으므로, 가로줄 시인 현상이 방지될 수 있다.
제1 게이트 구동부(130) 및 제2 게이트 구동부(140)는 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 표시패널(110)의 좌우 측면에 실장될 수 있다. 즉, 제1 및 제2 게이트 구동부들(130,140)은 화소들(PX11~PXnm)의 트랜지스터들(도 3에 도시됨)과 동일한 공정을 통해 동시에 표시 패널(110) 상에 형성될 수 있다.
제1 데이터 구동부(150)는 칩 형태로 이루어져 표시 패널(110)의 상부에 인접하도록 배치되어 표시 패널(110) 상부영역에 연결될 수 있다. 제2 데이터 구동부(160)는 칩 형태로 이루어져 표시 패널(110)의 하부에 인접하도록 배치되어 표시 패널(110)의 하부 영역에 연결될 수 있다.
제1 데이터 구동부(150) 및 제2 데이터 구동부(160)는 타이밍 컨트롤러(120)로부터 제공된 제1 및 제2 데이터 제어신호들(DCS1,DCS2)에 응답하여 영상 신호들(R'G'B')을 데이터 전압들로 변환하여 출력한다. 구체적으로 제1 데이터 구동부(150)는 제1 데이터 전압들을 출력하고, 제2 데이터 구동부(160)는 제2 데이터 전압들을 출력한다.
제1 데이터 전압들은 대응하는 제1 데이터 라인들(DL1_1,DL2_1,...,DLm_1)을 통해 화소들(PX11~PXnm)에 제공된다. 제2 데이터 전압들은 대응하는 제2 데이터 라인들(DL1_2,DL2_2,...,DLm_2)을 통해 화소들(PX11~PXnm)에 제공된다.
표시 패널(110)의 화소들(PX11~PXnm)은 전압 생성부(미 도시됨)로부터 공통 전압(Vcom)을 제공받는다. 공통 전압(Vcom)은 일정한 전압레벨을 가진다. 제1 데이터 전압들 및 제2 데이터 전압들은 화소들(PX11~PXnm)에 표시되는 계조에 따라서 가변될 수 있다.
제1 데이터 전압의 크기는 제1 데이터 전압과 공통 전압(Vcom)의 레벨 차이값의 절대값인 제1 차이값으로 정의될 수 있다. 제2 데이터 전압의 크기는 제2 데이터 전압과 공통 전압(Vcom)의 레벨 차이값의 절대값인 제2 차이값으로 정의될 수 있다.
제1 데이터 전압들 및 제2 데이터 전압들은 서로 다른 크기를 갖는다. 예를 들어, 상기 제1 데이터 전압들은 고 계조를 표시하기 위한 전압 레벨을 갖고, 상기 제2 데이터 전압들은 저 계조를 표시하기 위한 전압 레벨을 가질 수 있다. 즉, 상기 제1 데이터 전압들의 크기는 제2 데이터 전압들의 크기보다 클 수 있다.
화소들(PX11~PXnm)은 각각 제1 및 제2 서브 화소들(도 2 및 도 3에 도시됨)을 포함한다. 제1 및 제2 서브 화소들에는 서로 다른 크기의 화소 전압이 충전될 수 있다. 예를 들어, 제1 서브 화소는 제1 데이터 전압을 제공받고, 제2 서브 화소는 제2 데이터 전압을 제공받을 수 있다. 이러한 경우, 제1 차이값에 대응되는 제1 화소 전압이 제1 서브 화소에 충전되고, 제2 차이값에 대응되는 제2 화소 전압이 제2 서브 화소에 충전될 수 있다. 이러한 구동에 의해 표시 패널(110)의 관찰자는 각각의 화소에 충전된 제1 화소 전압 및 제2 화소 전압의 중간값에 대응되는 계조를 시인할 수 있다.
도 1에 도시되지 않았으나, 상기 표시 장치(100)는 상기 표시 패널(110)로 광을 제공하는 백라이트 유닛을 포함할 수 있다. 상기 백라이트 유닛은 광을 발생하는 광원을 포함하며, 상기 광원은 형광 램프 또는 발광 다이오드로 구성될 수 있다.
도 2는 도 1에 도시된 화소들 중 임의의 한 열에 배열된 화소들을 도시한 도면이다. 도 3은 도 2에 도시된 임의의 한 화소의 등가 회로도이다.
이하, 도 2 및 3을 참조하여 임의의 한 열에 배열된 화소들의 구성 및 동작이 설명될 것이나, 도시되지 않은 열들에 배열된 화소들 역시 동일한 구성을 가지며 동일하게 동작 될 수 있다.
도 2 및 3을 참조하면, 각각의 화소(PX1j~PXnj)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX)를 포함한다. 제1 서브 화소들(SPX1)은 대응하는 제1 데이터 라인(DLj_1)에 연결된다. 제2 서브 화소들(SPX2)은 대응하는 제2 데이터 라인(DLj_2)에 연결된다. 제1 및 제2 서브 화소들(SPX1,SPX2)은 대응하는 게이트 라인들(GL1~GLn)에 각각 공통으로 연결된다.
예를 들어, 도 3에 도시된 임의의 한 화소(PXij)의 구성을 설명하면, 제1 서브 화소(SPX1)는 대응하는 제1 데이터 라인(DLj_1)에 연결된다. 제2 서브 화소(SPX2)는 대응하는 제2 데이터 라인(DLj_2)에 연결된다. 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)는 대응하는 게이트 라인(GLi)에 공통으로 연결된다. i는 0보다 크고 n보다 작거나 같은 정수이다. j는 0보다 크고 m보다 작거나 같은 정수이다.
제1 데이터 구동부(150)는 제1 데이터 전압(VD1)을 제1 데이터 라인(DLj_1)에 인가한다. 제1 서브 화소들(SPX1)은 각각 대응하는 게이트 라인들(GL1~GLn)을 통해 제공된 게이트 신호들에 응답하여 제1 데이터 전압(VD1)을 수신한다. 즉, 제1 데이터 라인(DLj_1)의 상단에서부터 제1 데이터 전압(VD1)이 제1 서브 화소들(SPX1)에 제공된다.
제2 데이터 구동부(160)는 제2 데이터 전압(VD2)을 제2 데이터 라인(DLj_2)에 인가한다. 제2 서브 화소들(SPX2)은 각각 대응하는 게이트 라인들(GL1~GLn)을 통해 제공된 게이트 신호들에 응답하여 제2 데이터 전압(VD2)을 수신한다. 즉, 제2 데이터 라인(DLj_2)의 하단에서부터 제2 데이터 전압(VD2)이 제2 서브 화소들(SPX2)에 제공된다.
도 3에 도시된 바와 같이, 제1 서브 화소(SPX1)는 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 제2 서브 화소(SPX2)는 제2 트랜지스터(TR2), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다.
제1 서브 화소(SPX1)의 제1 트랜지스터(TR1)는 대응하는 제1 데이터 라인(DLj_1)에 연결된 소스 전극, 대응하는 게이트 라인(GLi)에 연결된 게이트 전극, 및 제1 액정 커패시터(Clc1)와 제1 스토리지 커패시터(Cst1)에 연결된 드레인 전극을 포함한다.
제1 액정 커패시터(Clc1)는 제1 트랜지스터(TR1)의 드레인 전극에 연결된 제1 화소전극(PE1), 제1 화소전극(PE1)과 마주하고 공통 전압(Vcom)이 인가되는 공통전극(CE), 및 제1 화소전극(PE1)과 공통전극(CE) 사이에 개재된 액정층(미 도시됨)에 의해 정의될 수 있다. 제1 스토리지 커패시터(Cst1)는 제1 화소전극(PE1), 공통 전압(Vcom)이 인가되는 스토리지 전극(STE), 및 제1 화소전극(PE1)과 스토리지 전극(STE)의 사이에 개재된 절연층(미 도시됨)에 의해 정의될 수 있다.
제2 서브 화소(SPX2)의 제2 트랜지스터(TR2)는 대응하는 제2 데이터 라인(DLj_2)에 연결된 소스 전극, 대응하는 게이트 라인(GLi)에 연결된 게이트 전극, 및 제2 액정 커패시터(Clc2)와 제2 스토리지 커패시터(Cst2)에 연결된 드레인 전극을 포함한다.
제2 액정 커패시터(Clc2)는 제2 트랜지스터(TR2)의 드레인 전극에 연결된 제2 화소전극(PE2), 제2 화소전극(PE2)과 마주하고 공통 전압(Vcom)이 인가되는 공통전극(CE), 및 제2 화소전극(PE2)과 공통전극(CE) 사이에 개재된 액정층에 의해 정의될 수 있다. 제2 스토리지 커패시터(Cst2)는 제2 화소전극(PE2), 공통 전압(Vcom)이 인가되는 스토리지 전극(STE), 및 제2 화소전극(PE2)과 스토리지 전극(STE)의 사이에 개재된 절연층에 의해 정의될 수 있다.
제1 트랜지스터(TR1)는 게이트 라인(GLi)을 통해 제공된 게이트 신호에 응답하여 제1 데이터 라인(DLj_1)을 통해 제공된 제1 데이터 전압(VD1)을 제1 액정 커패시터(Clc1)에 제공한다. 제1 액정 커패시터(Clc1)에는 제1 데이터 전압(VD1)에 대응되는 제1 화소 전압이 충전된다. 따라서, 제1 서브 화소(SPX1)에는 제1 화소 전압이 충전될 수 있다.
제2 트랜지스터(TR2)는 게이트 라인(GLi)을 통해 제공된 게이트 신호에 응답하여 제2 데이터 라인(DLj_2)을 통해 제공된 제2 데이터 전압(VD2)을 제2 액정 커패시터(Clc1)에 제공한다. 제2 액정 커패시터(Clc2)에는 제2 데이터 전압(VD2)에 대응되는 제2 화소 전압이 충전된다. 따라서, 제2 서브 화소(SPX2)에는 제2 화소 전압이 충전될 수 있다.
화소(PXij)에 충전된 제1 화소 전압 및 제2 화소 전압의 중간값에 대응되는 계조가 관찰자에게 시인될 수 있다.
이하, 제1 데이터 전압(VD1)의 크기는 제2 데이터 전압(VD2)의 크기보다 크다고 가정한다.
제2 데이터 구동부(160)가 없을 경우, 제2 데이터 라인(DLj_2)은 제1 데이터 구동부(150)에 연결되어 제2 데이터 전압을 수신할 수 있다. 즉, 제1 데이터 구동부(150)는 제1 데이터 라인(DLj_1) 및 제2 데이터 라인(DLj_2)을 통해 제1 데이터 전압(VD1) 및 제2 데이터 전압(VD2)을 제1 및 제2 서브 화소들(SPX1,SPX2)에 제공할 수 있다. 제1 및 제2 데이터 라인들(DLj_1,DLj_2)의 상부에서부터 제1 및 제2 데이터 전압들(VD1,VD2)이 제1 및 제2 서브 화소들(SPX1,SPX2)에 제공될 수 있다.
도 2에 도시되지 않았으나 상기 제1 및 제2 데이터 라인들(DLj_1,DLj_2)은 저항 성분을 포함한다. 제2 데이터 구동부(160)가 없을 경우, 제1 및 제2 데이터 라인들(DLj_1,DLj_2)의 상부에서 제1 및 제2 데이터 전압들(VD1,VD2)이 수신될 수 있다. 따라서, 저항 성분에 의해 표시 패널(110)의 하부로 갈수록 데이터 라인 지연(Data Line Delay) 효과가 커질 수 있다. 그 결과, 데이터 전압의 편차가 발생 될 수 있다. 데이터 전압의 편차가 발생 될 경우, 제1 및 제2 서브 화소들(SPX1,SPX2)에 정상적인 화소 전압이 충전되지 않을 수 있다.
예를 들어, 공통 전압(Vcom)과 7V의 제1 차이값을 갖는 제1 데이터 전압(VD1)이 제1 서브 화소들(SPX1)에 인가될 수 있다. 공통 전압(Vcom)과 3V의 제2 차이값을 갖는 제2 데이터 전압(VD2)이 제1 서브 화소들(SPX2)에 인가될 수 있다. 첫 번째 화소(PX1j)의 제1 서브 화소(SPX1)에는 정상적인 제1 차이값 및 제2 차이값이 제공될 수 있다. 따라서, 첫 번째 화소(PX1j)의 제1 서브 화소(SPX1)에는 7V 전압 크기에 대응되는 제1 화소 전압이 충전되고, 제2 서브 화소(SPX2)에는 3V 전압 크기에 대응되는 제2 화소 전압이 충전될 수 있다. 이러한 경우, 7V와 3V의 중간값인 5V 전압 크기에 대응되는 계조가 관찰자에게 시인될 수 있다.
마지막 화소(PXnj)의 제1 및 제2 서브 화소들(SPX1,SPX2)에는 데이터 라인 지연에 의해 제1 차이값보다 작은 크기의 전압과 제2 차이값보다 작은 크기의 전압이 제공될 수 있다. 예를 들어, 마지막 화소(PXnj)의 제1 서브 화소(SPX1)에는 제1 차이값보다 작은 6V 전압 크기에 대응하는 제1 화소 전압이 충전될 수 있다. 제2 서브 화소(SPX2)에는 제2 차이값보다 작은 2V 전압 크기에 대응하는 제2 화소 전압이 충전될 수 있다. 이러한 경우, 6V와 2V의 중간값인 4V 전압 크기에 대응되는 계조가 관찰자에게 시인될 수 있다. 그 결과, 화소들(PX1j,PXnj)에 휘도 편차가 발생하고, 세로줄 시인 현상이 발생 될 수 있다.
본 발명의 제1 데이터 구동부(150)는 제1 데이터 라인(DLj_1)을 통해 제1 데이터 전압(VD1)을 표시 패널(110)의 상부에서부터 화소들(PX1j~PXnj)에 제공한다. 또한, 제2 데이터 구동부(160)는 제2 데이터 라인(DLj_2)을 통해 제2 데이터 전압(VD2)을 표시 패널(110)의 하부에서부터 화소들(PX1j~PXnj)에 제공한다.
앞서 설명한 바와 같이, 제1 데이터 라인(DLj_1) 및 제2 데이터 라인(DLj_2)은 저항 성분을 포함한다. 제1 데이터 라인(DLj_1)의 상부에서 제1 데이터 전압(VD1)이 수신된다. 따라서, 저항 성분에 의해 제1 데이터 라인(DLj_1)의 하부로 갈수록 데이터 라인 지연 효과가 커질 수 있다. 즉, 첫 번째 화소(PX1j)의 제1 서브 화소(SPX1)에는 정상적인 제1 데이터 전압(VD1)이 제공될 수 있다. 그러나, 표시 패널(110)의 하부로 갈수록 제1 서브 화소들(SPX1)에 정상적인 제1 데이터 전압(VD1)이 제공되지 않을 수 있다.
예를 들어, 제1 데이터 전압(VD1)의 크기가 7V일 경우, 첫 번째 화소(PX1j)의 제1 서브 화소(SPX1)에는 7V 전압 크기에 대응하는 제1 화소 전압이 충전될 수 있다. 그러나, 마지막 화소(PXnj)의 제1 서브 화소(SPX1)에는 데이터 라인 지연에 의해 6V 전압 크기에 대응하는 제1 화소 전압이 충전될 수 있다.
제2 데이터 라인(DLj_2)의 하부에서 제2 데이터 전압(VD2)이 수신된다. 따라서 저항 성분에 의해 제2 데이터 라인(DLj_2)의 상부로 갈수록 데이터 라인 지연 효과가 커질 수 있다. 즉, 마지막 화소(PXnj)의 제2 서브 화소(SPX2)에는 정상적인 제2 데이터 전압(VD2)이 제공될 수 있다. 그러나, 표시 패널(110)의 상부로 갈수록 제2 서브 화소들(SPX2)에 정상적인 제2 데이터 전압(VD2)이 제공되지 않을 수 있다.
예를 들어, 제2 데이터 전압(VD2)의 크기가 3V일 경우, 마지막 화소(PXnj)의 제2 서브 화소(SPX2)에는 3V 전압 크기에 대응하는 제2 화소 전압이 충전될 수 있다. 그러나, 첫 번째 화소(PX1j)의 제2 서브 화소(SPX2)에는 데이터 라인 지연에 의해 2V 전압 크기에 대응하는 제2 화소 전압이 충전될 수 있다.
첫 번째 화소(PX1j)의 제1 서브 화소(SPX1)에는 7V 전압 크기에 대응하는 제1 화소 전압이 충전될 수 있다. 첫 번째 화소(PX1j)의 제2 서브 화소(SPX2)에는 데이터 라인 지연에 의해 2V 전압 크기에 대응하는 제2 화소 전압이 충전될 수 있다. 따라서, 첫 번째 화소(PX1j)의 제1 및 제2 서브 화소들(SPX1,SPX2)에 충전된 제1 및 제2 화소 전압의 중간값인 4.5V 전압 크기에 대응되는 계조가 관찰자에게 시인될 수 있다.
마지막 화소(PXnj)의 제1 서브 화소(SPX1)에는 데이터 라인 지연에 의해 6V 전압 크기에 대응하는 제1 화소 전압이 충전될 수 있다. 마지막 화소(PXnj)의 제2 서브 화소(SPX2)에는 3V 전압 크기에 대응하는 제2 화소 전압이 충전될 수 있다. 따라서, 마지막 화소(PXnj)의 제1 및 제2 서브 화소들(SPX1,SPX2)에 충전된 제1 및 제2 화소 전압의 중간값인 4.5V 전압 크기에 대응되는 계조가 관찰자에게 시인될 수 있다.
첫 번째 및 마지막 화소들(PX1j,PXnj)에서 제1 및 제2 화소 전압의 중간값인 4.5V 전압 크기에 대응되는 계조가 관찰자에게 시인될 수 있다. 즉, 첫 번째 및 마지막 화소들(PX1j,PXnj)에 충전된 제1 화소 전압 및 제2 화소 전압은 상호 보완되므로, 동일한 중간값에 대응되는 계조가 관찰자에게 시인될 수 있다.
예시적인 실시 예로서 첫 번째 및 마지막 화소들(PX1j,PXnj)이 설명되었으나, 기타 화소들 역시 제1 및 제2 화소 전압이 상호 보완될 수 있다. 따라서, 기타 화소들에서 동일한 중간값에 대응되는 계조가 관찰자에게 시인될 수 있다. 즉, 화소들(PX1j~PXnj)의 휘도 편차가 줄어들 수 있으므로, 세로줄 시인 현상이 방지될 수 있다.
결과적으로, 본 발명의 표시 장치(100)는 휘도 편차를 줄임으로써 세로줄 시인 현상을 방지할 수 있다.
도 4 내지 도 7은 도 3에 도시된 화소에 인가되는 제1 및 제2 데이터 전압의 극성을 도시한 도면이다.
이하, 공통 전압(Vcom)보다 높은 레벨을 갖는 데이터 전압은 정극성으로 정의되고, 공통 전압(Vcom)보다 낮은 레벨을 갖는 데이터 전압은 부극성으로 정의된다.
도 4를 참조하면, 제1 데이터 라인(DLj_1)을 통해 제1 서브 화소(SPX1)에 정극성을 갖는 제1 데이터 전압(+VD1)이 제공될 수 있다. 제2 데이터 라인(DLj_2)을 통해 제2 서브 화소(SPX2)에 정극성을 갖는 제2 데이터 전압(+VD2)이 제공될 수 있다. 정극성을 갖는 제1 데이터 전압(+VD1)은 제1 차이값(△V1)을 갖는다. 정극성을 갖는 제2 데이터 전압(+VD2)은 제2 차이값(△V2)을 갖는다. 제1 차이값(△V1)은 제2 차이값(△V2)보다 크다.
도 5를 참조하면, 제1 데이터 라인(DLj_1)를 통해 제1 서브 화소(SPX1)에 부극성을 갖는 제1 데이터 전압(-VD1)이 제공될 수 있다. 제2 데이터 라인(DLj_2)을 통해 제2 서브 화소(SPX2)에 부극성을 갖는 제2 데이터 전압(-VD2)이 제공될 수 있다. 부극성을 갖는 제1 데이터 전압(-VD1)은 제1 차이값(△V1)을 갖는다. 부극성을 갖는 제2 데이터 전압(-VD2)은 제2 차이값(△V2)을 갖는다. 제1 차이값(△V1)은 제2 차이값(△V2)보다 크다.
도 6을 참조하면, 제1 데이터 라인(DLj_1)를 통해 제1 서브 화소(SPX1)에 정극성을 갖는 제1 데이터 전압(+VD1)이 제공될 수 있다. 제2 데이터 라인(DLj_2)을 통해 제2 서브 화소(SPX2)에 부극성을 갖는 제2 데이터 전압(-VD2)이 제공될 수 있다. 정극성을 갖는 제1 데이터 전압(+VD1)은 제1 차이값(△V1)을 갖는다. 부극성을 갖는 제2 데이터 전압(-VD2)은 제2 차이값(△V2)을 갖는다. 제1 차이값(△V1)은 제2 차이값(△V2)보다 크다.
도 7을 참조하면, 제1 데이터 라인(DLj_1)를 통해 제1 서브 화소(SPX1)에 부극성을 갖는 제1 데이터 전압(-VD1)이 제공될 수 있다. 제2 데이터 라인(DLj_2)을 통해 제2 서브 화소(SPX2)에 정극성을 갖는 제2 데이터 전압(+VD2)이 제공될 수 있다. 부극성을 갖는 제1 데이터 전압(-VD1)은 제1 차이값(△V1)을 갖는다. 정극성을 갖는 제2 데이터 전압(+VD2)은 제2 차이값(△V2)을 갖는다. 제1 차이값(△V1)은 제2 차이값(△V2)보다 크다.
결과적으로 제1 데이터 전압(VD1) 및 제2 데이터 전압(VD2) 각각이 정극성 및 부극성을 가질수 있다. 화소들(PX11~PXnm)에 제공되는 제1 데이터 전압(VD1) 및 제2 데이터 전압(VD2)은 동일한 극성을 가지거나 서로 다른 극성을 가질 수 있다.
도 8은 복수의 화소들의 구동 상태를 도시한 도면이다. 도 8에는 설명의 편의를 위해 3개의 열에 배열된 화소들의 구동 상태가 도시되었으나, 다른 열들에 배열된 화소들 역시 동일하게 구동될 수 있다.
도 8을 참조하면, 화소들은 행 단위로 극성이 반전되도록 구동된다. 이러한 구동은 라인 반전 구동으로 정의될 수 있다. 라인 반전 구동을 위해 정극성의 제1 및 제2 데이터 전압들(+VD1,+VD2)과 부극성의 제1 및 제2 데이터 전압들(-VD1,-VD2)이 열 방향으로 교대로 화소들에 인가된다.
예를 들어, 홀수 번째 게이트 라인들(GL1,GL3,...,GLn-1)에 연결된 화소들은 데이터 라인들(DLj_1,DLj_2,DL(j+1)_1,DL(j+1)_2,DL(j+2)_1,DL(j+2)_2)을 통해 정극성의 제1 및 제2 데이터 전압들(+VD1,+VD2)을 인가받는다. 따라서, 홀수 번째 게이트 라인들(GL1,GL3,...,GLn-1)에 연결된 화소들은 정극성을 갖는다.
짝수 번째 게이트 라인들(GL2,...,GLn-2,GLn)에 연결된 화소들은 데이터 라인들(DLj_1,DLj_2,DL(j+1)_1,DL(j+1)_2,DL(j+2)_1,DL(j+2)_2)을 통해 부극성의 제1 및 제2 데이터 전압들(-VD1,-VD2)을 인가받는다. 따라서, 짝수 번째 게이트 라인들(GL2,...,GLn-2,GLn)에 연결된 화소들은 부극성을 갖는다.
도 8에는 행 단위로 반전되는 화소들의 구동이 도시되었으나 화소들의 구동은 이에 한정되지 않을 것이다. 예를 들어, 화소들은 열 단위로 극성이 반전되도록 구동될 수 있다. 또한, 행 방향 및 열 방향으로 극성이 반전되도록 구동될 수 있다. 행 방향 및 열 방향으로 극성이 반전되는 구동은 도트 반전 구동으로 정의될 수 있다. 도트 반전 구동의 경우, 정극성의 제1 및 제2 데이터 전압들(+VD1,+VD2)과 부극성의 제1 및 제2 데이터 전압들(-VD1,-VD2)은 행 방향과 열 방향으로 교대로 화소들에 인가된다.
도 9는 서브 화소들의 구동 상태를 도시한 도면이다. 도 9에는 설명의 편의를 위해 4 개의 화소들 각각의 제1 및 제2 서브 화소의 구동 상태가 도시되었으나, 도시되지 않은 화소들 역시 동일하게 구동될 수 있다.
도 9를 참조하면, 화소들(PXij,PXi(j+1),PX(i+1)j,PX(i+1)(j+1))의 제1 및 제2 서브 화소들(SPX1,SPX2)은 서로 다른 극성을 갖도록 구동될 수 있다. 화소들(PXij,PXi(j+1),PX(i+1)j,PX(i+1)(j+1))의 제1 서브 화소들(SPX1)은 행 단위로 극성이 반전되도록 구동될 수 있다. 화소들(PXij,PXi(j+1),PX(i+1)j,PX(i+1)(j+1))의 제2 서브 화소들(SPX2)은 행 단위로 극성이 반전되도록 구동될 수 있다.
예를 들어, i번째 게이트 라인(GLi)에 연결된 화소들(PXij,PXi(j+1))의 제1 서브 화소들(SPX1)은 대응하는 제1 데이터 라인들(DLj_1,DL(j+1)_1)을 통해 정극성을 갖는 제1 데이터 전압(+VD1)을 인가받는다. 따라서, i번째 게이트 라인(GLi)에 연결된 화소들(PXij,PXi(j+1))의 제1 서브 화소들(SPX1)은 정극성을 갖는다.
i+1번째 게이트 라인(GLi+1)에 연결된 화소들(PX(i+1)j,PX(i+1)(j+1))의 제1 서브 화소들(SPX1)은 대응하는 제1 데이터 라인들(DLj_1,DL(J+1)_1)을 통해 부극성을 갖는 제1 데이터 전압(-VD1)을 인가받는다. 따라서, i+1번째 게이트 라인(GLi+1)에 연결된 화소들(PX(i+1)j,PX(i+1)(j+1))의 제1 서브 화소들(SPX1)은 부극성을 갖는다.
i번째 게이트 라인(GLi)에 연결된 화소들(PXij,PXi(j+1))의 제2 서브 화소들(SPX2)은 대응하는 제2 데이터 라인들(DLj_2,DL(j+1)_2)을 통해 부극성을 갖는 제2 데이터 전압(-VD2)을 인가받는다. 따라서, i번째 게이트 라인(GLi)에 연결된 화소들(PXij,PXi(j+1))의 제2 서브 화소들(SPX2)은 부극성을 갖는다.
i+1번째 게이트 라인(GLi+1)에 연결된 화소들(PX(i+1)j,PX(i+1)(j+1))의 제2 서브 화소들(SPX2)은 대응하는 제2 데이터 라인들(DLj_2,DL(J+1)_2)을 통해 정극성을 갖는 제2 데이터 전압(+VD2)을 인가받는다. 따라서, i+1번째 게이트 라인(GLi+1)에 연결된 화소들(PX(i+1)j,PX(i+1)(j+1))의 제2 서브 화소들(SPX2)은 정극성을 갖는다.
결과적으로, 정극성의 제1 데이터 전압(+VD1) 및 부극성의 제1 데이터 전압(-VD1)은 행 단위로 복수의 화소들(P11~Pnm)의 제1 서브 화소들(SPX1)에 교대로 반복해서 제공된다. 또한, 부극성의 제2 데이터 전압(-VD2) 및 정극성의 제2 데이터 전압(+VD2)은 행 단위로 복수의 화소들(P11~Pnm)의 제2 서브 화소들(SPX2)에 교대로 반복해서 제공된다..
도 9에는 서로 다른 극성을 갖고, 행 단위로 반전되는 제1 및 제2 서브 화소들(SPX1,SPX2)의 구동이 도시되었으나 화소들의 구동은 이에 한정되지 않을 것이다. 예를 들어, 제1 서브 화소들(SPX1)과 제2 서브 화소들(SPX2)은 서로 다른 극성을 갖고, 열 단위로 반전되도록 구동될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시패널
120: 타이밍 컨트롤러 130: 제1 게이트 구동부
140: 제2 게이트 구동부 150: 제1 데이터 구동부
160: 제2 데이터 구동부

Claims (19)

  1. 매트릭스 형태로 배열되며, 행 단위로 대응하는 게이트 라인들에 연결되고, 열 단위로 대응하는 제1 데이터 라인들 및 대응하는 제2 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 제1 데이터 라인들을 통해 상기 복수의 화소들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부;
    상기 제2 데이터 라인들을 통해 상기 복수의 화소들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부; 및
    상기 게이트 라인들을 통해 상기 행 단위로 상기 복수의 화소들에 게이트 신호들을 순차적으로 제공하는 게이트 구동부를 포함하고,
    상기 복수의 화소들 각각은 상기 대응하는 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 대응하는 제1 및 제2 데이터 라인을 통해 상기 제1 및 상기 제2 데이터 전압을 제공받고, 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 서로 다른 크기를 갖는 표시장치.
  2. 제 1 항에 있어서,
    상기 각각의 화소는 공통 전압을 제공받고, 상기 제1 데이터 전압의 크기는 상기 제1 데이터 전압과 상기 공통 전압의 레벨 차이값의 절대값으로 정의되는 제1 차이값이며, 상기 제2 데이터 전압의 크기는 상기 제2 데이터 전압과 상기 공통 전압의 레벨 차이값의 절대값으로 정의되는 제2 차이값인 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 차이값은 상기 제2 차이값보다 큰 표시장치.
  4. 제 2 항에 있어서,
    상기 각각의 화소는,
    상기 대응하는 제1 데이터 라인에 연결된 제1 서브 화소; 및
    상기 대응하는 제2 데이터 라인에 연결된 제2 서브 화소를 포함하고,
    상기 제1 서브 화소 및 상기 제2 서브 화소는 상기 대응하는 게이트 라인에 공통으로 연결되는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 서브 화소에는 상기 제1 차이값에 대응되는 제1 화소 전압이 충전되고, 상기 제2 서브 화소에는 상기 제2 차이값에 대응되는 제2 화소 전압이 충전되는 표시장치.
  6. 제 4 항에 있어서,
    상기 제1 서브 화소는
    상기 대응하는 게이트 라인 및 상기 대응하는 제1 데이터 라인에 연결된 제1 트랜지스터; 및
    상기 제1 트랜지스터에 연결된 제1 액정 커패시터를 포함하고,
    상기 제1 트랜지스터는 상기 대응하는 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 대응하는 제1 데이터 라인을 통해 제공된 상기 제1 데이터 전압을 상기 제1 액정 커패시터에 제공하는 표시 장치.
  7. 제 4 항에 있어서,
    상기 제2 서브 화소는
    상기 대응하는 게이트 라인 및 상기 대응하는 제2 데이터 라인에 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터에 연결된 제2 액정 커패시터를 포함하고,
    상기 제2 트랜지스터는 상기 대응하는 게이트 라인을 통해 제공된 게이트 신호에 응답하여 상기 대응하는 제2 데이터 라인을 통해 제공된 상기 제2 데이터 전압을 상기 제2 액정 커패시터에 제공하는 표시장치.
  8. 제 4 항에 있어서,
    상기 제1 데이터 전압 및 상기 제2 데이터 전압 각각이 정극성 및 부극성을 갖는 표시장치.
  9. 제 8 항에 있어서,
    상기 복수의 화소들 중 어느 한 화소의 상기 제1 서브 화소는 상기 정극성의 상기 제1 데이터 전압을 제공받고 상기 제2 서브 화소는 상기 정극성의 상기 제2 데이터 전압을 제공받는 표시 장치.
  10. 제 9 항에 있어서,
    상기 복수의 화소들 중 또 다른 어느 한 화소의 상기 제1 서브 화소는 상기 부극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 부극성의 상기 제2 데이터 전압을 제공받는 표시 장치.
  11. 제 10 항에 있어서,
    상기 정극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압과 상기 부극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 열 방향으로 교대로 화소들에 인가되는 표시 장치.
  12. 제 10 항에 있어서,
    상기 정극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압과 상기 부극성의 상기 제1 데이터 전압 및 상기 제2 데이터 전압은 열 방향과 행 방향으로 교대로 화소들에 인가되는 표시 장치.
  13. 제 8 항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소는 서로 다른 극성을 갖는 상기 제1 데이터 전압 및 상기 제2 데이터 전압을 제공받는 표시장치.
  14. 제 13 항에 있어서,
    상기 복수의 화소들 중 어느 한 화소의 상기 제1 서브 화소는 상기 정극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 부극성의 상기 제2 데이터 전압을 제공받는 표시 장치.
  15. 제 14 항에 있어서,
    상기 복수의 화소들 중 또 다른 어느 한 화소의 상기 제1 서브 화소는 상기 부극성의 상기 제1 데이터 전압을 제공받고, 상기 제2 서브 화소는 상기 정극성의 상기 제2 데이터 전압을 제공받는 표시 장치.
  16. 제 15 항에 있어서,
    상기 정극성의 상기 제1 데이터 전압 및 상기 부극성의 상기 제1 데이터 전압은 행 단위로 상기 복수의 화소들의 상기 제1 서브 화소들에 교대로 반복해서 제공되고, 상기 부극성의 상기 제2 데이터 전압 및 상기 정극성의 상기 제2 데이터 전압은 행 단위로 상기 복수의 화소들의 상기 제2 서브 화소들에 교대로 반복해서 제공되는 표시장치.
  17. 제 1 항에 있어서,
    상기 제1 데이터 구동부는 상기 표시 패널의 상부에 인접하도록 배치되고, 상기 제2 데이터 구동부는 상기 표시 패널의 하부에 인접하도록 배치되는 표시장치.
  18. 제 1 항에 있어서,
    상기 게이트 구동부는 상기 게이트 라인들을 사이에 두고 배치되는 제1 게이트 구동부 및 제2 게이트 구동부를 포함하는 표시장치.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 게이트 구동부들은 ASG 형태로 상기 표시 패널의 좌측 및 우측에 실장되는 표시장치.
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