KR102013488B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터의 전류 변동을 작게, 구동 능력을 높게 하는 것을 목적으로 한다.
주변 영역(PR)에 설치되는 복수의 박막 트랜지스터는, 저온 폴리실리콘을 포함하는 제1 채널층(CH1)을 갖고 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)의 각각과 제1 게이트 전극(GE1)의 사이에 제1 채널층(CH1)이 개재되지 않는 스태거형의 제1 박막 트랜지스터(TFT1)이다. 표시 영역(DR)에 설치되는 복수의 박막 트랜지스터는, 산화물 반도체를 포함하는 제2 채널층(CH2)을 갖고 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)의 각각과 제2 게이트 전극(GE2)의 사이에 제2 채널층(CH2)이 개재되지 않는 스태거형의 제2 박막 트랜지스터(TFT2)를 포함한다. 제1 박막 트랜지스터(TFT1)는, 제2 박막 트랜지스터(TFT2)보다 밑의 층 위치에 있다.

Description

표시 장치 및 그 제조 방법 {DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는, 화소마다 대응한 휘도와 색도의 발광으로 화상을 표시한다. 예를 들어, 매트릭스상으로 배치된 복수의 화소 전극과 이들에 공통되는 공통 전극의 사이에 형성한 유기 발광층에 전류를 흘려 발광시킨다. 또한, 각각의 화소에는 복수의 박막 트랜지스터나 콘덴서가 조합된 화소 회로가 레이아웃되어 있다.
일본 특허 공개 제2012-160679호 공보
저온 폴리실리콘을 포함하는 박막 트랜지스터는, 구동 능력이 높으므로 다용되고 있다. 실리콘은, 엑시머 레이저 어닐링으로 다결정화되지만, 레이저의 샷 변동이 크고, 각 화소의 전류 변동을 저감할 수 없다. 그 때문에, 보정 회로를 설치하거나, 혹은 레이저를 다수회 조사하여 겹치는 것이 필요하게 되어, 장치 비용이나 레이저의 재료 비용 등의 과제가 있다.
최근, 박막 트랜지스터 프로세스로서, 산화물 반도체를 사용한 제조 프로세스가 개발되어 있다(특허문헌 1). 그러나, 산화물 반도체를 사용한 현행의 박막 트랜지스터는, 협 프레임이나 저소비 전력 등의 제약 조건을 만족할 수 없다. 따라서, 산화물 반도체에 의한 박막 트랜지스터와, 저온 폴리실리콘에 의한 박막 트랜지스터를 혼재하기 위한 프로세스의 개발이 요망되고 있다.
본 발명은 박막 트랜지스터의 전류 변동을 작게, 구동 능력을 높게 하는 것을 목적으로 한다.
본 발명에 관한 표시 장치는, 화상을 표시하기 위한 표시 영역에 설치된 복수의 화소 전극과, 상기 복수의 화소 전극의 상방에 배치된 공통 전극과, 상기 복수의 화소 전극과 상기 공통 전극의 사이에 개재되는 발광 소자층과, 상기 표시 영역으로부터 상기 표시 영역의 외측에 있는 주변 영역에 이르는 복수층을 포함하는 회로층을 갖고, 상기 회로층은, 상기 표시 영역 및 상기 주변 영역의 각각에, 복수의 박막 트랜지스터를 갖고, 상기 주변 영역에 설치되는 상기 복수의 박막 트랜지스터는, 저온 폴리실리콘을 포함하는 제1 채널층을 갖고 제1 소스 전극 및 제1 드레인 전극의 각각과 제1 게이트 전극의 사이에 상기 제1 채널층이 개재되지 않는 스태거형의 제1 박막 트랜지스터이고, 상기 표시 영역에 설치되는 상기 복수의 박막 트랜지스터는, 산화물 반도체를 포함하는 제2 채널층을 갖고 제2 소스 전극 및 제2 드레인 전극의 각각과 제2 게이트 전극의 사이에 상기 제2 채널층이 개재되지 않는 스태거형의 제2 박막 트랜지스터를 포함하고, 상기 제2 박막 트랜지스터는, 상기 제1 박막 트랜지스터보다 위의 층 위치에 있는 것을 특징으로 한다.
본 발명에 따르면, 제1 박막 트랜지스터 및 제2 박막 트랜지스터는, 스태거형이라는 점에서 기생 용량이 작게 되어 있고, 구동 능력이 높다. 또한, 제2 박막 트랜지스터의 제2 채널층은, 산화물 반도체를 포함하므로, 전류 변동을 작게 할 수 있다. 또한, 제1 박막 트랜지스터는, 제2 박막 트랜지스터보다 밑의 층 위치에 있다. 그 때문에, 제2 박막 트랜지스터는, 제1 박막 트랜지스터보다 나중에 형성되므로, 저온 폴리실리콘을 포함하는 제1 채널층을 형성할 때의 열에 의한 영향을 받지 않는다.
본 발명에 관한 표시 장치의 제조 방법은, 화상을 표시하기 위한 표시 영역 및 상기 표시 영역의 외측에 있는 주변 영역을 갖는 표시 장치의 제조 방법이며, 상기 주변 영역에, 저온 폴리실리콘을 포함하는 제1 채널층을 갖고 제1 소스 전극 및 제1 드레인 전극의 각각과 제1 게이트 전극의 사이에 상기 제1 채널층이 개재되지 않는 스태거형의 제1 박막 트랜지스터를 형성하는 공정과, 상기 제1 박막 트랜지스터를 형성한 후에, 상기 표시 영역에, 산화물 반도체를 포함하는 제2 채널층을 갖고 제2 소스 전극 및 제2 드레인 전극의 각각과 제2 게이트 전극의 사이에 상기 제2 채널층이 개재되지 않는 스태거형의 제2 박막 트랜지스터를 형성하는 공정과, 상기 제2 박막 트랜지스터를 형성한 후에, 상기 표시 영역에 복수의 화소 전극을 형성하는 공정과, 상기 복수의 화소 전극 상에 발광 소자층을 형성하는 공정과, 상기 발광 소자층 상에 공통 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 제1 박막 트랜지스터 및 제2 박막 트랜지스터는, 스태거형이라는 점에서 기생 용량이 작게 되어 있고, 구동 능력이 높다. 또한, 제2 박막 트랜지스터의 제2 채널층은, 산화물 반도체로 형성되므로, 전류 변동을 작게 할 수 있다. 또한, 제2 박막 트랜지스터는, 제1 박막 트랜지스터보다 나중에 형성되므로, 저온 폴리실리콘을 포함하는 제1 채널층을 형성할 때의 열에 의한 영향을 받지 않는다.
도 1은 본 발명의 제1 실시 형태에 관한 표시 장치의 사시도이다.
도 2는 도 1에 도시하는 표시 장치의 II-II선 단면도이다.
도 3은 본 발명의 제1 실시 형태에 관한 표시 장치의 회로도이다.
도 4는 제1 실시 형태의 회로층의 상세를 도시하는 개략도이다.
도 5는 제1 실시 형태의 변형예를 도시하는 도면이다.
도 6은 본 발명의 제2 실시 형태에 관한 표시 장치의 회로도이다.
도 7은 제2 실시 형태의 회로층의 상세를 도시하는 개략도이다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 관한 표시 장치의 사시도이다. 표시 장치로서, 유기 일렉트로루미네센스 표시 장치를 예로 든다. 표시 장치는, 예를 들어 적색, 녹색 및 청색을 포함하는 복수 색의 단위 화소(서브픽셀)를 조합하여, 풀컬러의 화소(픽셀)를 형성하고, 풀컬러의 화상을 표시하도록 되어 있다. 표시 장치는, 예를 들어 수지를 포함함으로써 유연성을 갖는 제1 기판(10)을 갖는다. 제1 기판(10)에는, 화상을 표시하기 위한 소자를 구동하기 위한 집적 회로 칩(12)이 탑재되고, 외부와의 전기적 접속을 위한 플렉시블 프린트 기판(14)이 접속되어 있다.
도 2는, 도 1에 도시하는 표시 장치의 II-II선 단면도이다. 제1 기판(10)에는 회로층(16)이 적층되어 있다. 회로층(16)의 상세는 후술한다. 회로층(16) 상에는, 복수의 단위 화소 각각에 대응하도록 구성된 복수의 화소 전극(18)(예를 들어 양극)이 설치되어 있다. 회로층(16) 및 화소 전극(18) 상에 절연층(20)이 형성되어 있다. 절연층(20)은, 화소 전극(18)의 주연부에 적층되고, 화소 전극(18)의 일부(예를 들어 중앙부)를 개구시키도록 형성되어 있다. 절연층(20)에 의해, 화소 전극(18)의 일부를 둘러싸는 뱅크가 형성된다.
화소 전극(18) 상에 발광 소자층(22)이 형성되어 있다. 발광 소자층(22)은, 복수의 화소 전극(18)에 연속적으로 적층되고, 절연층(20)에도 적층되도록 되어 있다. 변형예로서, 화소 전극(18)마다 별개로(분리하여), 발광 소자층(22)를 형성해도 된다. 발광 소자층(22)은, 적어도 발광층을 포함하고, 또한 전자 수송층, 정공 수송층, 전자 주입층 및 정공 주입층 중 적어도 한 층을 포함해도 된다.
발광 소자층(22) 상에는, 복수의 화소 전극(18)의 상방에서 발광 소자층(22)에 접촉하도록, 공통 전극(24)(예를 들어 음극)이 설치되어 있다. 공통 전극(24)은, 뱅크로 되는 절연층(20)의 상방에 적층되도록 형성한다. 발광 소자층(22)은, 화소 전극(18) 및 공통 전극(24)의 사이에 끼워져, 양자 간을 흐르는 전류에 의해 휘도가 제어되어 발광한다. 발광 소자층(22)은, 공통 전극(24)에 적층하는 밀봉층(26)에 의해 덮임으로써 밀봉되어, 수분으로부터 차단되어 있다. 밀봉막(26)의 상방에는, 충전층(28)을 개재하여, 제2 기판(30)이 설치되어 있다. 제2 기판(30)에는, 복수 색(예를 들어, 청색, 적색 및 녹색)을 포함하는 착색층(32)이 형성되고, 이웃끼리의 상이한 색의 착색층(32)의 사이에는, 블랙 매트릭스(34)가 금속이나 수지 등으로 형성되어, 컬러 필터를 구성하고 있다. 제2 기판(30)은, 터치 패널이어도 되고, 편광판이나 위상차판을 구비해도 된다.
도 3은, 본 발명의 제1 실시 형태에 관한 표시 장치의 회로도이다. 표시 장치는, 화상을 표시하기 위한 표시 영역(DR)을 갖는다. 표시 영역(DR)에는, 화소마다 표시 소자(DE)가 설치된다. 표시 소자(DE)는, 도 2에 도시하는 화소 전극(18) 및 공통 전극(24), 그리고 이들 사이에 개재되는 발광 소자층(22)을 포함한다. 표시 소자(DE)는, 전원선(PWL)으로부터 공급되는 전류로 발광한다. 발광은, 캐패시터(C)에 기입되는 영상 신호에 따라 휘도가 조정된다. 영상 신호는, 신호선(SGL)으로부터 공급되어, 제1 스위칭 소자(SW1)에 의해 기입된다. 제1 스위칭 소자(SW1)의 제어는, 주사선(SCL)으로부터 입력되는 주사 신호에 의해 이루어진다. 제2 스위칭 소자(SW2)는, 캐패시터(C)에 기입된 영상 신호에 따라, 표시 소자(DE)를 흐르는 전류를 제어한다. 표시 영역(DR)의 주위에 주변 영역(PR)이 있다. 주변 영역(PR)에는, 주사 신호나 영상 신호 등을 생성하는 구동 회로가 설치된다.
도 4는, 제1 실시 형태의 회로층(16)의 상세를 도시하는 개략도이다. 회로층(16)은, 표시 영역(DR)으로부터 표시 영역(DR)의 외측에 있는 주변 영역(PR)에 이른다. 제1 기판(10)에는, 그 자체가 함유하는 불순물에 대한 배리어막(36)이 형성되어 있다.
회로층(16)은, 주변 영역(PR)에, 복수의 박막 트랜지스터를 포함한다. 주변 영역(PR)에 설치되는 복수의 박막 트랜지스터는, 저온 폴리실리콘을 포함하는 제1 채널층(CH1)을 갖는 제1 박막 트랜지스터(TFT1)이다. 도 3에 도시하는 주변 영역(PR)에 형성되는 구동 회로가 제1 박막 트랜지스터(TFT1)를 포함한다. 제1 박막 트랜지스터(TFT1)는 스태거형이다. 그 때문에, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)의 각각과 제1 게이트 전극(GE1)의 사이에 제1 채널층(CH1)이 개재되지 않으므로, 기생 용량이 작게 되어 있고, 구동 능력이 높다. 제1 채널층(CH1)은, 제1 게이트 전극(GE1)과의 중첩 부분으로부터 비어져 나오는 부분을 갖고, 이 부분은 이온의 주입에 의해 저항값이 낮게 되어 있다. 회로층(16)의 제1 박막 트랜지스터(TFT1)보다 위의 절연층(복수층)을 관통하여, 제1 채널층(CH1)(제1 게이트 전극(GE1)의 중첩 부분으로부터 비어져 나온 부분)에 접속되는 제1 콘택트 플러그(CP1)가 설치되어 있다.
표시 영역(DR)에는, 복수의 화소 전극(18)이 설치되어 있다. 도 2를 참조하여 상술한 바와 같이, 화소 전극(18)에는 절연층(20)이 적층된다. 화소 전극(18) 상에 설치되는 그 밖의 부재는, 도 4에서는 생략한다. 회로층(16)은, 표시 영역(DR)에, 복수의 박막 트랜지스터를 포함한다. 표시 영역(DR)에 설치되는 복수의 박막 트랜지스터는, 산화물 반도체를 포함하는 제2 채널층(CH2)을 갖는 제2 박막 트랜지스터(TFT2)를 포함한다. 제2 박막 트랜지스터(TFT2)의 제2 채널층(CH2)은, 산화물 반도체를 포함하므로, 전류 변동을 작게 할 수 있다. 또한, 제2 박막 트랜지스터(TFT2)는 스태거형이다. 그 때문에, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)의 각각과 제2 게이트 전극(GE2)의 사이에 제2 채널층(CH2)이 개재되지 않으므로, 기생 용량이 작게 되어 있고, 구동 능력이 높다. 제2 채널층(CH2)은, 제2 게이트 전극(GE2)과의 중첩 부분으로부터 비어져 나오는 부분을 갖고, 이 부분은 이온의 주입에 의해 저항값이 낮게 되어 있다.
제2 박막 트랜지스터(TFT2)는, 제1 박막 트랜지스터(TFT1)보다 위의 층 위치에 있다. 따라서, 제2 박막 트랜지스터(TFT2)는, 제1 박막 트랜지스터(TFT1)보다 나중에 형성되므로, 저온 폴리실리콘을 포함하는 제1 채널층(CH1)을 형성할 때의 열에 의한 영향을 받지 않는다.
도 3에 도시하는 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)의 각각이, 도 4에 도시하는 제2 박막 트랜지스터(TFT2)이다. 제2 스위칭 소자(SW2)로 되는 제2 박막 트랜지스터(TFT2)는, 복수의 화소 전극(18)의 각각에 대한 전류의 공급량을 제어하도록 접속되어 있다. 회로층(16)의 제2 박막 트랜지스터(TFT2)보다 위의 절연층을 관통하여, 제2 채널층(CH2)(제2 게이트 전극(GE2)의 중첩 부분으로부터 비어져 나온 부분)에 접속하는 제2 콘택트 플러그(CP2)가 설치되어 있다.
회로층(16)을 구성하는 복수층은, 표시 영역(DR)에, 저온 폴리실리콘의 층에 이온이 주입되어 이루어지는 제1 도전층(CL1)을 포함한다. 제1 도전층(CL1)은, 제1 박막 트랜지스터(TFT1)의 제1 채널층(CH1)과 동일한 층 위치에 있고 제2 박막 트랜지스터(TFT2)보다 밑의 층 위치에 있다. 제1 도전층(CL1)을, 제2 박막 트랜지스터(TFT2)의 전체에 중첩하는 크기로 함으로써, 제2 박막 트랜지스터(TFT2)를, 열이나 정전기로부터 보호할 수 있다. 또한, 도 4의 예에서는, 제2 콘택트 플러그(CP2)를, 제2 채널층(CH2)의 단부를 노출시키고, 또한 제1 도전층(CL1)에 이르도록 설치하고 있다.
회로층(16)을 구성하는 복수층은, 표시 영역(DR)에, 제1 도전층(CL1)을 캐패시터(C)의 한쪽 전극으로 하고, 제1 도전층(CL1)과 대향하는 위치에 다른쪽 전극으로 되는 제2 도전층(CL2)을 더 포함한다. 제2 도전층(CL2)는, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 동일한 층 위치에 있고 제2 박막 트랜지스터(TFT2)보다 밑의 층 위치에 있다. 캐패시터(C)는, 제2 박막 트랜지스터(TFT2)와 중첩하도록 설치하므로, 평면적인 스페이스가 요구되지 않는다.
본 실시 형태에 관한 표시 장치의 제조 방법에서는, 주변 영역(PR)에, 상술한 제1 박막 트랜지스터(TFT1)를 형성한다. 이 공정에서, 동시에, 표시 영역(DR)에, 저온 폴리실리콘의 층을 형성하여 이온을 주입함으로써 제1 도전층(CL1)을 형성한다. 제1 도전층(CL1)은, 제2 박막 트랜지스터(TFT2)의 전체와 중첩하는 크기를 갖도록 형성해도 된다. 또한, 이 공정에서, 제1 게이트 전극(GE1)의 형성과 동시에, 제1 도전층(CL1)과 함께 캐패시터(C)를 형성하기 위한 전극으로 되는 제2 도전층(CL2)을 형성한다.
제1 박막 트랜지스터(TFT1)를 형성한 후에, 표시 영역(DR)에, 상술한 제2 박막 트랜지스터(TFT2)를 형성한다. 제2 박막 트랜지스터(TFT2)는, 제1 박막 트랜지스터(TFT1)보다 나중에 형성되므로, 저온 폴리실리콘을 포함하는 제1 채널층(CH1)을 형성할 때의 열에 의한 영향을 받지 않는다. 제2 박막 트랜지스터(TFT2)를 형성한 후에, 표시 영역(DR)에 복수의 화소 전극(18)을 형성한다. 그리고, 도 2에 도시하는 바와 같이, 복수의 화소 전극(18) 상에 발광 소자층(22)을 형성하고, 발광 소자층(22) 상에 공통 전극(24)을 형성한다.
[변형예]
도 5는, 제1 실시 형태의 변형예를 도시하는 도면이다. 이 변형예에서는, 표시 영역(DR)에 설치되는 복수의 박막 트랜지스터는, 주변 영역(PR)의 제1 박막 트랜지스터(TFT1)와 동일한 층 위치에, 제1 박막 트랜지스터(TFT1)를 포함한다. 즉, 도 3에 도시하는 제1 스위칭 소자(SW1)가, 제1 박막 트랜지스터(TFT1)이다. 회로층(116)의 제1 박막 트랜지스터(TFT1)보다 위의 절연층을 관통하여, 제1 채널층(CH1)에 접속하는 제1 콘택트 플러그(CP1)가 설치되어 있다.
회로층(116)을 구성하는 복수층은, 제1 박막 트랜지스터(TFT1)의 제1 채널층(CH1)의 적어도 단부와 중첩하도록, 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 동일한 층 위치이며 동일한 재료를 포함하는 금속층(140)을 포함한다. 금속층(140)은, 제1 콘택트 플러그(CP1)와 일체적으로 되도록 형성되어 있다.
상술한 바와 같이, 제2 채널층(CH2)은, 제2 게이트 전극(GE2)과의 중첩 부분으로부터 비어져 나오는 부분을 갖는다. 이 부분은, 제2 게이트 전극(GE2)을 마스크로 하여, 이온을 주입함으로써 저항값이 낮게 된다. 금속층(140)을 형성함으로써, 이온 주입의 프로세스에 의한 제1 박막 트랜지스터(TFT1)의 특성 저하를 방지할 수 있다.
본 변형예에 관한 표시 장치의 제조 방법에서는, 주변 영역(PR)에 제1 박막 트랜지스터(TFT1)를 형성하는 공정에서, 표시 영역(DR)에도, 제1 박막 트랜지스터(TFT1)를 형성한다는 점이, 상기 실시 형태와 상이하다.
표시 영역(DR)에는, 제2 박막 트랜지스터(TFT2)를 형성한다. 제2 게이트 전극(GE2)을 형성하기 전에, 제2 게이트 전극(GE2)보다 밑에 있는 절연층에 제1 채널층(CH1)의 상면에 이르는 스루홀(142)을 형성한다. 제2 게이트 전극(GE2)의 형성과 동시에, 스루홀(142) 내에 제1 콘택트 플러그(CP1)를 형성함과 함께, 금속층(140)을 형성한다. 금속층(140)은, 제1 콘택트 플러그(CP1)와 일체화하여 제1 박막 트랜지스터(TFT1)의 제1 채널층(CH1)의 적어도 단부와 중첩하도록 형성한다.
[제2 실시 형태]
도 6은, 본 발명의 제2 실시 형태에 관한 표시 장치의 회로도이다. 본 실시 형태에서는, 제1 스위칭 소자(SW1)에 의해 영상 신호를 캐패시터(C)에 기입하고, 제2 스위칭 소자(SW2)에 의해 표시 소자(DE)를 흐르는 전류가 제어되어, 제3 스위칭 소자(SW3)에 의해 전류 공급을 온 오프한다.
도 7은, 제2 실시 형태의 회로층(216)의 상세를 도시하는 개략도이다. 본 실시 형태에서는, 도 6에 도시하는 캐패시터(C)가, 직렬 접속된 복수의 캐패시터(제1 캐패시터(C1), 제2 캐패시터(C2) 및 제3 캐패시터(C3))를 포함하고 있다.
제1 캐패시터(C1)는, 저온 폴리실리콘의 층에 이온이 주입되어 이루어지는 한 쌍의 전극(E1)을 포함한다. 한 쌍의 전극(E1)은, 주변 영역(PR)에 형성되는 제1 박막 트랜지스터(TFT1)(도 4 참조)의 제1 채널층(CH1) 및 제1 게이트 전극(GE1)과, 동일층이며 동일한 재료를 포함한다.
제2 캐패시터(C2)의 한 쌍의 전극(E2)은, 제2 스위칭 소자(SW2)인 제2 박막 트랜지스터(TFT2)의 제2 채널층(CH2)의 일부(제2 게이트 전극(GE2)의 중첩 부분으로부터 비어져 나와 저저항화된 부분)를 포함하는 전극과, 그 상방에 형성된 전극(제2 게이트 전극(GE2)과 동일층이며 동일한 재료)을 포함한다.
제3 캐패시터(C3)의 한 쌍의 전극(E3)은, 제2 캐패시터(C2)의 한쪽 전극(E2)과, 그 상방에 형성된 전극을 포함한다. 제2 캐패시터(C2)와 제3 캐패시터(C3)는, 한쪽 전극을 공유함으로써 직렬로 접속된다. 제2 캐패시터(C2) 또는 제3 캐패시터(C3)의 공유하지 않는 다른쪽 전극에, 콘택트 플러그(CP)에 의해, 제1 캐패시터(C1)의 한쪽 전극(E1)이 접속된다. 그 밖의 상세는, 제1 실시 형태에서 설명한 내용이 해당된다. 본 실시 형태에 관한 표시 장치의 제조 방법에서는, 주변 영역(PR)에 제1 박막 트랜지스터(TFT1)(도 4 참조)를 형성할 때, 제3 캐패시터(C3)의 한 쌍의 전극(E3)을 동시에 형성한다. 또한, 제2 박막 트랜지스터(TFT2)를 형성할 때, 제2 캐패시터(C2)의 한 쌍의 전극(E2)(제3 캐패시터(C3)의 한쪽 전극(E3))을 형성한다. 그 후, 제3 캐패시터(C3)의 다른쪽 전극(E3)을 형성한다.
또한, 표시 장치는, 유기 일렉트로루미네센스 표시 장치에 한정되지는 않고, 양자 도트 발광 소자(QLED: Quantum-Dot Light Emitting Diode)와 같은 발광 소자를 각 화소에 구비한 표시 장치여도 되고, 액정 표시 장치여도 된다.
본 발명은 상술한 실시 형태에 한정되는 것은 아니며 다양한 변형이 가능하다. 예를 들어, 실시 형태에서 설명한 구성은, 실질적으로 동일한 구성, 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성으로 치환할 수 있다.
10: 제1 기판
12: 집적 회로 칩
14: 플렉시블 프린트 기판
16: 회로층
18: 화소 전극
20: 절연층
22: 발광 소자층
24: 공통 전극
26: 밀봉층
28: 충전층
30: 제2 기판
32: 착색층
34: 블랙 매트릭스
36: 배리어막
116: 회로층
140: 금속층
142: 스루홀
216: 회로층
C: 캐패시터
C1: 제1 캐패시터
C2: 제2 캐패시터
C3: 제3 캐패시터
CH1: 제1 채널층
CH2: 제2 채널층
CL1: 제1 도전층
CL2: 제2 도전층
CP1: 제1 콘택트 플러그
CP2: 제2 콘택트 플러그
DE: 표시 소자
DE1: 제1 드레인 전극
DE2: 제2 드레인 전극
DR: 표시 영역
E1: 전극
E2: 전극
E3: 전극
GE1: 제1 게이트 전극
GE2: 제2 게이트 전극
PR: 주변 영역
PWL: 전원선
SCL: 주사선
SE1: 제1 소스 전극
SE2: 제2 소스 전극
SGL: 신호선
SW1: 제1 스위칭 소자
SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자
TFT1: 제1 박막 트랜지스터
TFT2: 제2 박막 트랜지스터

Claims (13)

  1. 화상을 표시하기 위한 표시 영역에 설치된 복수의 화소 전극과,
    상기 복수의 화소 전극의 상방에 배치된 공통 전극과,
    상기 복수의 화소 전극과 상기 공통 전극의 사이에 개재되는 발광 소자층과,
    상기 표시 영역으로부터 상기 표시 영역의 외측에 있는 주변 영역에 이르는 복수층을 포함하는 회로층과,
    상기 회로층을 관통하는 제1 콘택트 플러그와,
    제2 콘택트 플러그를 갖고,
    상기 회로층은, 상기 표시 영역 및 상기 주변 영역의 각각에, 복수의 박막 트랜지스터를 갖고,
    상기 주변 영역에 설치되는 상기 복수의 박막 트랜지스터는, 저온 폴리실리콘을 포함하는 제1 채널층을 갖고 제1 소스 전극 및 제1 드레인 전극의 각각과 제1 게이트 전극의 사이에 상기 제1 채널층이 개재되지 않는 스태거형의 제1 박막 트랜지스터이고,
    상기 표시 영역에 설치되는 상기 복수의 박막 트랜지스터는, 상기 제1 박막 트랜지스터를 포함하고,
    상기 표시 영역에 설치되는 상기 복수의 박막 트랜지스터는, 산화물 반도체를 포함하는 제2 채널층을 갖고 제2 소스 전극 및 제2 드레인 전극의 각각과 제2 게이트 전극의 사이에 상기 제2 채널층이 개재되지 않는 스태거형의 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터는, 상기 제1 박막 트랜지스터보다 위의 층 위치에 있고,
    상기 회로층은, 상기 표시 영역에서는 상기 제2 박막 트랜지스터보다 위에 있고 상기 주변 영역에서는 상기 제1 박막 트랜지스터보다 위에 있는 절연층을 포함하고,
    상기 제1 콘택트 플러그는, 상기 주변 영역에서 상기 절연층을 관통하여 상기 제1 채널층에 접속하고,
    상기 제2 콘택트 플러그는, 상기 표시 영역에 있는 상기 제1 박막 트랜지스터보다 위의 층을 관통하여, 상기 제1 채널층에 접속하고,
    상기 회로층을 구성하는 상기 복수층은, 상기 표시 영역에 있는 상기 제1 박막 트랜지스터의 상기 제1 채널층의 적어도 단부와 중첩하도록, 상기 제2 박막 트랜지스터의 상기 제2 게이트 전극과 동일한 층 위치이며 동일한 재료를 포함하는 금속층을 더 포함하고,
    상기 금속층은, 상기 제2 콘택트 플러그와 일체적으로 되도록 형성되어 있는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 표시 영역에 설치되는 상기 제2 박막 트랜지스터는, 상기 복수의 화소 전극의 각각에 대한 전류의 공급량을 제어하도록 접속되어 있는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 회로층을 구성하는 상기 복수층은, 상기 표시 영역에, 상기 저온 폴리실리콘의 층에 이온이 주입되어 이루어지는 도전층을 포함하고,
    상기 도전층은, 상기 제1 박막 트랜지스터의 상기 제1 채널층과 동일한 층 위치에 있고 상기 제2 박막 트랜지스터보다 밑의 층 위치에 있는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 도전층은, 상기 제2 박막 트랜지스터의 전체에 중첩하는 크기를 갖는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 회로층을 구성하는 상기 복수층은, 상기 표시 영역에, 상기 도전층을 캐패시터의 한쪽 전극으로 하고, 상기 도전층과 대향하는 위치에 다른쪽 전극으로 되는 제2 도전층을 더 포함하고,
    상기 제2 도전층은, 상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 동일한 층 위치에 있고 상기 제2 박막 트랜지스터보다 밑의 층 위치에 있는 것을 특징으로 하는 표시 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 표시 영역에 설치되는 상기 복수의 박막 트랜지스터는, 상기 주변 영역의 상기 제1 박막 트랜지스터와 동일한 층 위치에, 상기 제1 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 삭제
  8. 화상을 표시하기 위한 표시 영역 및 상기 표시 영역의 외측에 있는 주변 영역을 갖는 표시 장치의 제조 방법으로서,
    상기 주변 영역 및 상기 표시 영역에, 저온 폴리실리콘을 포함하는 제1 채널층을 갖고 제1 소스 전극 및 제1 드레인 전극의 각각과 제1 게이트 전극의 사이에 상기 제1 채널층이 개재되지 않는 스태거형의 제1 박막 트랜지스터를 형성하는 공정과,
    상기 제1 박막 트랜지스터를 형성한 후에, 상기 표시 영역에, 산화물 반도체를 포함하는 제2 채널층을 갖고 제2 소스 전극 및 제2 드레인 전극의 각각과 제2 게이트 전극의 사이에 상기 제2 채널층이 개재되지 않는 스태거형의 제2 박막 트랜지스터를 형성하는 공정과,
    상기 표시 영역에서는 상기 제2 박막 트랜지스터보다 위에 있고 상기 주변 영역에서는 상기 제1 박막 트랜지스터보다 위에 있는 절연층을 형성하는 공정과,
    상기 주변 영역에서 상기 절연층을 관통하여 상기 제1 채널층에 접속하는 제1 콘택트 플러그를 형성하는 공정과,
    상기 제2 박막 트랜지스터를 형성한 후에, 상기 표시 영역에 복수의 화소 전극을 형성하는 공정과,
    상기 복수의 화소 전극 상에 발광 소자층을 형성하는 공정과,
    상기 발광 소자층 상에 공통 전극을 형성하는 공정을 포함하고,
    상기 표시 영역에 상기 제2 박막 트랜지스터를 형성하는 공정에서,
    상기 제2 게이트 전극을 형성하기 전에, 상기 제2 게이트 전극보다 밑에 있는 절연층에 상기 제1 채널층의 상면에 이르는 스루홀을 형성하고,
    상기 제2 게이트 전극의 형성과 동시에, 상기 스루홀 내에 제2 콘택트 플러그를 형성하고, 또한 상기 제2 콘택트 플러그와 일체화하여 상기 제1 박막 트랜지스터의 상기 제1 채널층의 적어도 단부와 중첩하도록, 금속층을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  9. 제8항에 있어서, 상기 주변 영역에 상기 제1 박막 트랜지스터를 형성하는 공정에서, 상기 표시 영역에, 상기 저온 폴리실리콘의 층을 형성하여 이온을 주입함으로써 도전층을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제9항에 있어서, 상기 도전층은, 상기 제2 박막 트랜지스터의 전체와 중첩하는 크기를 갖도록 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제9항에 있어서, 상기 주변 영역에 상기 제1 박막 트랜지스터를 형성하는 공정에서, 상기 제1 게이트 전극의 형성과 동시에, 상기 도전층과 함께 캐패시터를 형성하기 위한 전극으로 되는 제2 도전층을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 주변 영역에 상기 제1 박막 트랜지스터를 형성하는 공정에서, 상기 표시 영역에도, 상기 제1 박막 트랜지스터를 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 삭제
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