KR20200139291A - 표시 장치 - Google Patents

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transistor
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박준현
김동우
문성재
조강문
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삼성디스플레이 주식회사
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Abstract

본 개시는 표시 장치에 관한 것으로, 본 발명의 한 실시예에 따른 표시 장치는 적어도 하나의 트랜지스터를 포함하는 제1 화소 회로부, 적어도 하나의 트랜지스터를 포함하는 제2 화소 회로부, 상기 제1 화소 회로부와 전기적으로 연결된 제1 화소 전극, 상기 제2 화소 회로부와 전기적으로 연결된 제2 화소 전극, 상기 제1 화소 회로부와 전기적으로 연결된 제1 데이터선, 그리고 상기 제2 화소 회로부와 전기적으로 연결된 제2 데이터선을 포함하고, 상기 제1 데이터선과 상기 제2 데이터선은 제1방향으로 이웃하고, 상기 제2 화소 회로부는 상기 제1 데이터선 및 상기 제2 데이터선과 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 복수의 화소를 포함하고, 각 화소는 복수의 트랜지스터 및 발광 소자를 포함한다. 복수의 트랜지스터는 신호선에 연결되어 있으며 발광 소자에 구동 전류를 전달할 수 있다. 트랜지스터는 채널 영역 및 도전 영역을 포함하는 액티브 패턴을 포함할 수 있다.
발광 소자는 애노드 및 캐소드를 포함하고, 애노드는 화소의 트랜지스터와 연결되어 구동 전류를 전달받을 수 있다.
본 기재는 표시 장치의 복수의 화소의 화소 전극과 데이터선 사이의 기생 커패시터의 용량을 감소시키거나 편차를 줄여 표시 품질을 높이는 것이다.
본 발명의 한 실시예에 따른 표시 장치는 적어도 하나의 트랜지스터를 포함하는 제1 화소 회로부, 적어도 하나의 트랜지스터를 포함하는 제2 화소 회로부, 상기 제1 화소 회로부와 전기적으로 연결된 제1 화소 전극, 상기 제2 화소 회로부와 전기적으로 연결된 제2 화소 전극, 상기 제1 화소 회로부와 전기적으로 연결된 제1 데이터선, 그리고 상기 제2 화소 회로부와 전기적으로 연결된 제2 데이터선을 포함하고, 상기 제1 데이터선과 상기 제2 데이터선은 제1방향으로 이웃하고, 상기 제2 화소 회로부는 상기 제1 데이터선 및 상기 제2 데이터선과 중첩한다.
상기 제1 화소 회로부와 상기 제2 화소 회로부는 상기 제1방향에 수직인 제2방향으로 배열되어 있을 수 있다.
상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제1방향으로 배열되어 있을 수 있다.
상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제2방향으로 배열되어 있을 수 있다.
상기 제2 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선의 적어도 일부와 중첩하고, 상기 제1 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선과 중첩하지 않을 수 있다.
상기 제1 및 제2 데이터선과 동일한 도전층에 위치하는 제1 커패시터 전극 및 제2 커패시터 전극을 더 포함하고, 상기 제1 화소 전극은 상기 제1 커패시터 전극을 통해 상기 제1 트랜지스터와 전기적으로 연결되어 있고, 상기 제2 화소 전극은 상기 제2 커패시터 전극을 통해 상기 제2 트랜지스터와 전기적으로 연결되어 있고, 상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 커패시터 및 상기 제2 커패시터의 동일한 측에 위치할 수 있다.
적어도 하나의 트랜지스터를 포함하는 제3 화소 회로부, 그리고 상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극을 더 포함하고, 평면 뷰에서, 상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제2방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제1방향으로 배열되어 있을 수 있다.
상기 제2 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선의 적어도 일부와 중첩하고, 상기 제1, 제2 및 제3 화소 전극 중 가장 작은 면적을 가질 수 있다.
상기 제2 화소 전극에 대응하는 발광 영역은 청색을 나타낼 수 있다.
상기 제2 화소 전극은 상기 제1, 제2 및 제3 화소 전극 중 가장 큰 면적을 가질 수 있다.
상기 제2 화소 전극에 대응하는 발광 영역은 적색을 나타낼 수 있다.
상기 제2 화소 전극은 상기 제1, 제2 및 제3 데이터선 모두와 중첩할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는 제1 트랜지스터를 포함하는 제1 화소 회로부, 제2 트랜지스터를 포함하는 제2 화소 회로부, 상기 제1 화소 회로부와 전기적으로 연결된 제1 데이터선, 상기 제2 화소 회로부와 전기적으로 연결된 제2 데이터선, 상기 제1 화소 회로부와 전기적으로 연결된 제1 화소 전극, 상기 제2 화소 회로부와 전기적으로 연결된 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 그리고 상기 발광층 위에 위치하는 공통 전극을 포함하고, 평면 뷰에서, 상기 제1 화소 회로부와 상기 제2 화소 회로부는 제1방향으로 배열되어 있고, 상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제1방향으로 배열되어 있고, 상기 제1 데이터선과 상기 제2 데이터선은 상기 제1방향과 다른 제2방향으로 서로 이웃하며 배열되어 있고, 상기 제1 및 제2 화소 전극 각각은 상기 제1 데이터선 및 상기 제2 데이터선 중 적어도 하나와 중첩한다.
상기 제1 화소 전극의 면적은 상기 제2 화소 전극의 면적과 다를 수 있다.
상기 제1 및 제2 데이터선과 동일한 도전층에 위치하는 제1 커패시터 전극 및 제2 커패시터 전극을 더 포함하고, 상기 제1 화소 전극은 상기 제1 커패시터 전극을 통해 상기 제1 트랜지스터와 전기적으로 연결되어 있고, 상기 제2 화소 전극은 상기 제2 커패시터 전극을 통해 상기 제2 트랜지스터와 전기적으로 연결되어 있을 수 있다.
상기 제1 트랜지스터가 포함하는 제1 게이트 전극, 그리고 상기 제2 트랜지스터가 포함하는 제2 게이트 전극을 더 포함하고, 상기 제1 게이트 전극은 상기 제1 커패시터 전극과 함께 제1 커패시터를 형성하고, 상기 제2 게이트 전극은 상기 제2 커패시터 전극과 함께 제2 커패시터를 형성하고, 상기 제1 커패시터와 상기 제2 커패시터는 상기 제1방향으로 배열되어 있고, 평면 뷰에서 상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 커패시터 및 상기 제2 커패시터의 동일한 측에 위치할 수 있다.
제3 트랜지스터를 포함하는 제3 화소 회로부, 그리고 상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극을 더 포함하고, 상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제1방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제1방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선 중 적어도 하나와 중첩할 수 있다.
제3 트랜지스터를 포함하는 제3 화소 회로부, 그리고 상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극을 더 포함하고, 상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제1방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제2방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선과 중첩하지 않을 수 있다.
본 발명의 한 실시예에 따른 표시 장치는 제1방향으로 배열되어 있는 복수의 화소 회로부, 상기 제1방향과 다른 제2방향으로 배열되어 있고 서로 이웃한 복수의 데이터선, 상기 복수의 화소 회로부와 각각 전기적으로 연결되어 있는 복수의 화소 전극, 상기 복수의 화소 전극 위에 위치하는 발광층, 그리고 상기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 복수의 데이터선은 상기 복수의 화소 회로부의 일측에 위치하고, 상기 복수의 화소 전극 중 적어도 하나는 상기 복수의 데이터선의 적어도 하나와 중첩한다.
상기 복수의 화소 전극은 상기 제2방향으로 배열되어 있고, 상기 복수의 화소 전극 중 일부만 상기 복수의 데이터선과 중첩할 수 있다.
본 기재의 실시예들에 따르면, 표시 장치의 복수의 화소의 화소 전극과 데이터선 사이의 기생 커패시터의 용량을 감소시키거나 편차를 줄여 표시 품질을 높일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이고,
도 4는 도 2에 도시한 표시 장치를 IVa-IVb 선을 따라 잘라 도시한 단면도이고,
도 5는 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 6은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이고,
도 7은 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 8은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이고,
도 9는 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이고,
도 10은 본 발명의 한 실시예에 따른 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, 평면 뷰(in a plan view)는 서로 교차하는 두 방향(예를 들어, 제1방향(DR1) 및 제2방향(DR2))에 평행한 면을 관찰하는 뷰를 의미하고(평면상이라고도 표현함), 단면 뷰(in a cross-sectional view)는 제1방향(DR1) 및 제2방향(DR2)에 평행한 면에 수직인 방향(예를 들어, 제3방향(DR3))으로 자른 면을 관찰하는 뷰를 의미한다. 또한, 두 구성 요소가 중첩한다고 할 때는 다른 언급이 없는 한 두 구성 요소가 제3방향(DR3)으로(예를 들어, 기판의 윗면에 수직인 방향으로) 중첩하는 것을 의미한다.
먼저 도 1을 참조하여 본 발명의 한 실시예에 따른 표시 장치의 구조에 대해 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 한 화소(PX)에 대한 회로도이다.
본 발명의 한 실시예에 따른 표시 장치는 복수의 화소(PX)를 포함하고, 한 화소(PX)는 도 1에 도시한 바와 같이 복수의 트랜지스터(T1, T2, T3) 및 커패시터(Cst)를 포함하는 화소 회로부, 그리고 화소 회로부와 연결되어 있는 발광 소자인 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 한 화소(PX)가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 생성된 구동 전류에 따른 휘도의 빛을 발광할 수 있다.
도 1에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급되고, 턴온된 제3 트랜지스터(T3)를 통해 초기화 전압(INIT)이 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 제2 트랜지스터(T2)는 턴온 상태를 유지하고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 제1 트랜지스터(T1)는 소스 전극(S1)으로부터 드레인 전극(D1)으로 전류가 흐르다가 드레인 전극(D1)의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 제1 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)의 전압 차는 커패시터(Cst)에 저장되며, 제1 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 제1 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 제2 트랜지스터(T2)는 턴온되고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급된다. 이 때, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 제1 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극(G1)에 전달된 데이터 전압(DAT)에 의해 턴온된 제1 트랜지스터(T1)는 데이터 전압(DAT)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
도 1과 함께 도 2 내지 도 4를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 구체적인 구조에 대해 설명한다.
도 2는 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소의 화소 회로부(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 3은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이고, 도 4는 도 2에 도시한 표시 장치를 IVa-IVb 선을 따라 잘라 도시한 단면도이다.
여기서, 복수의 화소 회로부(PX1, PX2, PX3) 각각은 앞에서 설명한 한 화소(PX)가 포함하는 구성 요소 중 복수의 트랜지스터(T1, T2, T3) 및 커패시터(Cst)가 형성된 부분 또는 영역을 의미할 수 있다.
한 실시예에 따른 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110) 위에는 하부 패턴(111) 및 가로 공통 전압선(170a)을 포함하는 제1 도전층이 위치할 수 있다. 각 화소 회로부(PX1, PX2, PX3)에 각각의 하부 패턴(111)이 위치할 수 있다. 가로 공통 전압선(170a)은 대략 제1방향(DR1)으로 연장되어 있을 수 있다. 하부 패턴(111)은 다양한 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다.
제1 도전층 위에는 절연층인 버퍼층(120)이 위치할 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴(130a, 130b, 130c)을 포함하는 액티브층이 위치할 수 있다. 각 화소 회로부(PX1, PX2, PX3)에 위치하는 액티브 패턴(130a, 130b, 130c)은 앞에서 설명한 복수의 트랜지스터(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 각 액티브 패턴(130a, 130b, 130c)의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함할 수 있다.
각 화소 회로부(PX1, PX2, PX3)에 위치하는 복수의 액티브 패턴(130a, 130b, 130c)은 서로 이격되어 있을 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 액티브 패턴(130a)과 액티브 패턴(130c)은 서로 연결되어 있을 수도 있다. 도 2는 액티브 패턴(130a)과 액티브 패턴(130c)이 서로 이격되어 분리된 예를 도시한다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치할 수 있다. 절연 패턴(144)은 액티브 패턴(130a, 130b, 130c)의 채널 영역(134a, 134b, 134c)과 중첩하며 채널 영역(134a, 134b, 134c) 위에 위치할 수 있다. 절연 패턴(144)은 액티브 패턴(130a, 130b, 130c)의 도전 영역과는 실질적으로 중첩하지 않을 수 있다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다.
제2 도전층은, 앞에서 설명한 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 구동 게이트 전극(155), 제2 게이트 전극(154b), 그리고 제3 게이트 전극(154c) 등을 포함할 수 있다. 앞에서 설명한 회로도에서의 게이트 전극(G1), 게이트 전극(G2) 및 게이트 전극(G3)은 여기서 각각 구동 게이트 전극(155)이 포함하는 제1 게이트 전극(154a), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c)에 대응될 수 있다. 구동 게이트 전극(155)을 제1 게이트 전극이라고도 할 수 있다.
제1 및 제2 스캔선(151, 152) 각각은 제1방향(DR1)으로 연장되어 있을 수 있다. 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)의 위쪽 및 아래쪽에는 제1 스캔선(151) 및 제2 스캔선(152)이 각각 위치할 수 있다.
각 구동 게이트 전극(155)은 각 화소 회로부(PX1, PX2, PX3)에 대응하여 위치할 수 있다. 각 화소 회로부(PX1, PX2, PX3)에 위치하는 구동 게이트 전극(155)은 위 또는 아래로 돌출된 형태의 제1 게이트 전극(154a) 및 아래 또는 위로 돌출된 돌출부(155a)을 포함할 수 있다. 제1 게이트 전극(154a)은 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다.
복수의 화소 회로부(PX1, PX2, PX3)에 대응하는 복수의 제2 게이트 전극(154b)은 서로 연결되어 전체적으로 제2방향(DR2)으로 길게 연장된 형태를 이룰 수 있고 제1 스캔선(151)과 연결되어 있다. 제2 게이트 전극(154b)은 각 화소 회로부(PX1, PX2, PX3)의 액티브 패턴(130b)과 교차하며 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다.
복수의 화소 회로부(PX1, PX2, PX3)에 대응하는 복수의 제3 게이트 전극(154c)은 서로 연결되어 전체적으로 제2방향(DR2)으로 길게 연장된 형태를 이룰 수 있고 제2 스캔선(152)과 연결되어 있다. 제3 게이트 전극(154c)은 각 화소 회로부(PX1, PX2, PX3)의 액티브 패턴(130c)과 교차하며 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다.
제2 도전층은 뒤에서 설명할 공통 전압선(170)과 중첩하는 도전 패턴(150a)을 더 포함할 수 있다.
제2 도전층 위에는 제2 절연층(160)이 위치할 수 있다. 버퍼층(120) 및/또는 제2 절연층(160)은 복수의 접촉 구멍(60, 61, 62, 63a, 63b, 64, 65, 66, 68)을 포함할 수 있다.
제2 절연층(160) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은, 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)를 기준으로, 복수의 데이터선(171a, 171b, 171c), 구동 전압선(172), 공통 전압선(170), 초기화 전압선(173), 커패시터 전극(175), 그리고 복수의 연결 부재(178)를 포함할 수 있다.
공통 전압선(170)은 제2 절연층(160)의 접촉 구멍(60)을 통해 가로 공통 전압선(170a)과 전기적으로 연결될 수 있다. 제2 도전층의 도전 패턴(150a)은 제2 절연층(160)의 접촉 구멍(60a)을 통해 공통 전압선(170)과 전기적으로 연결되어 공통 전압선(170)의 저항을 낮출 수 있다. 도전 패턴(150a)은 생략될 수도 있다.
구동 전압선(172)은 제2 절연층(160)의 접촉 구멍(61)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다.
초기화 전압선(173)은 제2 절연층(160)의 접촉 구멍(63a)을 통해 액티브 패턴(130c)의 드레인 영역(135c)과 전기적으로 연결되어 있다.
복수의 데이터선(171a, 171b, 171c)은 제1방향(DR1)으로 서로 이웃하며 배열되어 있을 수 있다. 복수의 데이터선(171a, 171b, 171c) 사이에는 제3 도전층의 다른 구성이 위치하지 않을 수 있다. 각 데이터선(171a, 171b, 171c)은 제2 절연층(160)의 접촉 구멍(64)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다. 각 데이터선(171a, 171b, 171c)은 도 2 및 도 3에 도시한 바와 같이 적어도 한 번 굴곡되어 있을 수 있다.
커패시터 전극(175)은 각 화소 회로부(PX1, PX2, PX3)에 하나씩 위치하는 섬형일 수 있다. 커패시터 전극(175)은 평면 뷰에서 구동 전압선(172)과 데이터선(171a, 171b, 171c) 사이에 위치할 수 있다. 커패시터 전극(175)은 제2 절연층(160)을 사이에 두고 대응하는 구동 게이트 전극(155)과 중첩하여 커패시터(Cst)를 형성할 수 있다. 구동 게이트 전극(155)은 제1 커패시터 전극이라 하고, 커패시터 전극(175)은 제2 커패시터 전극이라 할 수 있다.
커패시터 전극(175)은 제2 절연층(160)의 접촉 구멍(62)을 통해 액티브 패턴(130a)의 드레인 영역(135a)과 전기적으로 연결되고 제2 절연층(160)의 접촉 구멍(63b)을 통해 액티브 패턴(130c)의 소스 영역(133c)과 전기적으로 연결되어 있다. 또한, 커패시터 전극(175)은 제2 절연층(160) 및 버퍼층(120)의 접촉 구멍(68)을 통해 하부 패턴(111)과 전기적으로 연결되어 있다. 커패시터 전극(175)과 액티브 패턴(130a)의 드레인 영역(135a) 사이의 접촉을 위해 구동 게이트 전극(155)은 접촉 구멍(62)과 중첩하는 개구부(55a)를 포함하여 구동 게이트 전극(155)이 접촉 구멍(62) 주위를 둘러싸는 형태를 가질 수 있으나 이에 한정되지 않는다.
연결 부재(178)는 각 화소 회로부(PX1, PX2, PX3)에서 접촉 구멍(65)을 통해 액티브 패턴(130b)의 드레인 영역(135b)과 전기적으로 연결되고 접촉 구멍(66)을 통해 구동 게이트 전극(155)의 돌출부(155a)와 전기적으로 연결되어 결국, 액티브 패턴(130b)의 드레인 영역(135b)과 구동 게이트 전극(155)의 돌출부(155a)가 서로 전기적으로 연결될 수 있다.
평면 뷰에서 데이터선(171a, 171b, 171c), 구동 전압선(172), 공통 전압선(170), 그리고 초기화 전압선(173) 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151) 및 제2 스캔선(152)과 교차할 수 있다. 이웃한 두 공통 전압선(170) 사이에 복수의 데이터선(171a, 171b, 171c), 구동 전압선(172) 및 초기화 전압선(173)이 위치할 수 있다.
도 2에 도시한 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)는 제2방향(DR2)으로 배열되어 서로 이웃할 수 있으며, 제1방향(DR1) 및 제2방향(DR2)으로 반복되어 배치될 수 있다. 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)의 좌측 및 우측 양쪽에 각각 공통 전압선(170)이 위치할 수 있고, 상측 및 하측에 제1 스캔선(151) 및 제2 스캔선(152)이 각각 위치할 수 있다.
반복되는 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)가 세 화소 회로부(PX1, PX2, PX3)를 포함하는 경우 이웃한 두 공통 전압선(170) 사이에는 세 개의 데이터선(171a, 171b, 171c), 하나의 구동 전압선(172), 그리고 하나의 초기화 전압선(173)이 위치할 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층을 포함할 수 있다. 예를 들어, 제3 도전층은 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
제1 트랜지스터(T1)는 채널 영역(134a), 소스 영역(133a) 및 드레인 영역(135a), 그리고 제1 게이트 전극(154a)을 포함한다. 제1 트랜지스터(T1)의 소스 영역(133a)은 구동 전압선(172)과 전기적으로 연결되어 있으므로 구동 전압을 인가받을 수 있다.
제1 트랜지스터(T1)에 대응하는 하부 패턴(111)은 제1 트랜지스터(T1)의 채널 영역(134a)과 기판(110) 사이에서 채널 영역(134a)과 중첩하여 외부광이 채널 영역(134a)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111)은 커패시터 전극(175)을 통해 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 있다.
제2 트랜지스터(T2)는 채널 영역(134b), 소스 영역(133b), 드레인 영역(135b), 그리고 제2 게이트 전극(154b)을 포함한다. 각 화소 회로부(PX1, PX2, PX3)의 제2 트랜지스터(T2)의 소스 영역(133b)은 데이터선(171a, 171b, 171c)과 각각 전기적으로 연결되어 데이터 전압 또는 기준 전압을 인가받을 수 있다. 제2 트랜지스터(T2)의 드레인 영역(135b)은 구동 게이트 전극(155)을 통해 제1 게이트 전극(154a)과 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 채널 영역(134c), 소스 영역(133c) 및 드레인 영역(135c), 그리고 제3 게이트 전극(154c)을 포함한다. 제3 트랜지스터(T3)의 드레인 영역(135c)은 초기화 전압선(173)으로부터 초기화 전압을 인가받을 수 있다.
제3 도전층 위에는 제3 절연층(180)이 위치할 수 있다. 제3 절연층(180)은 제3 도전층 위에 위치하는 복수의 접촉 구멍(71a, 72a, 73a, 74a, 75a, 76a, 77a)을 가질 수 있다.
제3 절연층(180) 위에는 제4 도전층이 위치할 수 있다. 제4 도전층은 그 아래에 위치하는 제3 도전층에 위치하는 데이터선(171a, 171b, 171c), 구동 전압선(172), 공통 전압선(170), 초기화 전압선(173) 및 커패시터 전극(175) 등의 제3 도전층의 도전 패턴과 대체로 비슷한 평면 형태를 가지며 대응하는 제3 도전층의 도전 패턴과 전기적으로 연결되어 있는 복수의 도전 패턴을 포함할 수 있다.
예를 들어, 데이터선(171a, 171b, 171c)은 각각 접촉 구멍(74a, 75a, 76a)을 통해 제4 도전층에 위치하는 대응하는 도전 패턴과 전기적으로 연결되어 있고, 구동 전압선(172)은 접촉 구멍(71a)을 통해 제6 도전층에 위치하는 대응하는 도전 패턴(183a)과 전기적으로 연결되어 있고, 공통 전압선(170)은 접촉 구멍(72a)을 통해 제4 도전층에 위치하는 대응하는 도전 패턴과 전기적으로 연결되어 있고, 초기화 전압선(173)은 접촉 구멍(73a)을 통해 제4 도전층에 위치하는 대응하는 도전 패턴과 전기적으로 연결되어 있고, 커패시터 전극(175)은 접촉 구멍(77a)을 통해 제4 도전층에 위치하는 대응하는 도전 패턴(183b)과 전기적으로 연결되어 있을 수 있다.
제4 도전층의 도전 패턴들은 연결되어 있는 제3 도전층과 동일한 전압을 전달하여 저항을 낮출 수 있다.
제4 도전층 위에는 제4 절연층(181)이 위치할 수 있다. 제4 절연층(181)은 커패시터 전극(175)과 연결되어 있는 도전 패턴(183b) 위에 위치하는 접촉 구멍(80), 그리고 공통 전압선(170) 위에 위치하는 접촉 구멍(81)을 포함할 수 있다.
제4 절연층(181) 위에는 복수의 접촉 부재(190a, 190b, 190c, 190d)를 포함하는 제5 도전층이 위치할 수 있다.
각 접촉 부재(190a, 190b, 190c)는 각 화소 회로부(PX1, PX2, PX3)에 위치하며 접촉 구멍(80)을 통해 대응하는 도전 패턴(183b)과 접촉하며 전기적으로 연결되어 있을 수 있다. 따라서 각 접촉 부재(190a, 190b, 190c)는 도전 패턴(183b)과 전기적으로 연결되어 있는 커패시터 전극(175)과 각각 전기적으로 연결될 수 있다.
접촉 부재(190d)는 접촉 구멍(81)을 통해 공통 전압선(170)과 접촉하며 전기적으로 연결되어 있을 수 있다.
접촉 부재(190a, 190b, 190c, 190d)는 각각이 접촉하는 제4 도전층의 도전 패턴과 다른 도전층과의 접착력을 향상시키며 제4 도전층의 산화를 막을 수 있다. 특히, 제4 도전층이 구리를 포함하는 경우 구리의 산화를 막을 수 있다. 이를 위해, 제5 도전층은 제4 도전층의 부식을 방지할 수 있는 도전성 재료, 예를 들면 제4 도전층이 구리를 포함하는 경우 제4 도전층을 캐핑하여 구리의 부식을 방지할 수 있는 도전성 재료를 포함할 수 있다. 예를 들어 제5 도전층은, ITO, IZO 등의 금속 산화물 등의 도전성 물질을 포함할 수 있다.
제5 도전층 위에는 제5 절연층(182)이 위치할 수 있다. 제5 절연층(182)은 각 접촉 부재(190a, 190b, 190c) 위에 위치하는 접촉 구멍(83)을 포함할 수 있다.
평면 뷰 및 단면 뷰에서 접촉 구멍(83)의 중심은 접촉 구멍(80)의 중심과 일치하지 않을 수 있다. 접촉 구멍(83)과 접촉 구멍(80)은 평면 뷰에서 서로 중첩하지 않을 수도 있고 일부 중첩하고 있을 수도 있다.
접촉 구멍(83)과 접촉 구멍(80)은 모두 각 화소 회로부(PX1, PX2, PX3)의 대응하는 접촉 부재(190a, 190b, 190c)와 중첩할 수 있다.
버퍼층(120), 제1 절연층, 제2 절연층(160), 제3 절연층(180), 제4 절연층(181) 및 제5 절연층(182) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 특히, 제5 절연층(182)은 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있고, 실질적으로 평탄한 윗면을 가질 수 있다.
제5 절연층(182) 위에는 제6 도전층으로서 복수의 화소 전극(191a, 191b, 191c)을 포함하는 화소 전극층이 위치할 수 있다.
도 2 및 도 3을 참조하면, 평면 뷰에서 반복되는 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)(또는 복수의 화소 회로부(PX1, PX2, PX3)의 제1 트랜지스터(T1)들)는 제2방향(DR2)으로 배열되어 있고 화소 회로부(PX1, PX2, PX3)에 각각 대응하는 복수의 화소 전극(191c, 191b, 191a)은 대체로 제1방향(DR1)으로 서로 이웃하며 배열되어 있을 수 있다. 그러나, 화소 회로부(PX1, PX2, PX3) 및 이에 대응하는 화소 전극(191c, 191b, 191a)의 배치 및 구조가 이에 한정되는 것은 아니다. 화소 전극(191a, 191b, 191c)의 평면상 사이즈와 모양은 서로 다를 수 있으나 이에 한정되는 것은 아니다.
복수의 화소 전극(191a, 191b, 191c)은 제5 절연층(182)의 접촉 구멍(83)을 통해 커패시터 전극(175)과 전기적으로 연결되어 있는 접촉 부재(190c, 190b, 190a)와 각각 전기적으로 연결될 수 있다. 각 화소 전극(191a, 191b, 191c)은 접촉 부재(190c, 190b, 190a), 도전 패턴(183b) 및 커패시터 전극(175)을 경유하여 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
예를 들어, 화소 전극(191a)은 화소 회로부(PX3)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191b)은 화소 회로부(PX2)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191c)은 화소 회로부(PX1)의 제1 트랜지스터(T1)와 연결되어 있을 수 있다.
평면 뷰에서, 복수의 화소 전극(191a, 191b, 191c) 중 일부가 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩할 수 있다. 예를 들어, 도 2 내지 도 4에 도시한 바와 같이 복수의 화소 전극(191a, 191b, 191c) 중 하나가 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩할 수 있다. 특히, 도 2 내지 도 4에 도시한 실시예는 복수의 화소 전극(191a, 191b, 191c) 중 한 화소 전극(191c)만 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하고 나머지 화소 전극(191a, 191b)은 복수의 데이터선(171a, 171b, 171c)과 중첩하지 않는 예를 도시한다.
구체적으로, 도 3에 도시한 바와 같이 화소 전극(191c)은 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 하나의 데이터선(171b)의 제1방향(DR1)의 폭 전체와 중첩하고, 나머지 데이터선(171a, 171c) 각각의 제1방향(DR1)의 폭의 일부와 중첩하거나 중첩하지 않을 수 있다. 다른 실시예에 따르면, 화소 전극(191c)은 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 두 데이터선 각각의 제1방향(DR1)의 폭 전체와 중첩하고, 나머지 한 데이터선과는 제1방향(DR1)의 폭의 일부와 중첩하거나 중첩하지 않을 수 있다. 다른 실시예에 따르면, 화소 전극(191c)은 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 모두의 제1방향(DR1)의 폭 전체와 중첩할 수 있다. 또 다른 실시예에 따르면, 화소 전극(191c)은 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 하나 또는 두 개의 데이터선 각각의 제1방향(DR1)의 폭의 일부와 중첩하고, 나머지 데이터선과는 중첩하지 않을 수 있다.
복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하는 화소 전극(191c)은 복수의 화소 전극(191a, 191b, 191c) 중 평면상 면적이 가장 작을 수 있다.
화소 전극층은 반투과성 도전 물질 또는 반사성 도전 물질을 포함할 수 있다.
제5 절연층(182) 위에는 제6 절연층(350)이 위치할 수 있다. 제6 절연층(350)은 화소 전극(191a, 191b, 191c) 위에 각각 위치하는 개구부(355a, 355b, 355c)를 가진다.
제6 절연층(350)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
제6 절연층(350)과 화소 전극층 위에는 발광층(370)이 위치할 수 있다. 발광층(370)은 제6 절연층(350)의 개구부(355a, 355b, 355c) 안에 위치하는 부분을 포함할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(370)은 도시한 바와 같이 제6 절연층(350) 위에 위치하는 부분을 포함할 수도 있고, 제6 절연층(350)의 적어도 일부의 위는 발광층(370)으로 덮이지 않을 수도 있다.
제6 절연층(350)과 발광층(370)은 접촉 부재(190d) 위에 위치하는 접촉 구멍(82)을 포함할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 복수의 화소 회로부(PX1, PX2, PX3)에 걸쳐 연속적으로 형성되어 있을 수 있다. 공통 전극(270)은 접촉 구멍(82)을 통해 접촉 부재(190d)와 접촉하여 공통 전압선(170)과 전기적으로 연결되어 공통 전압을 전달받을 수 있다.
공통 전극(270)은 도전성 투명 물질을 포함할 수 있다.
각 화소 전극(191a, 191b, 191c), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이루고, 화소 전극(191a, 191b, 191c) 및 공통 전극(270) 중 하나가 캐소드가 되고 나머지 하나가 애노드가 된다. 앞에서는 화소 전극(191a, 191b, 191c) 애노드가 되는 예를 설명하였다.
평면 뷰에서 제6 절연층(350)의 개구부(355a, 355b, 355c)가 위치하는 영역이 각 화소의 발광 영역을 정의할 수 있다.
도 2 및 도 3을 참조하면, 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)에 각각 연결되어 있는 복수의 화소 전극(191a, 191b, 191c)에 각각 대응하는 복수의 개구부(355a, 355b, 355c)는 제1방향(DR1)으로 서로 이웃하며 배열되어 있을 수 있다.
한 실시예에 따르면, 평면 뷰에서 복수의 화소 전극(191a, 191b, 191c) 중 화소 전극(191a)의 면적이 가장 크고 화소 전극(191c)의 면적이 가장 작을 수 있다. 이에 따라 평면 뷰에서 복수의 개구부(355a, 355b, 355c) 중 화소 전극(191a) 위에 위치하는 개구부(355a)의 면적이 가장 크고 화소 전극(191c) 위에 위치하는 개구부(355c)의 면적이 가장 작을 수 있다. 이 경우, 화소 전극(191a)에 대응하는 발광 영역은 적색을 나타내고, 화소 전극(191b)에 대응하는 발광 영역은 녹색을 나타내고, 화소 전극(191c)에 대응하는 발광 영역은 청색을 나타낼 수 있다.
하부 패턴(111)은 커패시터 전극(175)을 통해 화소 전극(191a, 191b, 191c)과 전기적으로 연결되어 있고 제1 트랜지스터(T1)의 채널 영역(134a)과 중첩함으로써 제1 트랜지스터(T1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아져 제1 트랜지스터(T1)의 출력 전류가 일정한 영역의 범위가 넓어질 수 있다. 따라서 제1 트랜지스터(T1)의 소스-드레인 간 전압에 변화가 생겨도 제1 트랜지스터(T1)의 출력 전류가 일정하여 출력 포화(output saturation) 특성을 향상시킬 수 있다. 이에 따라, 제1 트랜지스터(T1)의 출력 전류에 따른 화소 간 휘도 편차가 작아져 영상의 품질을 높일 수 있다.
본 발명의 실시예에 따르면, 도 2 및 도 3에 도시한 바와 같이 제2방향(DR2)으로 배열되어 있는 한 그룹의 복수의 화소 회로부(PX1, PX2, PX3)에 각각 대응하는 복수의 화소 전극(191a, 191b, 191c) 및 이에 대응하는 복수의 개구부(355a, 355b, 355c), 즉 복수의 발광 다이오드는 제1방향(DR1)으로 배열되어 있을 수 있다. 이에 따르면, 고해상도의 표시 장치에서도 화소 배치(레이아웃이라고도 함)의 효율을 증가시킬 수 있다.
표시 장치가 고해상도가 될수록 화소 전극(191a, 191b, 191c)의 면적이 줄어들어 애노드로서 화소 전극(191a, 191b, 191c)이 일정하나 전압을 전달하는 다른 도전층과 형성하는 유지 커패시터의 용량이 줄어들어, 화소 전극(191a, 191b, 191c)의 전압이 흔들리기 쉽고 이에 따라 발광 다이오드(ED)의 구동 전류에 편차가 생기기 쉽다. 특히 본 실시예와 같이 복수의 화소 전극(191a, 191b, 191c) 중 일부만이 복수의 데이터선(171a, 171b, 171c)과 중첩하는 경우, 데이터선(171a, 171b, 171c)과 중첩하는 화소 전극의 전압이 데이터선(171a, 171b, 171c)과의 기생 커패시터 및 이로 인한 크로스토크로 인해 더 흔들리기 쉽다.
그러나 본 실시예에 따르면 복수의 화소 전극(191a, 191b, 191c) 중 면적이 가장 작은 화소 전극(191c)이 데이터선(171a, 171b, 171c)과 중첩하므로, 데이터선(171a, 171b, 171c)과의 기생 커패시터 및 크로스토크에 따른 영향을 최소화할 수 있다. 특히 화소 전극(191c)에 대응하는 발광 영역이 청색을 나타내는 경우, 청색이 시인성이 가장 낮으므로 화소 전극(191c)과 데이터선(171a, 171b, 171c)과의 기생 커패시터 및 이로 인한 크로스토크를 최소로 하고 이에 의해 표시 불량을 줄일 수 있다.
본 실시예에서 화소 전극(191c)과 가장 많은 면적으로 중첩하는 데이터선(171b)이 전달하는 데이터 전압은 화소 전극(191c)과 연결된 화소 회로부(PX2)에 대응하는 데이터 전압일 수 있으나, 이에 한정되는 것은 아니다.
다음, 앞에서 설명한 도면들과 함께 도 5 및 도 6을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다. 앞에서의 실시예들과의 차이점을 중심으로 설명하도록 하며 대응하는 구성 요소에 대해서는 동일한 도면 부호를 사용하도록 한다.
도 5는 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소 회로부(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 6은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 실시예와 대부분 동일하나 화소 전극(191a, 191b, 191c)의 배치 및 개구부(355a, 355b, 355c)의 배치가 다를 수 있다. 구체적으로, 화소 전극(191b)을 기준으로 좌측에 화소 전극(191c)이 위치하고 우측에 화소 전극(191a)이 위치할 수 있다.
본 실시예는 복수의 화소 전극(191a, 191b, 191c) 중 한 화소 전극(191a)만 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하는 예이다. 구체적으로, 도 5 및 도 6에 도시한 바와 같이 복수의 화소 전극(191a, 191b, 191c) 중 한 화소 전극(191a)만 서로 이웃한 복수의 데이터선(171a, 171b, 171c)의 대부분의 제1방향(DR1)의 폭 전체와 중첩하고 나머지 화소 전극(191b, 191c)은 복수의 데이터선(171a, 171b, 171c)과 중첩하지 않을 수 있다.
다른 실시예에 따르면, 화소 전극(191a)은 서로 이웃한 복수의 데이터선(171a, 171b, 171c) 중 일부의 제1방향(DR1)의 폭의 적어도 일부와 중첩할 수도 있다.
복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하는 화소 전극(191a)은 복수의 화소 전극(191a, 191b, 191c) 중 평면상 면적이 가장 클 수 있다.
본 실시예에 따르면 복수의 화소 전극(191a, 191b, 191c) 중 면적이 가장 큰 화소 전극(191a)이 데이터선(171a, 171b, 171c)과 중첩하므로, 데이터선(171a, 171b, 171c)과의 기생 커패시터 및 이에 의한 크로스토크에 따른 영향을 최소화할 수 있다. 즉, 복수의 화소 전극(191a, 191b, 191c) 중 면적이 가장 큰 화소 전극(191c)은 전압을 유지할 수 있는 유지 커패시터의 용량이 상대적으로 크기 때문에 데이터선(171a, 171b, 171c)과의 기생 커패시터로 인한 전압의 흔들림이 상대적으로 작을 수 있다.
다음, 앞에서 설명한 도면들과 함께 도 7 및 도 8을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 7은 본 발명의 한 실시예에 따른 표시 장치의 복수의 화소 회로부(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 8은 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 실시예와 대부분 동일하나 화소 전극(191a, 191b, 191c)의 배치 및 개구부(355a, 355b, 355c)의 배치가 다를 수 있다. 구체적으로, 복수의 화소 전극(191a, 191b, 191c)은 제2방향(DR2)으로 배열되어 있고, 복수의 개구부(355a, 355b, 355c)도 제2방향(DR2)으로 배열되어 있을 수 있다.
화소 전극(191a)은 화소 회로부(PX1)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191b)은 화소 회로부(PX2)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191c)은 화소 회로부(PX3)의 제1 트랜지스터(T1)와 연결되어 있을 수 있으나, 연결 관계가 이에 한정되는 것은 아니다. 즉, 복수의 화소 전극(191a, 191b, 191c)의 배치 순서는 바뀔 수도 있다.
본 실시예에 따르면 한 그룹의 복수의 화소 전극(191a, 191b, 191c) 모두가 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩할 수 있다. 구체적으로, 도 7 및 도 8에 도시한 바와 같이 복수의 화소 전극(191a, 191b, 191c) 모두가 서로 이웃한 복수의 데이터선(171a, 171b, 171c)의 대부분의 제1방향(DR1)의 폭 전체와 중첩할 수 있다. 복수의 화소 전극(191a, 191b, 191c) 각각이 중첩하는 데이터선(171a, 171b, 171c)의 제1방향(DR1)의 폭은 실질적으로 서로 동일할 수 있다.
본 실시예에 따르면 복수의 화소 전극(191a, 191b, 191c) 모두가 동일하게 데이터선(171a, 171b, 171c)과 중첩하므로, 복수의 화소 전극(191a, 191b, 191c) 모두가 데이터선(171a, 171b, 171c)과의 기생 커패시터를 형성하고 기생 커패시터의 편차를 줄여 이에 따른 영향을 동일하게 받을 수 있다. 따라서, 복수의 화소의 발광 영역의 화질 간 편차를 줄일 수 있다. 즉, 복수의 화소 전극(191a, 191b, 191c)과 데이터선(171a, 171b, 171c)과의 기생 커패시터와 크로스토크의 편차 및 이로 인한 화질 저하를 최소화하고 표시 품질을 높일 수 있다.
다음, 앞에서 설명한 도면들과 함께 도 9를 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 9는 본 발명의 한 실시예에 따른 표시 장치의 화소 전극층 및 복수의 데이터선에 대한 평면 배치도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 실시예와 대부분 동일하나 화소 전극(191a, 191b, 191c)의 배치 및 개구부(355a, 355b, 355c)의 배치가 다를 수 있다. 구체적으로, 복수의 화소 전극(191a, 191b, 191c) 중 두 화소 전극(191a, 191c)은 제2방향(DR2)으로 배열되고 나머지 한 화소 전극(191b)은 두 화소 전극(191a, 191c)의 일측에 제1방향(DR1)으로 이웃하여 배열될 수 있다. 두 화소 전극(191a, 191c)에 대응하는 개구부(355a, 355c)은 제2방향(DR2)으로 배열되고 한 화소 전극(191b)에 대응하는 개구부(355b)는 두 개구부(355a, 355c)의 일측에 제1방향(DR1)으로 이웃하여 배열될 수 있다.
각 화소 전극(191a, 191b, 191c)이 전기적으로 연결된 화소 회로부는 앞에서 설명한 도 7에 도시한 실시예와 동일하므로 동일한 설명과 도시는 생략한다. 예를 들어, 화소 전극(191a)은 앞에서 설명한 화소 회로부(PX1)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191b)은 앞에서 설명한 화소 회로부(PX2)의 제1 트랜지스터(T1)와 연결되어 있고, 화소 전극(191c)은 앞에서 설명한 화소 회로부(PX3)의 제1 트랜지스터(T1)와 연결되어 있을 수 있으나, 연결 관계가 이에 한정되는 것은 아니다.
본 실시예에 따르면 한 그룹의 복수의 화소 전극(191a, 191b, 191c) 중 두 화소 전극(191a, 191c)이 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하고, 나머지 한 화소 전극(191b)은 데이터선(171a, 171b, 171c)과 중첩하지 않을 수 있다. 화소 전극(191a)에 대응하는 발광 영역은 적색을 나타내고, 화소 전극(191b)에 대응하는 발광 영역은 녹색을 나타내고, 화소 전극(191c)에 대응하는 발광 영역은 청색을 나타낼 수 있다.
이와 달리, 도 9에 도시한 두 화소 전극(191a, 191c)과 한 화소 전극(191b)의 좌우 위치가 바뀔 수도 있다. 이 경우, 한 그룹의 복수의 화소 전극(191a, 191b, 191c) 중 화소 전극(191b)이 복수의 데이터선(171a, 171b, 171c) 중 적어도 일부와 중첩하고, 화소 전극(191a, 191c)은 데이터선(171a, 171b, 171c)과 중첩하지 않을 수 있다.
다음, 앞에서 설명한 도면들과 함께 도 9를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 단면 구조의 한 예에 대하여 설명한다.
도 9는 앞에서 설명한 바와 같이 복수의 화소 회로부(PX1, PX2, PX3)의 단면 구조를 도시하며, 앞에서 설명한 도 4에 도시한 단면 구조와 동일한 적층 구조에 대한 동일한 설명은 생략한다.
기판(110) 위에 절연 물질을 포함하는 배리어층(112)이 위치하고 그 위에 하부 패턴(111)을 포함하는 제1 도전층이 위치할 수 있다.
제1 도전층 위에는 버퍼층(120)이 위치하고 그 위에는 액티브층(130)이 위치할 수 있다.
액티브층(130) 위에는 제1 절연층(121)이 위치할 수 있다. 제1 절연층(121)은 앞에서 설명한 절연 패턴(144)과 동일한 층일 수 있으나 절연 패턴(144)과 달리 기판(110) 위에 전면적으로 형성되어 있고 일부가 제거된 형태를 가질 수 있다. 즉, 제1 절연층(121)은 절연 패턴(144)과 달리 버퍼층(120) 위에도 위치할 수 있다. 이와 달리 제1 절연층(121) 대신 절연 패턴(144)과 같은 구조가 위치할 수도 있다.
제1 절연층(121) 위에는 게이트 전극(154)을 포함하는 제2 도전층이 위치하고, 그 위에는 제2 절연층(160)이 위치할 수 있다.
제2 절연층(160) 위에는 커패시터 전극(175)을 포함하는 제3 도전층이 위치할 수 있고, 그 위에는 제3 절연층(180)이 위치할 수 있다.
제3 절연층(180) 위에는 복수의 화소 전극(191)을 포함하는 화소 전극층이 위치할 수 있다. 화소 전극(191)은 제3 절연층(180)의 접촉 구멍(89)을 통해 커패시터 전극(175)과 전기적으로 연결될 수 있다.
제3 절연층(180) 위에는 제6 절연층(350)이 위치할 수 있고, 화소 전극층과 제6 절연층(350) 위에는 발광층(370) 및 공통 전극(270)이 차례대로 위치할 수 있다. 발광층(370)은 청색광일 수 있는 제1색광을 방출하는 발광 물질을 포함할 수 있다.
공통 전극(270) 위에는 복수의 절연층(381, 382, 383)을 포함하는 봉지층(380)이 위치할 수 있다. 절연층(381)과 절연층(382)은 무기 절연 물질을 포함할 수 있고, 절연층(381)과 절연층(382) 사이에 위치하는 절연층(382)은 유기 절연 물질을 포함할 수 있다.
봉지층(380) 위에는 충진제를 포함하는 충진층(390)이 위치할 수 있다. 충진층(390) 위에는 절연 물질을 포함하는 덮개층(400), 그리고 복수의 색변환층(430a, 430b) 및 투과층(430c)이 위치할 수 있다.
투과층(430c)은 입사되는 광을 통과시킬 수 있다. 즉, 투과층(430c)은 청색광일 수 있는 제1색광을 투과시킬 수 있다. 투과층(430c)은 제1색광을 투과시키는 폴리머 물질을 포함할 수 있다. 투과층(430c)이 위치하는 영역은 청색을 방출하는 발광 영역에 해당할 수 있고, 투과층(430c)은 별도의 반도체 나노 결정을 포함하지 않고 입사된 제1색광을 그대로 통과시킬 수 있다.
색변환층(430a, 430b)은 서로 다른 반도체 나노 결정을 포함할 수 있다. 예를 들어, 색변환층(430a)으로 입사되는 제1색광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제2색광으로 변환되어 방출될 수 있다. 색변환층(430b)으로 입사되는 제1색광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제3색광으로 변환되어 방출될 수 있다.
반도체 나노 결정은 입사되는 제1색광을 제2색광 또는 제3색광으로 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다.
양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
복수의 색변환층(430a, 430b) 및 투과층(430c) 위에는 절연층(440)이 위치하고 그 위에 복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460)가 위치할 수 있다.
컬러 필터(450a)는 제2색광을 나타낼 수 있고, 컬러 필터(450b)는 제3색광을 나타낼 수 있고, 컬러 필터(450c)는 제1색광을 나타낼 수 있다.
차광 부재(460)는 이웃한 컬러 필터(450a, 450b, 450c) 사이에 위치할 수 있다.
복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460) 위에는 기판(210)이 위치할 수 있다. 즉, 기판(110)과 기판(210) 사이에 복수의 색변환층(430a, 430b) 및 복수의 컬러 필터(450a, 450b, 450c)가 위치할 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 색변환층(430a, 430b) 및 투과층(430c)을 포함하는 대신 발광층(370)이 양자점을 포함할 수도 있다.
본 기재에서 동일한 도전층에 위치하는 구성 요소는 서로 동일한 물질을 포함할 수 있고, 동일한 절연층에 위치하는 구성 요소는 서로 동일한 물질을 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
60, 61, 62, 63a, 63b, 64, 65, 66, 68: 접촉 구멍
111: 하부 패턴
120: 버퍼층
130a, 130b, 130c: 액티브 패턴
133a, 133b, 133c: 소스 영역
134a, 134b, 134c: 채널 영역
144: 절연 패턴
151, 152: 스캔선
155: 구동 게이트 전극
160: 절연층
170, 170a: 공통 전압선
171a, 171b, 171c: 데이터선
172: 구동 전압선
173: 초기화 전압선
175: 커패시터 전극
178: 연결 부재

Claims (20)

  1. 적어도 하나의 트랜지스터를 포함하는 제1 화소 회로부,
    적어도 하나의 트랜지스터를 포함하는 제2 화소 회로부,
    상기 제1 화소 회로부와 전기적으로 연결된 제1 화소 전극,
    상기 제2 화소 회로부와 전기적으로 연결된 제2 화소 전극,
    상기 제1 화소 회로부와 전기적으로 연결된 제1 데이터선, 그리고
    상기 제2 화소 회로부와 전기적으로 연결된 제2 데이터선
    을 포함하고,
    상기 제1 데이터선과 상기 제2 데이터선은 제1방향으로 이웃하고,
    상기 제2 화소 회로부는 상기 제1 데이터선 및 상기 제2 데이터선과 중첩하는
    표시 장치.
  2. 제1항에서,
    상기 제1 화소 회로부와 상기 제2 화소 회로부는 상기 제1방향에 수직인 제2방향으로 배열되어 있는 표시 장치.
  3. 제2항에서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제1방향으로 배열되어 있는 표시 장치.
  4. 제2항에서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제2방향으로 배열되어 있는 표시 장치.
  5. 제2항에서,
    상기 제2 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선의 적어도 일부와 중첩하고, 상기 제1 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선과 중첩하지 않는
    표시 장치.
  6. 제2항에서,
    상기 제1 및 제2 데이터선과 동일한 도전층에 위치하는 제1 커패시터 전극 및 제2 커패시터 전극을 더 포함하고,
    상기 제1 화소 전극은 상기 제1 커패시터 전극을 통해 상기 제1 트랜지스터와 전기적으로 연결되어 있고,
    상기 제2 화소 전극은 상기 제2 커패시터 전극을 통해 상기 제2 트랜지스터와 전기적으로 연결되어 있고,
    상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 커패시터 및 상기 제2 커패시터의 동일한 측에 위치하는
    표시 장치.
  7. 제2항에서,
    적어도 하나의 트랜지스터를 포함하는 제3 화소 회로부, 그리고
    상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극
    을 더 포함하고,
    평면 뷰에서, 상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제2방향으로 배열되어 있고, 상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제1방향으로 배열되어 있는
    표시 장치.
  8. 제7항에서,
    상기 제2 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선의 적어도 일부와 중첩하고, 상기 제1, 제2 및 제3 화소 전극 중 가장 작은 면적을 가지는 표시 장치.
  9. 제8항에서,
    상기 제2 화소 전극에 대응하는 발광 영역은 청색을 나타낼 수 있는 표시 장치.
  10. 제7항에서,
    상기 제2 화소 전극은 상기 제1, 제2 및 제3 화소 전극 중 가장 큰 면적을 가지는 표시 장치.
  11. 제10항에서,
    상기 제2 화소 전극에 대응하는 발광 영역은 적색을 나타낼 수 있는 표시 장치.
  12. 제10항에서,
    상기 제2 화소 전극은 상기 제1, 제2 및 제3 데이터선 모두와 중첩하는 표시 장치.
  13. 제1 트랜지스터를 포함하는 제1 화소 회로부,
    제2 트랜지스터를 포함하는 제2 화소 회로부,
    상기 제1 화소 회로부와 전기적으로 연결된 제1 데이터선,
    상기 제2 화소 회로부와 전기적으로 연결된 제2 데이터선,
    상기 제1 화소 회로부와 전기적으로 연결된 제1 화소 전극,
    상기 제2 화소 회로부와 전기적으로 연결된 제2 화소 전극,
    상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 그리고
    상기 발광층 위에 위치하는 공통 전극
    을 포함하고,
    평면 뷰에서, 상기 제1 화소 회로부와 상기 제2 화소 회로부는 제1방향으로 배열되어 있고, 상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제1방향으로 배열되어 있고,
    상기 제1 데이터선과 상기 제2 데이터선은 상기 제1방향과 다른 제2방향으로 서로 이웃하며 배열되어 있고,
    상기 제1 및 제2 화소 전극 각각은 상기 제1 데이터선 및 상기 제2 데이터선 중 적어도 하나와 중첩하는
    표시 장치.
  14. 제13항에서,
    상기 제1 화소 전극의 면적은 상기 제2 화소 전극의 면적과 다른 표시 장치.
  15. 제13항에서,
    상기 제1 및 제2 데이터선과 동일한 도전층에 위치하는 제1 커패시터 전극 및 제2 커패시터 전극을 더 포함하고,
    상기 제1 화소 전극은 상기 제1 커패시터 전극을 통해 상기 제1 트랜지스터와 전기적으로 연결되어 있고,
    상기 제2 화소 전극은 상기 제2 커패시터 전극을 통해 상기 제2 트랜지스터와 전기적으로 연결되어 있는
    표시 장치.
  16. 제15항에서,
    상기 제1 트랜지스터가 포함하는 제1 게이트 전극, 그리고 상기 제2 트랜지스터가 포함하는 제2 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 커패시터 전극과 함께 제1 커패시터를 형성하고,
    상기 제2 게이트 전극은 상기 제2 커패시터 전극과 함께 제2 커패시터를 형성하고,
    상기 제1 커패시터와 상기 제2 커패시터는 상기 제1방향으로 배열되어 있고,
    평면 뷰에서 상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 커패시터 및 상기 제2 커패시터의 동일한 측에 위치하는
    표시 장치.
  17. 제16에서,
    제3 트랜지스터를 포함하는 제3 화소 회로부, 그리고
    상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극
    을 더 포함하고,
    상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제1방향으로 배열되어 있고,
    상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제1방향으로 배열되어 있고,
    상기 제3 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선 중 적어도 하나와 중첩하는
    표시 장치.
  18. 제16항에서,
    제3 트랜지스터를 포함하는 제3 화소 회로부, 그리고
    상기 제3 화소 회로부와 전기적으로 연결된 제3 화소 전극
    을 더 포함하고,
    상기 제3 화소 회로부는 상기 제1 및 제2 화소 회로부와 상기 제1방향으로 배열되어 있고,
    상기 제3 화소 전극은 상기 제1 및 제2 화소 전극과 상기 제2방향으로 배열되어 있고,
    상기 제3 화소 전극은 상기 제1 데이터선 및 상기 제2 데이터선과 중첩하지 않는
    표시 장치.
  19. 제1방향으로 배열되어 있는 복수의 화소 회로부,
    상기 제1방향과 다른 제2방향으로 배열되어 있고 서로 이웃한 복수의 데이터선,
    상기 복수의 화소 회로부와 각각 전기적으로 연결되어 있는 복수의 화소 전극,
    상기 복수의 화소 전극 위에 위치하는 발광층, 그리고
    상기 발광층 위에 위치하는 공통 전극
    을 포함하고,
    상기 복수의 데이터선은 상기 복수의 화소 회로부의 일측에 위치하고,
    상기 복수의 화소 전극 중 적어도 하나는 상기 복수의 데이터선의 적어도 하나와 중첩하는
    표시 장치.
  20. 제19항에서,
    상기 복수의 화소 전극은 상기 제2방향으로 배열되어 있고,
    상기 복수의 화소 전극 중 일부만 상기 복수의 데이터선과 중첩하는
    표시 장치.
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