KR20220011246A - 표시 장치 - Google Patents

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insulating layer
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conductor
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백경민
신현억
이주현
박홍식
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판, 상기 기판 위에 위치하는 데이터선, 상기 데이터선 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하며 상기 트랜지스터에 전기적으로 연결되어 있는 화소 전극, 그리고 상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며 상기 데이터선에 전기적으로 연결되어 있는 보조 데이터 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 기판 위에 여러 층을 적층하고 패터닝(patterning)하여 형성될 수 있다. 층의 패터닝은 포토마스크(photomask)를 사용하는 포토리소그래피(photolithography) 공정으로 수행될 수 있다. 각 층을 패터닝함에 있어 서로 다른 마스크가 사용될 수 있고, 패터닝이 필요한 층의 개수에 대응하는 포토마스크가 필요할 수 있다. 사용되는 포토마스크의 개수를 줄일 수 있도록 표시 장치를 설계함으로써 표시 장치의 제조 비용을 줄일 수 있다.
실시예들은 표시 장치의 제조에 사용되는 포토마스크의 개수를 줄이면서 전기적, 물리적 특성 저하를 방지하거나 최소화할 수 있는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 데이터선, 상기 데이터선 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하며 상기 트랜지스터에 전기적으로 연결되어 있는 화소 전극, 그리고 상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며 상기 데이터선에 전기적으로 연결되어 있는 보조 데이터 패턴을 포함한다.
상기 표시 장치는 상기 제1 절연층 위에 위치하며 상기 제1 트랜지스터의 한 전극에 연결된 제1 연결 부재, 그리고 상기 제1 연결 부재와 상기 제2 절연층 사이에 위치하는 제3 절연층을 더 포함할 수 있다. 상기 화소 전극은 상기 제1 연결 부재를 통해 상기 제1 트랜지스터에 연결될 수 있다.
상기 표시 장치는 상기 기판과 상기 제1 절연층 사이에 위치하며 상기 제1 트랜지스터의 채널 영역과 중첩하는 광차단층을 더 포함할 수 있다. 상기 제1 연결 부재는 상기 광차단층에 연결될 수 있다.
상기 표시 장치는 상기 제1 절연층 위에 위치하는 제2 트랜지스터, 그리고 상기 제1 절연층과 상기 제3 절연층 사이에 위치하며 상기 제2 트랜지스터의 한 전극 및 상기 데이터선에 연결된 제2 연결 부재를 더 포함할 수 있다. 상기 보조 데이터 패턴은 상기 제2 연결 부재를 통해 상기 데이터선에 연결될 수 있다.
상기 보조 데이터 패턴은 상기 제2 절연층 및 상기 제3 절연층에 형성된 접촉 구멍을 통해 상기 제2 연결 부재에 연결될 수 있다.
상기 표시 장치는 상기 기판과 상기 제1 절연층 사이에 위치하며 상기 제1 트랜지스터의 채널 영역과 중첩하는 광차단층, 그리고 상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며 상기 화소 전극, 상기 제1 트랜지스터의 한 전극 및 상기 광차단층에 연결되어 있는 제1 브리지를 더 포함할 수 있다.
상기 표시 장치는 상기 제1 절연층 위에 위치하는 제2 트랜지스터, 그리고 상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며 상기 제2 트랜지스터의 한 전극 및 상기 데이터선에 연결되어 있는 제2 브리지를 더 포함할 수 있다.
상기 표시 장치는 상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며 상기 제1 트랜지스터의 한 전극 및 상기 제2 트랜지스터의 한 전극에 연결되어 있는 브리지를 더 포함할 수 있다.
상기 화소 전극 및 상기 보조 데이터 패턴은 복수의 층을 포함할 수 있고, 상기 복수의 층 중 적어도 한 층은 구리를 포함할 수 있다.
상기 복수의 층은 상기 제2 절연층 위에 순차적으로 위치하는 제1 층, 제2 층, 제3 층, 제4 층 및 제5 층을 포함할 수 있다. 상기 제2 층은 구리를 포함할 수 있다.
상기 제1 층은 티타늄 또는 구리 합금을 포함할 수 있다. 상기 제3 층은 티타늄을 포함할 수 있다. 상기 제4 층은 은을 포함할 수 있다. 상기 제5 층은 투명 도전성 산화물을 포함할 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 광차단층 및 데이터선을 포함하는 제1 도전체, 상기 제1 도전체 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하며 제1 게이트 전극 및 제2 게이트 전극을 포함하는 제2 도전체, 상기 제2 도전체 위에 위치하는 제3 절연층, 상기 제3 절연층 위에 위치하는 제4 절연층, 상기 제4 절연층 위에 위치하며 화소 전극 및 보조 데이터 패턴을 포함하는 제3 도전체를 포함한다. 상기 화소 전극은 상기 광차단층에 전기적으로 연결되어 있고, 상기 보조 데이터 패턴은 상기 데이터선에 전기적으로 연결되어 있다.
상기 표시 장치는 상기 제1 절연층과 상기 제3 절연층 사이에 위치하며 상기 반도체층의 일부 및 상기 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 절연층과 상기 제3 절연층 사이에 위치하며 상기 반도체층의 일부 및 상기 제2 게이트 전극을 포함하는 제2 트랜지스터, 그리고 상기 제1 절연층과 상기 제3 절연층 사이에 위치하며 상기 제1 트랜지스터의 드레인 전극에 연결된 제1 연결 부재를 더 포함할 수 있다. 상기 화소 전극은 상기 제1 연결 부재를 통해 상기 제1 트랜지스터의 드레인 전극에 연결될 수 있다.
상기 제1 연결 부재는 상기 제1 절연층에 형성된 접촉 구멍을 통해 상기 광차단층에 연결될 수 있다. 상기 화소 전극은 상기 제3 절연층 및 상기 제4 절연층에 형성된 접촉 구멍을 통해 상기 제1 연결 부재에 연결될 수 있다.
상기 표시 장치는 상기 제1 절연층과 상기 제3 절연층 사이에 위치하며 상기 제2 트랜지스터의 제2 소스 전극에 연결된 제2 연결 부재를 더 포함할 수 있다. 상기 보조 데이터 패턴은 상기 제2 연결 부재를 통해 상기 데이터선에 연결될 수 있다.
상기 제2 연결 부재는 상기 제1 절연층에 형성된 접촉 구멍을 통해 상기 데이터선에 연결될 수 있다. 상기 보조 데이터 패턴은 상기 제3 절연층 및 상기 제4 절연층에 형성된 접촉 구멍을 통해 상기 제2 연결 부재에 연결될 수 있다.
상기 제3 도전체는 상기 제1 트랜지스터의 드레인 전극 및 상기 광차단층에 연결되어 있는 제1 브리지, 그리고 상기 제2 트랜지스터의 소스 전극 및 상기 데이터선에 연결되어 있는 제2 브리지를 더 포함할 수 있다.
상기 제3 도전체는 상기 제4 절연층 위에 순차적으로 위치하는 제1 층, 제2 층, 제3 층, 제4 층 및 제5 층을 포함할 수 있다. 상기 제2 층은 구리를 포함할 수 있다.
상기 제1 층은 티타늄 또는 구리 합금을 포함할 수 있다. 상기 제3 층은 티타늄을 포함할 수 있다. 상기 제4 층은 은을 포함할 수 있다. 상기 제5 층은 투명 도전성 산화물을 포함할 수 있다.
상기 표시 장치는 상기 제3 도전체 위에 위치하며 상기 화소 전극과 중첩하는 개구를 가진 제5 절연층, 상기 화소 전극 위에 위치하는 발광층, 그리고
상기 발광층 위에 위치하는 공통 전극을 더 포함할 수 있다.
실시예들에 따르면, 표시 장치의 제조에 사용되는 포토마스크의 개수를 줄이면서 표시 장치의 전기적, 물리적 특성 저하를 방지하거나 최소화할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과를 제공할 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 일 실시예에 의한 표시 장치의 한 화소의 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 4는 일 실시예에 따른 표시 장치에서 발광 다이오드의 제1 전극의 단면도이다.
도 5, 도 6, 도 7, 도 8 및 도 9는 도 3에 도시된 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 11, 도 12, 도 13, 도 14 및 도 15는 도 10에 도시된 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 16 및 도 17은 각각 티타늄/구리/티타늄 도전체의 전자현미경 사진이다.
도 18은 일 실시예에 따른 표시 장치의 단면도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
명세서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 방향을 나타내는데 부호 "x", "y" 밑 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다. 제1 방향(x), 제2 방향(y) 및 제3 방향(z)은 각각 표시 장치의 가로 방향, 세로 방향 및 두께 방향에 대응할 수 있다.
명세서에서 특별한 언급이 없으면 "중첩"은 평면도에서 중첩을 의미하고, 제3 방향(z)으로 중첩을 의미한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1을 참고하면, 표시 장치는 표시 패널(display panel)(10), 연성 인쇄회로막(flexible printed circuit film)(20), 집적회로 칩(integrated circuit chip)(30), 그리고 인쇄회로기판(40)을 포함할 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NA)을 포함한다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 표시 영역(DA)과 비표시 영역(NA)의 경계를 점선 사각형으로 나타내었다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 표시 영역(DA)에는 제1 스캔선(scan line)(121), 제2 스캔선(122), 데이터선(data line)(171), 구동 전압선(driving voltage line)(172), 공통 전압선(common voltage line)(173), 초기화 전압선(initializing voltage line)(174) 같은 신호선들이 또한 배치될 수 있다. 제1 스캔선(121)과 제2 스캔선(122)은 대략 제1 방향(x)으로 연장할 수 있다. 데이터선(171), 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174)은 대략 제2 방향(y)으로 연장할 수 있다. 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174) 중 적어도 하나는 대략 제1 방향(x)으로 연장하는 전압선과 대략 제2 방향(y)으로 연장하는 전압선을 포함하여, 메시(mesh) 형태로 배치될 수도 있다. 각각의 화소(PX)에는 제1 스캔선(121), 제2 스캔선(122), 데이터선(171), 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 등이 연결되어, 각각의 화소(PX)는 이들 신호선으로부터 제1 스캔 신호, 제2 스캔 신호, 데이터 전압, 구동 전압, 공통 전압, 구동 전압 등을 인가받을 수 있다. 화소(PX)는 발광 다이오드 같은 발광 소자(light emitting element)로 구현될 수 있다.
표시 패널(10)의 표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서(touch sensor)가 배치될 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들(pads)이 배열되어 있는 패드부(pad portion)(PP)가 위치할 수 있고. 패드부(PP)에는 연성 인쇄회로막(20)이 접합(bonding)될 수 있다. 연성 인쇄회로막(20)의 패드들은 패드부(PP)의 패드들에 전기적으로 연결될 수 있다. 표시 패널(10)은 2개 이상의 패드부(PP)를 포함할 수 있고, 패드부들(PP)은 표시 패널(10)의 한 가장자리를 따라 서로 떨어져 위치할 수 있다. 각각의 패드부(PP) 에는 대응하는 연성 인쇄회로막(20)이 접합될 수 있다. 표시 패널(10)은 크기에 따라 하나의 패드부(PP)를 포함할 수 있고, 하나의 연성 인쇄회로막(20)이 접합될 수도 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선(171)에 데이터 신호를 인가하는 데이터 구동부(data driver), 제1 스캔선(121) 및 제2 스캔선(122)에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 스캔 신호에 따라 소정 타이밍에 데이터 전압 또는 초기화 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다.
데이터 구동부는 집적회로 칩(30)으로 제공될 수 있다, 집적회로 칩(30)은 연성 인쇄회로막(20)에 실장될 수 있다. 집적회로 칩(30)에서 출력되는 신호들은 연성 인쇄회로막(20)의 패드부와 표시 패널(10)의 패드부를 통해 표시 패널(10)로 전달될 수 있다. 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 실장될 수 있고, 표시 영역(DA)과 패드부(PP) 사이에 위치할 수 있다. 표시 장치는 복수의 집적회로 칩(30)을 포함할 수 있고. 표시 패널(10)의 크기가 클수록 집적회로 칩(30)의 개수가 증가할 수 있다. 신호 제어부는 집적회로 칩으로 제공될 수 있고, 인쇄회로기판(40)에 실장될 수 있다. 데이터 구동부와 신호 제어부는 통합 칩으로 제공될 수도 있다. 연성 인쇄회로막들(20)은 인쇄회로기판(40)에 접합되고 전기적으로 연결되어, 표시 패널(10)과 인쇄회로기판(40) 간에 신호들을 전달할 수 있다.
집적회로 칩(30)은 표시 영역(DA)에 제공되는 신호들을 출력할 수 있다. 예컨대, 집적회로 칩(30)은 데이터 전압, 구동 전압, 공통 전압, 초기화 전압 등을 출력할 수 있다. 비표시 영역(NA)에는 집적회로 칩(30)에서 출력되는 데이터 전압, 구동 전압, 공통 전압 및 초기화 전압을 표시 영역(DA)의 데이터선(171), 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174)으로 각각 전달하기 위한 데이터 전압 전달선, 구동 전압 전달선, 공통 전압 전달선 및 초기화 전압을 초기화 전압선이 위치할 수 있다. 집적회로 칩(30)은 비표시 영역(DA)에 게이트 구동부를 제어하기 위한 신호들을 또한 출력할 수 있고, 그러한 신호들을 전달하는 선들이 연결될 수 있다.
도 2는 일 실시예에 의한 표시 장치의 한 화소(PX)의 회로도이다.
화소(PX) 트랜지스터들(T1, T2, T3), 스토리지 커패시터(storage capacitor)(CST), 그리고 발광 다이오드(LED)를 포함할 수 있다.
트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 도시된 것과 달리, 트랜지스터들(T1, T2, T3)은 P형 트랜지스터일 수 있고, N형 트랜지스터와 P형 트랜지스터를 포함할 수도 있다.
제1 트랜지스터(T1)는 스토리지 커패시터(CST)의 제1 전극 및 제2 트랜지스터(T2)의 드레인 전극(D2)과 연결된 게이트 전극(G1)(제어 전극이라고도 함), 구동 전압선(172)과 연결된 소스 전극(S1)(제1 전극 또는 입력 전극이라고도 함), 그리고 발광 다이오드(LED)의 화소 전극 및 스토리지 커패시터(CST)의 제2 전극과 연결된 드레인 전극(D1)(제2 전극 또는 출력 전극이라고도 함)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(VDAT)을 전달받아 스토리지 커패시터(CST)에 저장된 전압에 따라 발광 다이오드(LED)에 구동 전류를 공급할 수 있다. 제1 트랜지스터(T1)는 발광 다이오드(LED)에 구동 전류를 출력하는 트랜지스터이며, 구동 트랜지스터로 불릴 수 있다.
제2 트랜지스터(T2)는 제1 스캔선(121)과 연결된 게이트 전극(G2), 데이터선 (171)과 연결된 소스 전극(S2), 그리고 스토리지 커패시터(CST)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결된 드레인 전극(D2)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔선(121)을 통해 인가되는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(VDAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(CST)의 제1 전극으로 전달할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터로 불릴 수 있다.
제3 트랜지스터(T3)는 제2 스캔선(122)과 연결된 게이트 전극(G3), 초기화 전압선(174)과 연결된 소스 전극(S3), 그리고 스토리지 커패시터(CST)의 제2 전극 및 발광 다이오드(LED)의 화소 전극과 연결된 드레인 전극(D3)을 포함한다. 제3 트랜지스터(T3)는 제2 스캔선(122)을 통해 인가되는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(VINT)을 발광 다이오드(LED)의 화소 전극 및 스토리지 커패시터(CST)의 제2 전극에 전달하여 발광 다이오드(LED)의 화소 전극의 전압을 초기화할 수 있다. 제3 트랜지스터(T3)는 초기화 트랜지스터로 불릴 수 있다.
스토리지 커패시터(CST)의 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결된 제1 전극, 그리고 제3 트랜지스터(T3)의 드레인 전극(D3) 및 발광 다이오드(LED)의 화소 전극과 연결된 제2 전극을 포함한다.
발광 다이오드(LED)는 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결된 화소 전극, 그리고 공통 전압선(173)과 연결된 공통 전극을 포함한다. 제1 트랜지스터(T1)가 턴온되면 구동 전류가 발광 다이오드(LED)에 흐르면서, 발광 다이오드(LED)는 소정의 휘도로 발광할 수 있다.
도 1에 도시된 화소(PX)의 한 프레임 동안의 동작에 대해 설명한다. 화소(PX)는 한 프레임 동안 대략 4개의 구간, 즉 초기화 구간, 센싱 구간, 데이터 입력 구간 및 발광 구간에 걸쳐 동작할 수 있다.
초기화 구간에서, 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선(171)으로부터의 기준 전압이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(CST)의 제1 전극에 공급되고, 턴온된 제3 트랜지스터(T3)를 통해 초기화 전압(VINT)이 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(LED)의 화소 전극에 공급된다. 이에 따라, 초기화 구간 동안 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(LED)의 화소 전극은 초기화 전압(VINT)으로 초기화된다. 이때, 스토리지 커패시터(CST)에는 기준 전압과 초기화 전압(VINT)의 차에 대응하는 전압이 저장된다.
센싱 구간에서, 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 제2 트랜지스터(T2)는 턴온 상태를 유지하고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(CST)의 제1 전극은 기준 전압을 유지하고, 턴오프된 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(LED)의 화소 전극은 초기화 전압(VINT)으로부터 끊어진다. 이에 따라, 제1 트랜지스터(T1)는 소스 전극(S1)으로부터 드레인 전극(D1)으로 전류가 흐르다가 드레인 전극(D1)의 전압이 "기준 전압 - 제1 트랜지스터(T1)의 문턱 전압"이 되면 턴오프된다. 이때, 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)의 전압 차는 스토리지 커패시터(CST)에 저장되며, 제1 트랜지스터(T1)의 문턱 전압의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 전압을 생성함으로써, 화소(PX)마다 다를 수 있는 제1 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
데이터 입력 구간에서, 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 제2 트랜지스터(T2)는 턴온되고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선(171)으로부터의 데이터 전압(VDAT)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(CST)의 제1 전극에 공급된다. 이때, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(LED)의 공통 전극은 턴오프 상태인 제1 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
발광 구간에서, 게이트 전극(G1)에 전달된 데이터 전압(VDAT)에 의해 턴온된 제1 트랜지스터(T1)는 데이터 전압(VDAT)에 따른 구동 전류를 생성하고, 구동 전류에 의해 발광 다이오드(LED)가 소정 휘도로 발광할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 3은 도 1에 도시된 표시 패널(10)의 표시 영역(DA)에서 대략 하나의 화소(PX) 영역에 대응하는 영역에서 도 2에 도시된 화소 회로의 구성요소들 중 일부를 개략적으로 나타낸다.
도 3을 참고하면, 표시 장치의 표시 패널(10)은 기판(110) 및 그 위에 형성된 여러 층, 소자, 배선을 포함한다. 기판(110)은 유리, 플라스틱 같은 절연 물질을 포함할 수 있다.
기판(110) 위에는 데이터선(171) 및 광차단층(175)을 포함하는 제1 도전체가 위치할 수 있다.
광차단층(175)은 트랜지스터들의 반도체층에 외부 광이 도달하는 것을 차단하여, 반도체층의 특성 저하를 막을 수 있다. 광차단층(175)에 의해 특히 발광 표시 장치에서 전류 특성이 중요한 제1 트랜지스터(T1)의 누설 전류를 제어할 수 있다. 광차단층(175)은 표시 패널(10)에서 특정 전압을 인가받는 전극으로서 기능할 수 있다. 이 경우, 제1 트랜지스터(T1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아져서 구동 트랜지스터로서의 특성을 향상시킬 수 있다.
제1 도전체는 구동 전압선(172), 공통 전압선(173) 및/또는 초기화 전압선(174)을 더 포함할 수 있다. 데이터선(171), 구동 전압선(172), 공통 전압선(173) 및/또는 초기화 전압선(174)은 트랜지스터의 반도체와 중첩할 수 있고, 따라서 광차단층(175)과 같은 역할을 할 수도 있다.
제1 도전체는 동일 공정에서 동일 재료로 형성될 수 있다. 제1 도전체는 기판(110) 위에 도전 물질층을 형성한 후 하나의 포토마스크를 사용하여 패터닝하여 형성될 수 있다. 제1 도전체가 광차단층(175) 외에 데이터선(171) 등을 포함함으로써, 통상적으로 데이터선(171) 등을 형성하기 위해 사용되는 포토마스크를 절감할 수 있다. 제1 도전체는 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 또는 합금을 포함할 수 있다. 제1 도전체는 티타늄(Ti)/구리(Cu), 티타늄(Ti)/구리(Cu)/ 티타늄(Ti)/구리(Cu)와 같이 다중층일 수 있다.
제1 도전체 위에는 제1 절연층(120)이 위치할 수 있다. 제1 절연층(120)은 반도체층을 형성하는 과정에서 기판(110)으로부터 반도체층으로 확산될 수 있는 불순물을 차단하고 기판(110)이 받는 스트레스를 줄일 수 있다. 제1 절연층(120)은 버퍼층으로 불릴 수 있다. 제1 절연층(120)은 규소 질화물(SiNx), 규소 산화물(SiOx) 같은 무기 절연 물질을 포함할 수 있다.
제1 절연층(120) 위에는 트랜지스터들의 반도체층이 위치할 수 있다. 반도체층은 제1 트랜지스터(T1)의 채널 영역(A1) 및 제2 트랜지스터(T2)의 채널 영역(A2)의 채널 영역을 포함할 수 있다. 제1 트랜지스터(T1)의 채널 영역(A1) 양측의 소스 전극(S1) 및 드레인 전극(D1), 그리고 제2 트랜지스터(T2)의 채널 영역(A2) 양측의 소스 전극(S2) 및 드레인 전극(D2)은 반도체층이 도체화된 영역일 수 있다. 제1 트랜지스터(T1)의 채널 영역(A1)은 광차단층(175)과 중첩할 수 있다. 반도체층은 제3 트랜지스터(T3)의 채널 영역을 더 포함할 수 있다.
반도체층은 제1 절연층(120) 위에 반도체 물질층을 형성한 후 하나의 포토마스크를 사용하여 패터닝하여 형성될 수 있다. 반도체층은 산화물 반도체, 다결정 규소, 또는 비정질 규소를 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다., 산화물 반도체는 산화아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
반도체층 위에는 채널 영역들(A1, A2)과 중첩하는 제2 절연층(140)이 위치할 수 있다. 제2 절연층(140)은 게이트 절연층으로 불릴 수 있다. 제2 절연층(140)은 규소 산화물, 규소 질화물 같은 무기 절연 물질을 포함할 수 있다.
반도체층 및 제2 절연층(140) 위에는 제1 트랜지스터(T1)의 게이트 전극(G1), 제2 트랜지스터(T2)의 게이트 전극(G2), 연결 부재(CN1) 및 연결 부재(CN2)를 포함하는 제2 도전체가 위치할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 채널 영역(A1)과 중첩할 수 있고, 제2 트랜지스터(T2)의 게이트 전극(G2)은 채널 영역(A2)과 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 연장하여 제2 트랜지스터(T2)의 드레인 전극(D2)과 연결될 수 있다. 제1 트랜지스터(T1)의 드레인 전극(D1)과 접촉하는 연결 부재(CN1)는 제1 절연층(120)에 형성된 접촉 구멍(H21)을 통해 광차단층(175)에 연결되어, 드레인 전극(D1)과 광차단층(175)을 전기적으로 연결할 수 있다. 제2 트랜지스터(T2)의 소스 전극(S2)과 접촉하는 연결 부재(CN2)는 제1 절연층(120)에 형성된 접촉 구멍(H22)을 통해 데이터선(171)에 연결되어, 소스 전극(S2)과 데이터선(171)을 전기적으로 연결할 수 있다.
도시되지 않았지만, 제2 도전체는 제3 트랜지스터(T3)의 게이트 전극(G3)을 더 포함할 수 있다. 제2 도전체는 제1 트랜지스터(T1)의 소스 전극(S1)과 구동 전압선(172)을 전기적으로 연결하는 연결 부재, 제3 트랜지스터(T3)의 소스 전극(S3)과 초기화 전압선(174)을 전기적으로 연결하는 연결 부재, 공통 전압선(173)에 연결된 연결 부재 등을 더 포함할 수 있다. 제2 도전체는 제1 스캔선(121), 제2 스캔선(122) 및 스토리지 커패시터(CST)의 한 전극을 더 포함할 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(121)과 연결되거나 제1 스캔선(121)의 일부일 수 있다.
제2 도전체는 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174) 중 적어도 하나를 포함할 수도 있다.
제2 도전체는 동일 공정에서 동일 재료로 형성될 수 있다. 제2 도전체는 제2 절연층(140)이 형성된 기판(110) 위에 도전 물질층을 형성한 후 하나의 포토마스크를 사용하여 패터닝하여 형성될 수 있다. 제2 도전체는 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 또는 합금을 포함할 수 있다. 제2 도전체는 티타늄(Ti)/구리(Cu), 티타늄(Ti)/구리(Cu)/ 티타늄(Ti)/구리(Cu)와 같이 다중층일 수 있다.
제2 절연층(140)과 제1 절연층(120)의 접촉 구멍들(H21, H22)은 제1 절연층(120) 및 반도체층 위에 절연 물질층을 형성한 후 하나의 포토마스크를 사용하여 패터닝하여 형성될 수 있다.
제2 도전체 위에는 제3 절연층(160)이 위치할 수 있다. 제3 절연층(160)은 규소 산화물, 규소 질화물 같은 무기 절연 물질을 포함할 수 있다. 제3 절연층(160)은 패시베이션층(passivation layer)으로 불릴 수 있다.
제3 절연층(160) 위에는 제4 절연층(180)이 위치할 수 있다. 제4 절연층(180)은 아크릴계 폴리머, 실록산계 폴리머, 이미드계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 제4 절연층(180)은 평탄화층(planarization layer)으로 불릴 수 있다.
제4 절연층(180) 위에는 발광 다이오드(LED)의 화소 전극(E1) 및 보조 데이터 패턴(AD)을 포함하는 제3 도전체가 위치할 수 있다. 화소 전극(E1)은 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H80)을 통해 연결 부재(CN1)에 연결될 수 있다. 연결 부재(CN1)는 제1 트랜지스터(T1)의 드레인 전극(D1)에 연결되어 있으므로, 화소 전극(E1)은 드레인 전극(D1)에 전기적으로 연결될 수 있다. 보조 데이터 패턴(AD)은 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H81)을 통해 연결 부재(CN2)에 연결될 수 있다. 연결 부재(CN2)는 데이터선(171)에 연결되어 있으므로, 보조 데이터 패턴(AD)은 데이터선(171)에 전기적으로 연결될 수 있다.
화소 전극(E1) 및 보조 데이터 패턴(AD)을 포함하는 제3 도전체는 다중층일 수 있으며, 구체적인 구조에 대해 도 4를 참고하여 설명한다. 도 4는 일 실시예에 따른 표시 장치에서 발광 다이오드(LED)의 화소 전극(E1)의 단면도이다.
도 4를 참고하면, 화소 전극(E1)을 포함하는 제3 도전체는 제1 층(L1), 제2 층(L2), 제3 층(L3), 제4 층(L4) 및 제5 층(L5)이 순차적으로 적층된 구조를 가질 수 있다.
제1 층(L1)은 제4 절연층(180)에 대한 화소 전극(E1)의 부착력을 증가시킬 수 있다. 제1 층(L1)은 또한 제2 층(L2)의 하면이 부식되는 것을 방지하는 하부 배리어층일 수 있다. 제1 층(L1)은 제2 층(L2)보다 내식성이 강한 물질을 포함할 수 있다. 제1 층(L1)은 티타늄(Ti), 몰리브덴(Mo) 같은 금속 또는 합금을 포함할 수 있다.
제1 층(L1) 위에 위치하는 제2 층(L2)은 비저항이 작은 구리(Cu) 같은 금속을 포함할 수 있다. 제2 층(L2)이 구리(Cu)를 포함하는 경우, 제1 층(L1)은 제4 절연층(180) 및 제2 층(L2)과 부착 특성이 우수한 재료를 포함할 수 있다. 예컨대, 제1 층(L1)은 구리(Cu)-망간(Mg)-알루미늄(Al) 합금, 구리(Cu)-칼슘(Ca) 합금 같은 구리 합금을 포함할 수 있다. 화소 전극(E1)의 저항을 줄이기 위해, 제2 층(L2)은 상대적으로 두껍게 형성될 수 있다. 제2 층(L2)은 약 3000 옹스트롬(Å) 이상의 두께를 가질 수 있다.
제2 층(L2) 위에 위치하는 제3 층(L3)은 제2 층(L2)의 상면을 덮어 제2 층(L2)의 상면이 부식되는 것을 방지하는 상부 배리어층일 수 있다. 제3 층(L3)은 제2 층(L2)보다 내식성이 강한 물질을 포함할 수 있다. 제3 층(L3)은 티타늄(Ti), 몰리브덴(Mo) 같은 금속 또는 합금을 포함할 수 있다.
제3 층(L3) 위에 위치하는 제4 층(L4)은 발광 다이오드(LED)의 발광층(EL)에서 방출된 광을 반사하여 출광 효율을 높일 수 있다. 제4 층(L4)은 은(Ag)과 같이 비저항이 작고 반사도가 우수한 금속 또는 합금(예컨대, 은(Ag)-인듐(In) 합금)을 포함할 수 있다.
제4 층(L4) 위에 위치하는 제5 층(L5)은 제4 층(L4)의 상면이 부식되는 것을 방지할 수 있다. 제5 층(L5)은 제4 층(L4)보다 내식성이 강한 물질을 포함할 수 있다. 제5 층(L5)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다. 제5 층(L5)은 화소 전극(E1)의 최상부층일 수 있다.
전술한 바와 같이, 데이터선(171) 등은 광차단층(175)과 같이, 기판(110)과 제1 절연층(120) 사이에 위치하는 제1 도전체로서 형성된다. RC 지연을 줄이기 위해 데이터선(171) 등의 저항을 낮추기 위해서는 제1 도전체를 두께를 증가시키는 것이 유리하다. 하지만, 제1 도전체의 두께를 증가시키면, 제1 도전체 위에 형성되는 제1 절연층(120) 같은 절연층의 스텝 커버리지(step coverage)가 증가하므로, 절연층, 반도체층 및/또는 도전체에서 균열이 발생하거나 부착력이 저하되는 등의 불량이 발생할 수 있다. 일 실시예와 같이, 화소 전극(E1) 및 보조 데이터 패턴(AD)을 포함하는 제3 도전체를 구리(Cu) 같은 저저항 금속을 포함하는 금속층을 포함하도록 형성하면, 표시 장치에서 배선의 저항을 줄일 수 있다. 예컨대, 보조 데이터 패턴(AD)이 데이터선(171)에 전기적으로 연결되어 있으므로, 데이터선(171)의 저항을 줄일 수 있다. 따라서 스텝 커버리지로 인한 문제가 발생하지 않을 정도로 제1 도전체를 소정의 두께로 형성하더라도, 표시 장치에서 요구되는 저항 특성을 만족하도록 설계할 수 있다.
제3 도전체는 스토리지 커패시터(CST)의 다른 한 전극을 더 포함할 수 있다.
제3 도전체는 동일 공정에서 동일 재료로 형성될 수 있다. 제3 도전체는 제4 절연층(180) 위에, 제1 도전 물질층, 제2 도전 물질층, 제3 도전 물질층, 제4 도전 물질층 및 제5 도전 물질층을 순차적으로 형성한 후 하나의 포토마스크를 사용하여 패터닝하여 형성될 수 있다.
다시 도 3을 참고하면, 제4 절연층(180) 및 제3 도전체 위에는 제5 절연층(360)이 위치할 수 있다. 제5 절연층(360)은 화소 전극(E1)과 중첩하는 개구(61)를 가질 수 있다. 제5 절연층(360)의 개구(61)는 각각의 화소 영역을 정의할 수 있고, 화소 정의층 또는 격벽으로 불릴 수 있다. 제5 절연층(360)은 아크릴계 폴리머, 이미드계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 제5 절연층(360)은 블랙 안료(black pigment) 또는 염료를 포함할 수 있다. 이 경우, 제5 절연층(360)은 명암비를 향상시킬 수 있고, 아래에 위치하는 금속층에 의한 반사를 방지할 수 있다.
화소 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL)은 제5 절연층(360)의 개구(61) 내에 위치할 수 있다. 발광층(EL)은 제5 절연층(360) 위에도 위치할 수 있다. 화소 전극(E1) 위에는 발광층(EL) 외에도, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나가 위치할 수 있다.
발광층(EL) 위에는 공통 전극(E2)이 위치할 수 있다. 공통 전극(E2)은 여러 화소(PX)에 걸쳐 위치할 수 있다. 공통 전극(E2)은 예컨대 제4 절연층(180)과 제5 절연층(360) 사이에 위치하며 공통 전압선(173)에 직간접적으로 연결되어 있는 연결 부재에 연결되어, 공통 전압선(173)과 전기적으로 연결될 수 있다. 발광층(EL)과 제5 절연층(360)에는 공통 전극(E2)을 연결 부재에 연결하기 위한 접촉 구멍이 레이저 드릴링(laser drilling)에 의해 형성될 수 있다. 공통 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 공통 전극(E2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다.
각 화소(PX)의 화소 전극(E1), 발광층(EL) 및 공통 전극(E2)은 유기 발광 다이오드 같은 발광 다이오드(LED)를 이룬다. 화소 전극(E1)은 발광 다이오드의 애노드(anode)일 수 있고, 공통 전극(E2)은 발광 다이오드의 캐소드(cathode)일 수 있다. 발광 다이오드(LED)는 청색 광을 방출할 수 있다. 발광 다이오드(LED)는 3원색(적색, 녹색 및 청색) 중 어느 한 색의 광을 방출하거나 백색 광을 방출할 수도 있다.
공통 전극(E2) 위에는 봉지층이 위치할 수 있다. 봉지층은 밀봉재에 의해 기판(110)과 합착되는 유리 기판일 수 있다. 봉지층은 하나 이상의 무기층과 하나 이상의 유기층이 적층된 박막 봉지층일 수도 있다.
도 5 내지 도 9를 참고하여, 도 3에 도시된 것과 같은 표시 장치를 제조하는 방법의 한 예를 설명한다.
도 5, 도 6, 도 7, 도 8 및 도 9는 도 3에 도시된 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 5를 참고하면, 기판(110) 위에 도전 물질층을 형성한 후 패터닝하여, 데이터선, 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 및 광차단층(175)을 포함할 수 있는 제1 도전체를 형성할 수 있다.
제1 도전체 위에 제1 절연층(120)을 형성할 수 있다. 제1 절연층(120) 위에 반도체 물질층을 형성한 후 패터닝하여, 제1 트랜지스터(T1)의 채널 영역(A1), 제2 트랜지스터(T2)의 채널 영역(A2) 및 제3 트랜지스터(T3)의 채널 영역을 포함할 수 있는 반도체층을 형성할 수 있다. 반도체층은 트랜지트터들(T1, T2, T3)의 각 채널 영역 양측의 소스 영역들과 드레인 영역들을 더 포함할 수 있다.
반도체층 위에 절연 물질층을 형성한 후 패터닝하여, 제2 절연층(140)을 형성할 수 있고, 제1 절연층(120)에 접촉 구멍들(H21, H22)을 형성할 수 있다. 즉, 제2 절연층(140)과 접촉 구멍들(H21, H22)은 하나의 포토마스크를 사용하여 형성될 수 있다. 제2 절연층(140)에 의해 덮여 있지 않은 트랜지스터들(T1, T2, T3)의 소스 영역들 및 드레인 영역들은 도체화되어 소스 전극들(S1, S2, S3) 및 드레인 전극들(D1, D2, D3)이 될 수 있다. 소스 영역들 및 드레인 영역들은 채널 영역들의 활성화(activation)를 위한 열처리 시, 제3 절연층(160)의 형성 시 및/또는 별도의 플라즈마 처리 또는 열 처리에 의해 수소(H) 등이 확산 또는 도핑되어 도체화될 수 있다.
제2 절연층(140)이 형성된 기판(110) 위에 도전 물질층을 형성한 후 패터닝하여, 트랜지스터들(T1, T2, T3)의 게이트 전극들(G1, G2, G3) 및 연결 부재들(CN1, CN2)을 포함할 수 있는 제2 도전체를 형성할 수 있다.
제2 도전체 위에는 제3 절연층(160)을 형성할 수 있고, 제3 절연층(160) 위에 제4 절연층(180)을 형성할 수 있다. 제4 절연층(180)을 패터닝하여 접촉 구멍(H80)을 형성할 수 있다.
제4 절연층(180) 위에 도전 물질층(190)을 형성한 후 패터닝하여, 화소 전극(E1) 및 보조 데이터 패턴(AD)을 포함하는 제3 도전체를 형성할 수 있다. 제3 도전체는 도 4에 도시된 바와 같이, 제1 층(L1), 제2 층(L2), 제3 층(L3), 제4 층(L4) 및 제5 층(L5)을 포함할 수 있다. 이와 같은 다중층의 구조의 제3 도전체는 제4 절연층(180) 위에 티타늄(Ti)을 포함하는 제1 도전 물질층, 구리(Cu)를 포함하는 제2 도전 물질층, 티타늄(Ti)을 포함하는 제3 도전 물질층, 인듐 주석 산화물(ITO)을 포함하는 제4 도전 물질층 및 은(Ag)을 포함하는 제5 도전 물질층을 순차적으로 형성한 후 패터닝하여 형성될 수 있다.
제3 도전체의 형성 과정에 대해 도 6, 도 7, 도 8 및 도 9를 참고하여 좀 더 상세하게 설명한다.
도 6을 참고하면, 제4 절연층(180) 위에 제1 내지 제5 도전 물질층을 포함하는 도전 물질층(190)을 형성한다. 이때, 도전 물질층(190)은 제4 절연층(180) 및 제3 절연층(160)의 접촉 구멍들(H80, H82)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 연결 부재(CN1)에 연결될 수 있다. 도전 물질층(190) 위에 포토레지스트를 도포한 후 포토마스크를 사용하는 포토리소그래피 공정에 의해 패터닝하여 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 제3 도전체와 중첩할 수 있다.
도 7을 참고하면, 감광막 패턴(PR)을 마스크로 하여 제5 도전 물질층 및 제4 도전 물질층을 1차 습식 식각한다. 1차 습식 식각에서 인산-질산-초산계(phosphoric-acetic-nitric acid) 식각액(etchant)이 사용될 수 있다. 1차 습식 식각에 의해, 은(Ag)을 포함하는 제5 도전 물질층과 인듐 주석 산화물(ITO)을 포함하는 제4 도전 물질층이 식각되고, 제1 내지 제3 도전 물질층은 식각되지 않고 남아 있다. 이에 따라 도전 물질층(190)에서 감광막 패턴(PR)과 중첩하는 영역에는 제1 내지 제5 도전 물질층이 존재하고, 감광막 패턴(PR)과 중첩하지 않는 영역에는 제1 내지 제3 도전 물질층이 존재한다. 1차 습식 식각 시 제3 도전 물질층에 의해 제2 도전 물질층이 식각액으로부터 보호되어 제2 도전 물질층이 손상되지 않는다.
도 8을 참고하면, 감광막 패턴(PR)을 마스크로 하여 제3 도전 물질층, 제2 도전 물질층 및 제1 도전 물질층을 2차 습식 식각한다. 2차 습식 식각에서 질산 및 불산을 포함하는 비과수계(non-hydrogen peroxide) 식각액이 사용될 수 있다. 2차 습식 식각에 의해, 티타늄(Ti)을 포함하는 제3 도전 물질층, 구리(Cu)를 포함하는 제2 도전 물질층 및 티타늄(Ti)을 포함하는 제1 도전 물질층이 식각된다. 이에 따라 도전 물질층(190)에서 감광막 패턴(PR)과 중첩하는 영역에는 제1 내지 제5 도전 물질층이 존재하고 감광막 패턴(PR)과 중첩하지 않는 영역에는 제1 내지 제5 도전 물질층이 모두 제거되어, 화소 전극(E1) 및 보조 데이터 패턴(AD)을 포함하는 제3 도전체가 형성된다.
도 9를 참고하면, 제3 도전체 위에 위치하는 감광막 패턴(PR)을 스트립(strip) 공정으로 제거한다.
위와 같이, 제1 내지 제5 층(L1-L5)을 포함하는 제3 도전체는 1차 및 2차 습식 식각을 통해 형성될 수 있지만, 하나의 포토마스크를 사용하여 형성될 수 있다.
제3 도전체를 형성한 후, 다시 도 3을 참고하면, 제3 도전체 위에 절연 물질층을 형성한 후 패터닝하여, 화소 전극(E1)과 중첩하는 개구(61)를 가진 제5 절연층을 형성한다. 이후, 발광층(EL) 및 공통 전극(E2)을 순차적으로 형성하여, 도 3에 도시된 것과 같은 단면 구조를 가진 표시 장치를 제조할 수 있다. 이와 같은 표시 장치를 제조함에 있어서 7매의 포토마스크가 사용될 수 있고, 제4 절연층(180)과 제5 절연층(360) 사이에 도전체를 포함하는 표시 장치보다 포토마스크 1매를 절감할 수 있다.
도 10은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 10은 도 3과 마찬가지로 도 1에 도시된 표시 패널(10)의 표시 영역(DA)에서 대략 하나의 화소(PX) 영역에 대응하는 영역에서 도 2에 도시된 화소 회로의 구성요소들 중 일부를 개략적으로 나타낸다. 도 10의 실시예는 도 3의 실시예와 적층 구조에 있어 차이가 있으며, 차이점 위주로 설명한다.
도 10을 참고하면, 기판(110) 위에 데이터선(171) 및 광차단층(175)을 포함하는 제1 도전체가 위치할 수 있다. 제1 도전체는 구동 전압선(172), 공통 전압선(173) 및/또는 초기화 전압선(174)을 더 포함할 수 있다.
제1 도전체 위에는 절연층인 제1 절연층(120)이 위치할 수 있다. 제1 절연층(120) 위에는 트랜지스터들의 반도체층이 위치할 수 있다. 반도체층은 제1 트랜지스터(T1)의 채널 영역(A1), 제2 트랜지스터(T2)의 채널 영역(A2) 및 제3 트랜지스터(T3)의 채널 영역을 포함할 수 있다.
반도체층 위에는 채널 영역들(A1, A2)과 중첩하는 제2 절연층(140)이 위치할 수 있다. 반도체층 및 제2 절연층(140) 위에는 제1 트랜지스터(T1)의 게이트 전극(G1) 및 제2 트랜지스터(T2)의 게이트 전극(G2)을 포함하는 제2 도전체가 위치할 수 있다. 제2 도전체는 제3 트랜지스터(T3)의 게이트 전극(G3)을 더 포함할 수 있다. 제2 도전체는 제1 스캔선(121), 제2 스캔선(122) 및 스토리지 커패시터(CST)의 한 전극을 더 포함할 수 있다. 제2 도전체는 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174) 중 적어도 하나를 포함할 수도 있다.
제2 도전체 위에는 제3 절연층(160)이 위치할 수 있다. 제3 절연층(160) 위에는 제4 절연층(180)이 위치할 수 있다.
제4 절연층(180) 위에는 발광 다이오드(LED)의 화소 전극(E1), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3)를 포함하는 제3 도전체가 위치할 수 있다.
제1 브리지(BR1)는 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H82)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)에 연결되고 제4 절연층(180), 제3 절연층(160) 및 제1 절연층(120)에 형성된 접촉 구멍(H83)을 통해 광차단층(175)에 연결되어 광차단층(175)과 드레인 전극(D1)을 전기적으로 연결할 수 있다.
제2 브리지(BR2)는 제4 절연층(180), 제3 절연층(160) 및 제1 절연층(120)에 형성된 접촉 구멍(H84)을 통해 데이터선(171)에 연결되고 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H85)을 통해 제2 트랜지스터(T2)의 소스 전극(S2)에 연결되어 소스 전극(S2)과 데이터선(171)을 전기적으로 연결할 수 있다. 제2 브리지(BR2)는 데이터선(171)에 연결되어 있으므로, 데이터선(171)의 저항을 줄일 수 있다. 따라서 제2 브리지(BR2)는 데이터선(171)의 저항을 줄이는 보조 데이터 패턴(AD)일 수 있다. 보조 데이터 패턴(AD)은 제2 브리지(BR2)로부터 연장하는 부분을 더 포함할 수도 있다.
제3 브리지(BR3)는 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H86)을 통해 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결되고 제4 절연층(180) 및 제3 절연층(160)에 형성된 접촉 구멍(H87)을 통해 제2 트랜지스터(T2)의 드레인 전극(D2)에 연결되어, 게이트 전극(G1)과 드레인 전극(D2)을 전기적으로 연결할 수 있다.
화소 전극(E1)은 제1 브리지(BR1)와 연결될 수 있다. 제1 브리지(BR1)는 제1 트랜지스터(T1)의 드레인 전극(D1)에 연결되어 있으므로, 화소 전극(E1)은 드레인 전극(D1)에 전기적으로 연결될 수 있다. 화소 전극(E1)은 접촉 구멍(H81)을 통해 광차단층(175)에 연결되거나, 접촉 구멍(H80)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)에 연결될 수도 있다.
도 3의 실시예와 마찬가지로, 제3 도전체는 다중층일 수 있다. 제3 도전체의 구체적인 구성은 도 4를 참고하여 전술한 바와 같다. 도 4에 도시된 것과 같은 제3 도전체에 의해, 표시 장치에서 배선, 예컨대 데이터선(171)의 저항을 줄일 수 있고, 스텝 커버리지로 인한 문제가 발생하지 않을 정도로 제1 도전체를 소정의 두께로 형성하더라도 표시 장치에서 요구되는 저항 특성을 만족하도록 설계할 수 있다.
제3 도전체는 제1 트랜지스터(T1)의 소스 전극(S1)과 구동 전압선(172)을 전기적으로 연결하는 브리지, 제3 트랜지스터(T3)의 소스 전극(S3)과 초기화 전압선(174)을 전기적으로 연결하는 브리지, 공통 전압선(173)에 연결된 연결 부재 등을 더 포함할 수 있다. 제3 도전체는 스토리지 커패시터(CST)의 다른 한 전극을 더 포함할 수 있다.
제4 절연층(180) 및 제3 도전체 위에는 화소 전극(E1)과 중첩하는 개구(61)를 가질 수 있는 제5 절연층(360)이 위치할 수 있다. 화소 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL) 위에는 공통 전극(E2)이 위치할 수 있다. 공통 전극(E2) 위에는 봉지층이 위치할 수 있다.
도 11, 도 12, 도 13, 도 14 및 도 15는 도 10에 도시된 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 11을 참고하면, 기판(110) 위에 도전 물질층을 형성한 후 패터닝하여, 데이터선, 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 및 광차단층(175)을 포함할 수 있는 제1 도전체를 형성할 수 있다.
제1 도전체 위에 제1 절연층(120)을 형성할 수 있다. 제1 절연층(120) 위에 반도체 물질층을 형성한 후 패터닝하여, 제1 트랜지스터(T1)의 채널 영역(A1), 제2 트랜지스터(T2)의 채널 영역(A2) 및 제3 트랜지스터(T3)의 채널 영역을 포함할 수 있는 반도체층을 형성할 수 있다. 반도체층은 트랜지트터들(T1, T2, T3)의 각 채널 영역 양측의 소스 영역들과 드레인 영역들을 더 포함할 수 있다.
반도체층 위에 절연 물질층을 형성하고 절연 물질층 위에 도전 물질층을 형성한 후 패터닝하여, 트랜지스터들(T1, T2, T3)의 게이트 전극들(G1, G2, G3)을 포함할 수 있는 제2 도전체를 형성할 수 있고, 제2 절연층(140)을 형성할 수 있다. 즉, 제2 도전체와 제2 절연층(140)은 하나의 포토마스크를 사용하여 형성될 수 있다. 제2 절연층(140)에 의해 덮여 있지 않은 트랜지스터들(T1, T2, T3)의 소스 영역들 및 드레인 영역들은 도체화되어 소스 전극들(S1, S2, S3) 및 드레인 전극들(D1, D2, D3)이 될 수 있다.
제2 도전체 위에 제3 절연층(160)을 형성할 수 있고, 제3 절연층(160) 위에 제4 절연층(180)을 형성할 수 있다. 제4 절연층(180)을 패터닝하여 접촉 구멍들(H82, H83, H84, H85, H86, H87)을 형성할 수 있다.
제4 절연층(180) 위에 도전 물질층(190)을 형성한 후 패터닝하여, 화소 전극(E1), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3)를 포함할 수 있는 제3 도전체를 형성할 수 있다. 제3 도전체는 도 4에 도시된 바와 같이, 제1 층(L1), 제2 층(L2), 제3 층(L3), 제4 층(L4) 및 제5 층(L5)을 포함할 수 있다. 이와 같은 다중층의 구조의 제3 도전체는 제4 절연층(180) 위에 티타늄(Ti)을 포함하는 제1 도전 물질층, 구리(Cu)를 포함하는 제2 도전 물질층, 티타늄(Ti)을 포함하는 제3 도전 물질층, 인듐 주석 산화물(ITO)을 포함하는 제4 도전 물질층 및 은(Ag)을 포함하는 제5 도전 물질층을 순차적으로 형성한 후 패터닝하여 형성될 수 있다.
제3 도전체의 형성 과정에 대해 도 12, 도 13, 도 14 및 도 15를 참고하여 좀더 상세하게 설명한다.
도 12를 참고하면, 제4 절연층(180) 위에 제1 내지 제5 도전 물질층을 포함하는 도전 물질층(190)을 형성한다. 이때, 도전 물질층(190)은 제4 절연층(180) 및 제3 절연층(160)의 접촉 구멍들(H82, H85, H86, H87)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1), 제1 트랜지스터(T1)의 게이트 전극(G1), 제2 트랜지스터(T2)의 드레인 전극(D2) 및 제2 트랜지스터(T2)의 소스 전극(S2)에 연결될 수 있고, 제4 절연층(180), 제3 절연층(160) 및 제1 절연층(120)의 접촉 구멍들(H83, H84)을 통해 광차단층(175) 및 데이터선(171)에 연결될 수 있다.
도전 물질층(190) 위에 포토레지스트를 도포한 후 포토마스크를 사용하는 포토리소그래피 공정에 의해 패터닝하여 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 제3 도전체와 중첩할 수 있다.
도 13을 참고하면, 감광막 패턴(PR)을 마스크로 하여 제5 도전 물질층 및 제4 도전 물질층을 1차 습식 식각한다. 1차 습식 식각에서 인산, 질산 및 초산계 식각액이 사용될 수 있다. 1차 습식 식각에 의해, 은(Ag)을 포함하는 제5 도전 물질층과 인듐 주석 산화물(ITO)을 포함하는 제4 도전 물질층이 식각되고, 제1 내지 제3 도전 물질층은 식각되지 않고 남아 있다. 이에 따라 도전 물질층(190)에서 감광막 패턴(PR)과 중첩하는 영역에는 제1 내지 제5 도전 물질층이 존재하고, 감광막 패턴(PR)과 중첩하지 않는 영역에는 제1 내지 제3 도전 물질층이 존재한다.
도 14를 참고하면, 감광막 패턴(PR)을 마스크로 하여 제3 도전 물질층, 제2 도전 물질층 및 제1 도전 물질층을 2차 습식 식각한다. 2차 습식 식각에서 비과수계 구리 식각액이 사용될 수 있다. 2차 습식 식각에 의해, 티타늄(Ti)을 포함하는 제3 도전 물질층, 구리(Cu)를 포함하는 제2 도전 물질층 및 티타늄(Ti)을 포함하는 제1 도전 물질층이 식각된다. 이에 따라 도전 물질층(190)에서 감광막 패턴(PR)과 중첩하는 영역에는 제1 내지 제5 도전 물질층이 존재하고 감광막 패턴(PR)과 중첩하지 않는 영역에는 제1 내지 제5 도전 물질층이 모두 제거되어, 화소 전극(E1), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3)를 포함할 수 있는 제3 도전체가 형성된다.
도 15를 참고하면, 제3 도전체 위에 위치하는 감광막 패턴(PR)을 스트립 공정으로 제거한다.
위와 같이, 제1 내지 제5 층(L1-L5)을 포함하는 제3 도전체는 2번의 습식 식각을 통해 형성될 수 있지만, 하나의 포토마스크를 사용하여 형성될 수 있다. 이후 공정은 도 3의 실시예와 관련하여 전술한 바와 같다. 이와 같은 표시 장치를 제조함에 있어서 6매의 포토마스크가 사용될 수 있고, 제4 절연층(180)과 제5 절연층(360) 사이에 도전체를 포함하는 표시 장치보다 포토마스크 2매를 절감할 수 있다.
도 16 및 도 17은 각각 티타늄/구리/티타늄 도전체의 전자현미경 사진이다.
도 16을 참고하면, 절연층 위에 티타늄(Ti), 구리(Cu), 티타늄(Ti), 은 (Ag), ITO 순서로 적층된 도전층을 형성한 후 인산-질산-초산계 식각액으로 ITO 층 및 은층을 식각하였다. 구리층에 손상이 없는 것으로 확인되었다. 이것은 실시예에 따른 제3 도전체를 형성하기 위한 공정에서 1차 식각에 의해 구리층이 손상되지 않음을 나타낸다.
도 17을 참고하면, 절연층 위에 티타늄(Ti)/구리(Cu)/티타늄(Ti) 도전층을 형성한 후 비과수계 식각액을 사용한 식각 평가를 나타낸다. 티타늄(Ti)/구리(Cu)/티타늄(Ti) 도전층은 모두 식각되었고, 양호한 식각 프로파일을 나타내었다. 이것은 실시예에 따른 제3 도전체를 형성하기 위한 공정에서 2차 식각에 의해 티타늄(Ti)/구리(Cu)/티타늄(Ti) 도전층이 양호하게 식각됨을 나타낸다.
도 18은 일 실시예에 따른 표시 장치의 단면도이다.
도 3의 실시예 및 도 10의 실시예에서 공통 전극(E2)이 최상부에 위치하는 것으로 도시되었다. 도 18을 참고하여 일 실시예에 따른 표시 장치에서 공통 전극(E2) 위에 더 위치할 수 있는 구성요소들을 설명한다.
도 18을 참고하면, 표시 장치는 서로 다른 색의 광을 방출하는 화소들(PX1, PX2, PX3)을 포함할 수 있다. 기판(110) 위에는 각 화소(PX1, PX2, PX3)의 화소 전극(E1)이 위치할 수 있다. 기판(110) 위에는 화소 전극(E1)과 중첩하는 개구를 가진 제5 절연층(360)이 위치할 수 있고, 화소 전극(E1) 및 제5 절연층(360) 위로 발광층(EL) 및 공통 전극(E2)이 위치할 수 있다. 발광층(EL)은 청색 광일 수 있는 제1 색 광을 방출하는 발광 물질을 포함할 수 있다. 기판(110)과 화소 전극(E1) 사이에 위치하는 절연층들과 도전체들, 그리고 화소 전극(E1)과 동일층에 위치하는 보조 데이터 패턴, 브리지들 같은 도전체는 도시를 생략하였지만, 도 3 또는 도 10에 도시된 바와 같이 배치될 수 있다.
공통 전극(E2) 위에는 봉지층(380)이 위치할 수 있다. 봉지층(380)은 무기 절연층들(381, 383)과 유기 절연층(382)을 포함하는 박막 봉지층일 수 있다.
봉지층(380) 위에는 충진제를 포함하는 충진층(390)이 위치할 수 있다. 충진층(390) 위에는 절연 물질을 포함하는 덮개층(400), 그리고 색변환층들(430a, 430b) 및 투과층(430c)이 위치할 수 있다.
투과층(430c)은 청색 광일 수 있는 제1 색 광을 투과시킬 수 있다. 투과층(430c)은 제1 색 광을 투과시키는 폴리머 물질을 포함할 수 있다. 투과층(430c)이 위치하는 영역은 청색 광을 방출하는 발광 영역에 해당할 수 있다. 투과층(430c)은 반도체 나노결정을 포함하지 않고 입사된 제1 색 광을 그대로 통과시킬 수 있다.
색변환층들(430a, 430b)은 서로 다른 반도체 나노결정을 포함할 수 있다. 예컨대, 색변환층(430a)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노결정에 의해 제2 색 광으로 변환되어 방출될 수 있다. 색변환층(430b)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노결정에 의해 제3 색 광으로 변환되어 방출될 수 있다.
반도체 나노결정은 입사되는 제1 색 광을 제2 색 광 또는 제3 색 광으로 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다.
양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소 또는 화합물, I-III-VI족 화합물, II-III-VI족 화합물, I-II-IV-VI족 화합물, 또는 이들의 조합을 포함할 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. II-VI족 화합물은 III족 금속을 더 포함할 수도 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InZnP, InPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb, InZnP, 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. III-V족 화합물은 II족 금속을 더 포함할 수도 있다 (예컨대, InZnP).
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV족 원소 또는 화합물은 Si, Ge 및 이들의 조합으로 이루어진 군에서 선택되는 단원소 화합물; 및 SiC, SiGe 및 이들의 조합으로 이루어진 군에서 선택되는 이원소 화합물로 이루어진 군에서 선택될 수 있다.
I-III-VI족 화합물은 CuInSe2, CuInS2, CuInGaSe 및 CuInGaS로부터 선택될 수 있다.
II-III-VI족 화합물은 ZnGaS, ZnAlS, ZnInS, ZnGaSe, ZnAlSe, ZnInSe, ZnGaTe, ZnAlTe, ZnInTe, ZnGaO, ZnAlO, ZnInO, HgGaS, HgAlS, HgInS, HgGaSe, HgAlSe, HgInSe, HgGaTe, HgAlTe, HgInTe, MgGaS, MgAlS, MgInS, MgGaSe, MgAlSe, MgInSe 및 이들의 조합으로 이루어진 군에서 선택될 수 있다.
I-II-IV-VI족 화합물은 CuZnSnSe 및 CuZnSnS로부터 선택될 수 있다.
양자점은 카드뮴을 포함하지 않을 수 있다. 양자점은 인듐 및 인을 포함한 III-V족 화합물 기반의 반도체 나노결정을 포함할 수 있다. III-V족 화합물은 아연을 더 포함할 수 있다. 양자점은 칼코겐 원소 (예컨대, 황, 셀레늄, 텔루륨, 또는 이들의 조합) 및 아연을 포함한 II-VI족 화합물 기반의 반도체 나노결정을 포함할 수 있다.
양자점에서, 전술한 이원소 화합물, 삼원소 화합물 및/또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한, 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘(core/shell) 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노결정을 포함하는 코어와 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4 등의 삼원소 화합물을 예시할 수 있다.
반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb 등을 예시할 수 있다.
양자점은 약 45nm 이하, 약 40nm 이하, 또는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색 순도나 색 재현성을 향상시킬 수 있다. 또한, 이러한 양자점을 통해 발광되는 광은 모든 방향으로 방출되므로, 시야각이 향상될 수 있다.
양자점은 쉘의 물질과 코어 물질이 서로 다른 에너지 밴드갭을 가질 수 있다. 예를 들어, 쉘 물질의 에너지 밴드갭은 코어 물질보다 클 수 있거나 작을 수 있다. 양자점은 다층의 쉘을 가질 수 있다. 다층의 쉘에서 바깥쪽 층의 에너지 밴드갭이 안쪽 층(즉, 코어에 가까운 층)의 에너지 밴드갭보다 더 클 수 있다. 다층의 쉘에서 바깥쪽 층의 에너지 밴드갭이 안쪽 층의 에너지 밴드갭보다 작을 수도 있다.
양자점의 형상은 특별히 제한되지 않는다. 예컨대, 양자점의 형상은, 구, 다면체, 피라미드, 멀티포드, 정방형, 직육면체, 나노튜브, 나노로드, 나노와이어, 나노시트, 또는 이들의 조합을 포함할 수 있다.
양자점은 (예컨대, 소수성 잔기 및/또는 친수성 잔기를 가지는) 유기 리간드를 포함할 수 있다. 유기 리간드 잔기는 양자점의 표면에 결합될 수 있다. 유기 리간드는 RCOOH, RNH2, R2NH, R3N, RSH, R3PO, R3P, ROH, RCOOR, RPO(OH)2, RHPOOH, R2POOH, 또는 이들의 조합을 포함할 수 있다. 여기서, R은 각각 독립적으로 C3 내지 C40 (예컨대, C5 이상 및 C24 이하)의 치환 또는 미치환의 알킬, 치환 또는 미치환의 알케닐 등 C3 내지 C40의 치환 또는 미치환의 지방족 탄화수소기, 치환 또는 미치환의 C6 내지 C40의 아릴기 등 C6 내지 C40 (예컨대, C6 이상 및 C20 이하)의 치환 또는 미치환의 방향족 탄화수소기, 또는 이들의 조합일 수 있다.
유기 리간드의 예는 메탄 티올, 에탄 티올, 프로판 티올, 부탄 티올, 펜탄 티올, 헥산 티올, 옥탄 티올, 도데칸 티올, 헥사데칸 티올, 옥타데칸 티올, 벤질 티올 등의 티올 화합물; 메탄 아민, 에탄 아민, 프로판 아민, 부탄 아민, 펜틸 아민, 헥실 아민, 옥틸 아민, 노닐 아민, 데실 아민, 도데실 아민, 헥사데실 아민, 옥타데실 아민, 디메틸 아민, 디에틸 아민, 디프로필 아민, 트리부틸 아민, 트리옥틸 아민, 등의 아민류; 메탄산, 에탄산, 프로판산, 부탄산, 펜탄산, 헥산산, 헵탄산, 옥탄산, 도데칸산, 헥사데칸산, 옥타데칸산, 올레인산(oleic acid), 벤조산 등의 카르복시산 화합물; 메틸 포스핀, 에틸 포스핀, 프로필 포스핀, 부틸 포스핀, 펜틸 포스핀, 옥틸 포스핀, 디옥틸 포스핀, 트리부틸 포스핀, 트리옥틸 포스핀, 등의 포스핀 화합물; 메틸 포스핀 옥사이드, 에틸 포스핀 옥사이드, 프로필 포스핀 옥사이드, 부틸 포스핀 옥사이드 펜틸 포스핀옥사이드, 트리부틸포스핀옥사이드, 옥틸포스핀 옥사이드, 디옥틸 포스핀옥사이드, 트리옥틸포스핀옥사이드 등의 포스핀 화합물 또는 그의 옥사이드 화합물; 다이 페닐 포스핀, 트리 페닐 포스핀 화합물 또는 그의 옥사이드 화합물; 헥실포스핀산, 옥틸포스핀산, 도데칸포스핀산, 테트라데칸포스핀산, 헥사데칸포스핀산, 옥타데칸포스핀산 등 C5 내지 C20의 알킬 포스핀산, C5 내지 C20의 알킬 포스폰산; 등을 들 수 있다. 양자점은 소수성 유기 리간드를 단독으로 또는 1종 이상의 혼합물로 포함할 수 있다. 소수성 유기 리간드는 (예컨대, 아크릴레이트기, 메타크릴레이트기 등) 광중합성 잔기를 포함하지 않을 수 있다.
양자점은 입자 크기에 따라 방출하는 광의 색상을 조절할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
색변환층들(430a, 430b) 및 투과층(430c) 위에는 절연층(440)이 위치할 수 있다. 절연층(440) 위에는 색필터들(450a, 450b, 450c)과 차광 부재(460)가 위치할 수 있다. 색필터(450a)는 제2 색 광을 나타낼 수 있고, 색필터(450b)는 제3 색 광을 나타낼 수 있고, 색필터(450c)는 제1 색 광을 나타낼 수 있다.
차광 부재(460)는 이웃하는 색필터(450a, 450b, 450c) 사이에 위치할 수 있다.
색필터들(450a, 450b, 450c) 및 차광 부재(460) 위에는 기판(210)이 위치할 수 있다. 따라서 기판(110)과 기판(210) 사이에 색변환층들(430a, 430b)과 색필터들(450a, 450b, 450c)이 위치할 수 있다.
표시 장치는 색변환층들(430a, 430b)과 투과층(430c)을 포함하지 않고, 발광층(EL)이 양자점을 포함할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널 110: 기판
120: 제1 절연층 140: 제2 절연층
160: 제3 절연층 180: 제4 절연층
171: 데이터선 172: 구동 전압선
173: 공통 전압선 174: 초기화 전압선
175: 광차단층 360: 제5 절연층
380: 봉지층 61: 개구
A1, A2: 채널 영역 AD: 보조 데이터 패턴
BR1, BR2, BR3: 브리지 CN1, CN2: 연결 부재
D1, D2, D3: 드레인 전극 DA: 표시 영역
E1: 화소 전극 E2: 공통 전극
EL: 발광층 G1, G2, G3: 게이트 전극
H21, H22, H80, H81, H82, H83, H84, H85, H86, H87: 접촉 구멍
L1: 제1 층 L2: 제2 층
L3: 제3 층 L4: 제4 층
L5: 제5 층 LED: 발광 다이오드
NA: 비표시 영역 PX: 화소
S1, S2, S3: 소스 전극 T1, T2, T3: 트랜지스터

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 데이터선,
    상기 데이터선 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 제1 트랜지스터,
    상기 제1 트랜지스터 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하며, 상기 트랜지스터에 전기적으로 연결되어 있는 화소 전극, 그리고
    상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며, 상기 데이터선에 전기적으로 연결되어 있는 보조 데이터 패턴
    을 포함하는 표시 장치.
  2. 제1항에서,
    상기 제1 절연층 위에 위치하며, 상기 제1 트랜지스터의 한 전극에 연결된 제1 연결 부재, 그리고
    상기 제1 연결 부재와 상기 제2 절연층 사이에 위치하는 제3 절연층
    을 더 포함하며,
    상기 화소 전극은 상기 제1 연결 부재를 통해 상기 제1 트랜지스터에 연결되어 있는 표시 장치.
  3. 제2항에서,
    상기 기판과 상기 제1 절연층 사이에 위치하며, 상기 제1 트랜지스터의 채널 영역과 중첩하는 광차단층을 더 포함하며,
    상기 제1 연결 부재는 상기 광차단층에 연결되어 있는 표시 장치.
  4. 제2항에서,
    상기 제1 절연층 위에 위치하는 제2 트랜지스터, 그리고
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하며, 상기 제2 트랜지스터의 한 전극 및 상기 데이터선에 연결된 제2 연결 부재를 더 포함하며,
    상기 보조 데이터 패턴은 상기 제2 연결 부재를 통해 상기 데이터선에 연결되어 있는 표시 장치.
  5. 제4항에서,
    상기 보조 데이터 패턴은 상기 제2 절연층 및 상기 제3 절연층에 형성된 접촉 구멍을 통해 상기 제2 연결 부재에 연결되어 있는 표시 장치.
  6. 제1항에서,
    상기 기판과 상기 제1 절연층 사이에 위치하며, 상기 제1 트랜지스터의 채널 영역과 중첩하는 광차단층, 그리고
    상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며, 상기 화소 전극, 상기 제1 트랜지스터의 한 전극 및 상기 광차단층에 연결되어 있는 제1 브리지
    를 더 포함하는 표시 장치.
  7. 제6항에서,
    상기 제1 절연층 위에 위치하는 제2 트랜지스터, 그리고
    상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며, 상기 제2 트랜지스터의 한 전극 및 상기 데이터선에 연결되어 있는 제2 브리지
    를 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 제2 절연층 위에 상기 화소 전극과 동일층으로 위치하며, 상기 제1 트랜지스터의 한 전극 및 상기 제2 트랜지스터의 한 전극에 연결되어 있는 브리지
    를 더 포함하는 표시 장치.
  9. 제1항에서,
    상기 화소 전극 및 상기 보조 데이터 패턴은 복수의 층을 포함하고, 상기 복수의 층 중 적어도 한 층은 구리를 포함하는 표시 장치.
  10. 제9항에서,
    상기 복수의 층은 상기 제2 절연층 위에 순차적으로 위치하는 제1 층, 제2 층, 제3 층, 제4 층 및 제5 층을 포함하고,
    상기 제2 층은 구리를 포함하는 표시 장치.
  11. 제10항에서,
    상기 제1 층은 티타늄 또는 구리 합금을 포함하고, 상기 제3 층은 티타늄을 포함하고, 상기 제4 층은 은을 포함하고, 상기 제5 층은 투명 도전성 산화물을 포함하는 표시 장치.
  12. 기판,
    상기 기판 위에 위치하며, 광차단층 및 데이터선을 포함하는 제1 도전체,
    상기 제1 도전체 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하며, 제1 게이트 전극 및 제2 게이트 전극을 포함하는 제2 도전체,
    상기 제2 도전체 위에 위치하는 제3 절연층,
    상기 제3 절연층 위에 위치하는 제4 절연층,
    상기 제4 절연층 위에 위치하며, 화소 전극 및 보조 데이터 패턴을 포함하는 제3 도전체
    를 포함하며,
    상기 화소 전극은 상기 광차단층에 전기적으로 연결되어 있고, 상기 보조 데이터 패턴은 상기 데이터선에 전기적으로 연결되어 있는 표시 장치.
  13. 제12항에서,
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하며, 상기 반도체층의 일부 및 상기 제1 게이트 전극을 포함하는 제1 트랜지스터,
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하며, 상기 반도체층의 일부 및 상기 제2 게이트 전극을 포함하는 제2 트랜지스터, 그리고
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하며, 상기 제1 트랜지스터의 드레인 전극에 연결된 제1 연결 부재
    를 더 포함하며,
    상기 화소 전극은 상기 제1 연결 부재를 통해 상기 제1 트랜지스터의 드레인 전극에 연결되어 있는 표시 장치.
  14. 제13항에서,
    상기 제1 연결 부재는 상기 제1 절연층에 형성된 접촉 구멍을 통해 상기 광차단층에 연결되어 있고,
    상기 화소 전극은 상기 제3 절연층 및 상기 제4 절연층에 형성된 접촉 구멍을 통해 상기 제1 연결 부재에 연결되어 있는 표시 장치.
  15. 제13항에서,
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하며, 상기 제2 트랜지스터의 제2 소스 전극에 연결된 제2 연결 부재를 더 포함하며,
    상기 보조 데이터 패턴은 상기 제2 연결 부재를 통해 상기 데이터선에 연결되어 있는 표시 장치.
  16. 제15항에서,
    상기 제2 연결 부재는 상기 제1 절연층에 형성된 접촉 구멍을 통해 상기 데이터선에 연결되어 있고,
    상기 보조 데이터 패턴은 상기 제3 절연층 및 상기 제4 절연층에 형성된 접촉 구멍을 통해 상기 제2 연결 부재에 연결되어 있는 표시 장치.
  17. 제13항에서,
    상기 제3 도전체는 상기 제1 트랜지스터의 드레인 전극 및 상기 광차단층에 연결되어 있는 제1 브리지, 그리고 상기 제2 트랜지스터의 소스 전극 및 상기 데이터선에 연결되어 있는 제2 브리지를 더 포함하는 표시 장치.
  18. 제12항에서,
    상기 제3 도전체는 상기 제4 절연층 위에 순차적으로 위치하는 제1 층, 제2 층, 제3 층, 제4 층 및 제5 층을 포함하고,
    상기 제2 층은 구리를 포함하는 표시 장치.
  19. 제18항에서,
    상기 제1 층은 티타늄 또는 구리 합금을 포함하고, 상기 제3 층은 티타늄을 포함하고, 상기 제4 층은 은을 포함하고, 상기 제5 층은 투명 도전성 산화물을 포함하는 표시 장치.
  20. 제12항에서,
    상기 제3 도전체 위에 위치하며, 상기 화소 전극과 중첩하는 개구를 가진 제5 절연층,
    상기 화소 전극 위에 위치하는 발광층, 그리고
    상기 발광층 위에 위치하는 공통 전극
    을 더 포함하는 표시 장치.
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