KR20200071188A - 표시 장치 - Google Patents

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Abstract

본 개시는 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 반도체 물질을 포함하는 복수의 액티브 패턴을 포함하는 액티브층, 상기 액티브층에 위치하는 제1 도전층, 상기 제1 도전층 위에 위치하고, 데이터 신호를 전달하는 데이터선을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제3 도전층, 그리고 상기 제3 도전층 위에 위치하는 발광 소자를 포함하고, 상기 제1 도전층은 스캔 신호를 전달하는 스캔선, 제1 전압선, 그리고 제2 전압선을 포함하고, 상기 제3 도전층은 상기 제1 전압선과 전기적으로 연결되어 있는 제3 전압선, 그리고 상기 제2 전압선과 전기적으로 연결되어 있는 제4 전압선을 포함하고, 상기 제1 전압선과 상기 제2 전압선은 제1방향으로 연장되어 있고, 상기 제3 전압선과 상기 제4 전압선은 상기 제1방향과 교차하는 제2방향으로 연장되어 있고, 상기 제3 전압선과 상기 제4 전압선은 상기 제1방향으로 교대로 배열되어 있다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함하며, 발광 소자는 예를 들어 유기 발광 소자일 수 있다.
본 기재는 표시 장치가 포함하는 화소와 연결된 전압선의 전압 강하를 대폭 줄여 화질을 향상시키기 위한 것이다.
본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 반도체 물질을 포함하는 복수의 액티브 패턴을 포함하는 액티브층, 상기 액티브층에 위치하는 제1 도전층, 상기 제1 도전층 위에 위치하고, 데이터 신호를 전달하는 데이터선을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제3 도전층, 그리고 상기 제3 도전층 위에 위치하는 발광 소자를 포함하고, 상기 제1 도전층은 스캔 신호를 전달하는 스캔선, 제1 전압선, 그리고 제2 전압선을 포함하고, 상기 제3 도전층은 상기 제1 전압선과 전기적으로 연결되어 있는 제3 전압선, 그리고 상기 제2 전압선과 전기적으로 연결되어 있는 제4 전압선을 포함하고, 상기 제1 전압선과 상기 제2 전압선은 제1방향으로 연장되어 있고, 상기 제3 전압선과 상기 제4 전압선은 상기 제1방향과 교차하는 제2방향으로 연장되어 있고, 상기 제3 전압선과 상기 제4 전압선은 상기 제1방향으로 교대로 배열되어 있다.
상기 제2 도전층은 상기 제1 전압선과 전기적으로 연결되어 있는 제1 연결 부재, 그리고 상기 제2 전압선과 전기적으로 연결되어 있는 제2 연결 부재를 포함하고, 상기 제3 전압선은 상기 제1 연결 부재와 전기적으로 연결되어 있고, 상기 제4 전압선은 상기 제2 연결 부재와 전기적으로 연결되어 있을 수 있다.
상기 발광 소자는 상기 제3 도전층 위에 위치하는 화소 전극, 상기 화소 전극 위에 위치하는 발광층, 그리고 상기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 제3 전압선의 상기 제1방향의 폭은 상기 화소 전극의 상기 제1방향의 폭보다 클 수 있다.
서로 이웃한 상기 제3 전압선과 상기 제4 전압선 사이의 공간의 상기 제1방향의 폭은 상기 제3 전압선의 상기 제1방향의 폭보다 작을 수 있다.
상기 제3 도전층은 상기 제3 전압선 및 상기 제4 전압선과 이격되어 있는 섬형의 제3 연결 부재를 더 포함하고, 상기 화소 전극은 상기 제3 연결 부재와 전기적으로 연결되어 있을 수 있다.
상기 제3 연결 부재는 상기 제3 전압선 내부의 개구부 안에 위치할 수 있다.
상기 제1 전압선과 상기 제2 전압선은 상기 제2방향으로 교대로 배열되어 있고, 상기 스캔선은 상기 제2방향으로 반복적으로 배열되어 있고, 이웃한 두 개의 상기 스캔선 사이에 상기 제1 전압선과 상기 제2 전압선이 위치할 수 있다.
상기 제1 도전층은 상기 스캔선과 상기 제1 전압선 사이에 위치하는 구동 게이트 전극을 포함하고, 상기 제2 도전층은 상기 구동 게이트 전극과 평면 뷰에서 중첩하여 제1 커패시터를 형성하는 커패시터 전극을 포함할 수 있다.
상기 기판과 상기 액티브층 사이에 위치하는 도전성인 하부 패턴을 더 포함하고, 상기 하부 패턴은 상기 구동 게이트 전극과 평면 뷰에서 중첩하여 제2 커패시터를 형성하고, 상기 하부 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있을 수 있다.
상기 액티브 패턴은 제1 트랜지스터의 제1 액티브 패턴, 제2 트랜지스터의 제2 액티브 패턴, 그리고 제3 트랜지스터의 제3 액티브 패턴을 포함하고, 상기 구동 게이트 전극은 상기 제2 액티브 패턴의 도전 영역과 전기적으로 연결되어 있고, 상기 커패시터 전극은 상기 제1 액티브 패턴의 도전 영역과 전기적으로 연결되어 있고, 상기 제3 액티브 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있을 수 있다.
상기 제2 도전층은 상기 제2방향으로 연장되어 있는 초기화 전압선을 더 포함하고, 상기 제3 액티브 패턴의 도전 영역은 상기 초기화 전압선과 전기적으로 연결되어 있을 수 있다.
상기 액티브층은 상기 초기화 전압선과 전기적으로 연결되어 있는 도전성인 가로 초기화 전압선을 더 포함하고, 상기 가로 초기화 전압선은 상기 제3 액티브 패턴과 연결되어 있고 상기 제1방향으로 연장되어 있을 수 있다.
상기 제3 도전층 위에 위치하는 적어도 하나의 절연층을 더 포함하고, 상기 발광 소자는, 상기 제3 도전층 위에 위치하는 화소 전극, 상기 화소 전극 위에 위치하는 발광층, 상기 발광층 위에 위치하는 공통 전극, 그리고 상기 화소 전극과 상기 공통 전극 사이에 위치하는 공통층을 포함하고, 상기 공통층과 상기 적어도 하나의 절연층은 상기 제4 전압선 위에 위치하는 접촉 구멍을 포함하고, 상기 공통 전극은 상기 접촉 구멍을 통해 상기 제4 전압선과 전기적으로 연결되어 있을 수 있다.
상기 제3 도전층 위에 위치하는 제4 도전층을 더 포함하고, 상기 제3 도전층은 상기 제3 전압선 및 상기 제4 전압선과 이격되어 있는 섬형의 연결 부재를 더 포함하고, 상기 제4 도전층은 상기 제4 전압선과 접촉하는 제1 접촉 부재 및 상기 연결 부재와 접촉하는 제2 접촉 부재를 포함하고, 상기 공통 전극은 상기 제1 접촉 부재를 통해 상기 제4 전압선과 전기적으로 연결되고, 상기 화소 전극은 상기 제2 접촉 부재를 통해 상기 연결 부재와 전기적으로 연결되어 있을 수 있다.
한 실시예에 따른 표시 장치는 제1방향 및 상기 제1방향과 교차하는 제2방향으로 반복적으로 배열되어 있으며 서로 이웃한 제1 화소, 제2 화소 및 제3 화소를 포함하는 화소 그룹, 상기 화소 그룹에 대응하여 배치되어 있으며 제1방향으로 연장되어 있는 스캔선, 제1 전압선, 그리고 제2 전압선, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각에 대응하여 배치되어 있으며 상기 제2방향으로 연장되어 있는 데이터선, 상기 제2방향으로 연장되어 있으며 상기 제1 전압선과 전기적으로 연결되어 있는 제3 전압선, 상기 제2방향으로 연장되어 있으며 상기 제2 전압선과 전기적으로 연결되어 있는 제4 전압선, 그리고 상기 제4 전압선과 전기적으로 연결되어 있는 공통 전극을 포함하는 발광 소자를 포함한다.
상기 제3 전압선과 상기 제4 전압선은 상기 제1방향으로 교대로 배열되어 있을 수 있다.
상기 발광 소자는, 발광층, 그리고 상기 발광층을 사이에 두고 상기 공통 전극과 마주하는 화소 전극을 더 포함하고, 상기 제3 전압선의 상기 제1방향의 폭은 상기 제2 화소에 대응하는 상기 화소 전극의 상기 제1방향의 폭보다 클 수 있다.
한 실시예에 따른 표시 장치는 제1 스캔선 및 제2 스캔선, 상기 제1 및 제2 스캔선과 교차하는 복수의 데이터선 및 초기화 전압선, 상기 복수의 데이터선과 교차하는 제1 전압선 및 제2 전압선, 상기 제1 스캔선과 상기 제1 전압선 사이에 위치하는 제1 게이트 전극, 그리고 상기 제1 게이트 전극과 교차하며 상기 제1 전압선과 전기적으로 연결되어 있는 제1 액티브 패턴을 포함하는 제1 트랜지스터, 상기 제1 게이트 전극과 전기적으로 연결되어 있는 제2 액티브 패턴, 그리고 상기 제1 스캔선이 포함하는 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 액티브 패턴과 전기적으로 연결되어 있는 제2 액티브 패턴, 그리고 상기 제2 스캔선이 포함하는 제3 게이트 전극을 포함하는 제3 트랜지스터, 그리고 상기 제1 트랜지스터 및 상기 제3 트랜지스터와 전기적으로 연결되어 있는 화소 전극, 발광층, 그리고 공통 전극을 포함하는 발광 소자를 포함하고, 상기 공통 전극은 상기 제2 전압선과 전기적으로 연결되어 있다.
상기 제1 및 제2 스캔선과 교차하는 제3 전압선 및 제4 전압선을 더 포함하고, 상기 제3 전압선은 상기 제1 전압선과 전기적으로 연결되어 있으며 상기 제1 전압선과 다른 층에 위치하고, 상기 제4 전압선은 상기 제2 전압선과 전기적으로 연결되어 있으며 상기 제2 전압선과 다른 층에 위치할 수 있다.
상기 제3 전압선은 상기 제1 액티브 패턴, 상기 제2 액티브 패턴 및 상기 제3 액티브 패턴과 평면상 중첩할 수 있다.
본 발명의 실시예에 따르면, 표시 장치가 포함하는 화소와 연결된 전압선의 전압 강하를 줄여 화질을 향상시킬 수 있다.
도 1은 한 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이고,
도 2 내지 도 4는 각각 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도로서, 도 4는 도 2에 도시한 구성과 도 3에 도시한 구성을 모두 도시하고,
도 5는 도 4에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도이고,
도 6은 도 4에 도시한 표시 장치를 Vc-Vd-Ve 선을 따라 잘라 도시한 단면도이고,
도 7은 도 4에 도시한 표시 장치를 Vf-Vg 선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, 평면 뷰(in a plan view)는 서로 교차하는 두 방향(예를 들어, 제1방향(DR1) 및 제2방향(DR2))에 평행한 면을 관찰하는 뷰를 의미하고(평면상이라고도 표현함), 단면 뷰(in a cross-sectional view)는 제1방향(DR1) 및 제2방향(DR2)에 평행한 면에 수직인 방향(예를 들어, 제3방향(DR3))으로 자른 면을 관찰하는 뷰를 의미한다. 또한, 두 구성 요소가 중첩한다고 할 때는 다른 언급이 없는 한 두 구성 요소가 제3방향(DR3)으로(예를 들어, 기판의 윗면에 수직인 방향으로) 중첩하는 것을 의미한다.
도 1은 한 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 각 화소는 복수의 트랜지스터(T1, T2, T3), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하여 이름 붙인 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 일정한 전압인 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선(171)과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달할 수 있는 초기화 전압선(173)과 연결되어 있다. 초기화 전압선(173)은 구동 구간에 따라서 초기화 전압(INIT) 전달 외에 제3 트랜지스터(T3)의 소스 전극(S3)과 연결된 발광 다이오드(ED)의 애노드의 전압을 센싱할 수도 있다. 이에 따라 초기화 전압선(173)은 센싱선이라고도 하고, 제3 트랜지스터(T3)는 센싱 트랜지스터라고도 할 수 있다.
제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있고, 발광 다이오드(ED)의 애노드의 전압을 센싱할 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다.
발광 다이오드(ED)의 캐소드는 일정한 전압인 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다. 공통 전압(ELVSS)은 구동 전압(ELVDD)과 다른 크기의 전압일 수 있다. 발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 형성된 구동 전류에 따라 빛을 발광할 수 있다.
도 2 내지 도 4는 각각 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도로서, 도 4는 도 2에 도시한 구성과 도 3에 도시한 구성을 모두 도시하고, 도 5는 도 4에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도이고, 도 6은 도 4에 도시한 표시 장치를 Vc-Vd-Ve 선을 따라 잘라 도시한 단면도이고, 도 7은 도 4에 도시한 표시 장치를 Vf-Vg 선을 따라 잘라 도시한 단면도이다.
도 2 내지 도 4에 도시한 한 화소 그룹이 포함하는 복수의 화소(PX1, PX2, PX3)는 제1방향(DR1) 및 제2방향(DR2)으로 반복되며 배열될 수 있다. 도시의 편의를 위해 대부분의 도면 부호를 한 화소(PX1)의 구성 요소에 대해서만 표시하였으나 다른 두 화소(PX2, PX3)의 대응하는 구성 요소에도 동일한 도면 부호 및 해당 설명이 동일하게 적용될 수 있다.
평면 뷰에서 두 화소(PX1, PX2)는 대략 동일한 구조를 가지고, 화소(PX3)는 화소(PX1) 또는 화소(PX2)의 구조를 좌우 대칭시킨 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
이제부터 한 실시예에 따른 표시 장치의 단면 구조를 설명하면서 각 구성 요소의 평면 형태에 대해 설명하도록 한다.
도 5 내지 도 7을 참조하면, 한 실시예에 따른 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
도 2, 그리고 도 4 내지 도 7을 참조하면, 기판(110) 위에 제1 도전층으로서 복수의 하부 패턴(111)이 위치할 수 있다. 하부 패턴(111)은 도전성이며 다양한 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다.
하부 패턴(111) 위에는 절연층인 버퍼층(120)이 위치할 수 있다. 즉, 하부 패턴(111)은 기판(110)과 버퍼층(120) 사이에 위치할 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴을 포함하는 액티브층이 위치할 수 있다. 즉, 하부 패턴(111)은 기판(110)과 액티브층 사이에 위치할 수 있다.
각 화소(PX1, PX2, PX3)에 위치하는 액티브 패턴은 앞에서 설명한 복수의 트랜지스터(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 액티브 패턴의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함할 수 있다.
액티브 패턴은 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153)을 더 포함할 수 있다. 각 가로 초기화 전압선(153)은 제1방향(DR1) 및 제2방향(DR2)으로 반복되는 한 화소 그룹이 포함하는 복수의 화소(PX1, PX2, PX3)에 대응하여 위치하여, 평면 뷰에서 각 화소 그룹마다 하나씩의 가로 초기화 전압선(153)이 위치할 수 있다.
가로 초기화 전압선(153)은 복수의 화소(PX1, PX2, PX3)가 포함하는 복수의 제3 트랜지스터(T3)의 액티브 패턴의 드레인 영역(135c)과 연결되어 있을 수 있다. 가로 초기화 전압선(153)은 액티브 패턴의 도전 영역에 포함될 수 있고 도전성을 가질 수 있다. 평면 뷰에서, 가로 초기화 전압선(153)은 대체로 제1방향(DR1)으로 길게 연장되어 있을 수 있다.
제3 트랜지스터(T3)의 액티브 패턴이 연장된 방향은 가로 초기화 전압선(153)이 연장된 방향과 다를 수 있고, 예를 들어 제3 트랜지스터(T3)의 액티브 패턴과 가로 초기화 전압선(153)은 서로 직각을 이루며 만날 수 있다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브층 위에는 제1 절연층(140)이 위치할 수 있다. 제1 절연층(140)은 실질적으로 액티브 패턴의 도전 영역과는 중첩하지 않도록 패터닝되어 있을 수도 있다.
제1 절연층(140) 위에는 제2 도전층이 위치할 수 있다.
제2 도전층은 앞에서 설명한 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151, 151p), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 구동 게이트 전극(155), 제2 게이트 전극(154b), 제3 게이트 전극(154c), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172a), 그리고 공통 전압(ELVSS)을 전달할 수 있는 가로 공통 전압선(170a) 등을 포함할 수 있다. 앞에서 설명한 도 1에 도시한 회로도에서의 게이트 전극(G1), 게이트 전극(G2) 및 게이트 전극(G3)은 각각 구동 게이트 전극(155), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c)에 대응될 수 있다.
평면 뷰에서, 제1 및 제2 스캔선(151, 151p, 152), 가로 구동 전압선(172a), 그리고 가로 공통 전압선(170a)은 각각 제1방향(DR1)으로 연장되어 있을 수 있고 서로 만나지 않게 나란하게 형성될 수 있다.
도 2 및 도 4에서 위쪽에 위치하는 제1 스캔선(151p)은 아래쪽에 위치하는 제1 스캔선(151)의 이전 단의 제1 스캔선으로서, 제1 스캔선(151)이 전달하는 제1 스캔 신호(SC)의 이전 단의 제1 스캔 신호(SC)를 전달할 수 있다. 제1 스캔선(151, 151p)을 기준으로 하나의 화소행(PXR)을 정의할 수 있다. 즉, 하나의 제1 스캔선(151)부터 시작하여 상단의 제1 스캔선(151p) 이전까지의 영역을 하나의 화소행(PXR)이라고 정의할 수 있다. 이러한 화소행(PXR)이 제2방향(DR2)으로 반복되어 배열될 수 있다.
구동 게이트 전극(155)은 평면 뷰에서 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 더 구체적으로, 구동 게이트 전극(155)은 제1 스캔선(151)과 가로 구동 전압선(172a) 사이에 위치할 수 있고, 제2 스캔선(152)은 가로 구동 전압선(172a)과 가로 공통 전압선(170a) 사이에 위치할 수 있다. 앞에서 설명한 가로 초기화 전압선(153)은 평면 뷰에서 제2 스캔선(152)과 가로 공통 전압선(170a) 사이에 위치할 수 있다.
각 화소행(PXR)에 대응하여 하나의 가로 구동 전압선(172a) 및 하나의 가로 공통 전압선(170a)이 위치할 수 있다. 즉, 제2방향(DR2)으로 반복적으로 배열된 가로 구동 전압선(172a)의 피치 및 제2방향(DR2)으로 반복적으로 배열된 가로 공통 전압선(170a)의 피치는 제2방향(DR2)으로의 화소(PX1, PX2, PX3)의 피치와 각각 같을 수 있다.
제2 게이트 전극(154b)은 제1 스캔선(151)에 연결되어 있으며 예를 ㄷ르어 제1 스캔선(151)의 위로 돌출된 형태를 가질 수 있다. 제3 게이트 전극(154c)은 제2 스캔선(152)에 포함되어 있을 수 있다.
각 화소(PX1, PX2, PX3)에 위치하는 구동 게이트 전극(155)은 아래로 돌출되어 대략 제2방향(DR2)으로 연장된 연장부(155a) 및 위로 돌출되어 대체로 제2방향(DR2)으로 연장된 제1 게이트 전극(154a)을 포함할 수 있다.
제1 게이트 전극(154a)은 제1 트랜지스터(T1)의 액티브 패턴과 교차하며 액티브 패턴의 채널 영역(134a)과 중첩할 수 있다. 제2 게이트 전극(154b)은 제2 트랜지스터(T2)의 액티브 패턴과 교차하며 액티브 패턴의 채널 영역(134b)과 중첩할 수 있다. 제3 게이트 전극(154c)을 포함하는 제2 스캔선(152)은 제3 트랜지스터(T3)의 액티브 패턴과 교차하며 액티브 패턴의 채널 영역(134c)과 중첩할 수 있다.
제2 도전층 위에는 제2 절연층(160)이 위치할 수 있다. 제2 절연층(160), 또는 제2 절연층(160)과 제1 절연층(140), 또는 제2 절연층(160)과 제1 절연층(140)과 버퍼층(120)은 복수의 접촉 구멍(61, 62, 63, 64, 65, 66, 67, 68, 69, 69a, 70)을 포함할 수 있다.
제2 절연층(160) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은 각 화소(PX1, PX2, PX3)에 대응하여 인접하여 배치된 복수의 데이터선(171a, 171b, 171c), 초기화 전압선(173a, 173b), 커패시터 전극(175), 그리고 복수의 연결 부재(71, 72, 74, 78)를 포함할 수 있다.
데이터선(171a, 171b, 171c)과 초기화 전압선(173a, 173b) 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151, 151p), 제2 스캔선(152), 가로 구동 전압선(172a) 및 가로 공통 전압선(170a)과 교차할 수 있다.
한 화소 그룹의 복수의 화소(PX1, PX2, PX3) 및 이에 연결된 복수의 데이터선(171a, 171b, 171c)이 위치하는 한 영역의 좌측 및 우측 양쪽에 초기화 전압선(173a, 173b)이 각각 위치할 수 있다. 즉, 한 화소 그룹의 복수의 화소(PX1, PX2, PX3) 마다 하나씩의 초기화 전압선(173a, 173b)이 배치될 수 있다. 도 2 및 도 4에 도시한 실시예에서 도시된 복수의 화소(PX1, PX2, PX3)의 오른쪽에 위치하는 초기화 전압선(173b)이 복수의 화소(PX1, PX2, PX3)에 연결된 가로 초기화 전압선(153)에 연결되어 있을 수 있다.
한 화소 그룹의 세 화소(PX1, PX2, PX3) 중 두 화소(PX2, PX3)에 대응하는 데이터선(171b, 171c) 사이에 두 화소(PX2, PX3)가 포함하는 두 개의 구동 게이트 전극(155)이 위치할 수 있다.
각 데이터선(171a, 171b, 171c)은 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(61)을 통해 제2 트랜지스터(T2)의 액티브 패턴의 소스 영역(133b)과 전기적으로 연결되어 있다.
각 초기화 전압선(173a, 173b)은 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(69a)을 통해 액티브층의 가로 초기화 전압선(153)과 전기적으로 연결되어 있다. 따라서 가로 초기화 전압선(153)은 초기화 전압선(173a, 173b)과 함께 초기화 전압(INIT)을 전달할 수 있고, 초기화 전압선(173a, 173b)이 세 화소(PX1, PX2, PX3)마다 하나씩 형성되어 있어도 가로 초기화 전압선(153)을 통해 세 화소(PX1, PX2, PX3) 모두에 초기화 전압(INIT)을 전달할 수 있다.
커패시터 전극(175)은 각 화소(PX1, PX2, PX3)에 하나씩 위치할 수 있다. 커패시터 전극(175)은 제2 절연층(160)을 사이에 두고 구동 게이트 전극(155)의 대부분과 중첩하여 커패시터(Cst2)를 형성할 수 있다.
커패시터 전극(175)은 위쪽으로 돌출한 연결부(175a)를 포함할 수 있다. 연결부(175a)는 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(65)을 통해 제1 트랜지스터(T1)의 액티브 패턴의 드레인 영역(135a)과 전기적으로 연결될 수 있다. 커패시터 전극(175)의 연결부(175a)는 위로 더 연장되어 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(68)을 통해 제3 트랜지스터(T3)의 액티브 패턴의 소스 영역(133c)과 전기적으로 연결될 수 있다. 또한, 커패시터 전극(175)의 연결부(175a)는 버퍼층(120), 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(64)을 통해 하부 패턴(111)과 전기적으로 연결될 수 있다.
하부 패턴(111)은 각 화소(PX1, PX2, PX3)에 하나씩 위치할 수 있다. 평면 뷰에서 하부 패턴(111)은 구동 게이트 전극(155) 및 커패시터 전극(175)의 대부분과 중첩하는 부분을 포함할 수 있다. 구동 게이트 전극(155)은 버퍼층(120) 및 제1 절연층(140)을 사이에 두고 하부 패턴(111)의 대부분과 중첩하여 커패시터(Cst1)를 형성할 수 있다.
서로 전기적으로 연결되어 있는 하부 패턴(111)과 커패시터 전극(175)은 서로 동일한 전압을 전달할 수 있고, 구동 게이트 전극(155)이 하부 패턴(111) 및 커패시터 전극(175) 양쪽과 각각 중첩하여 형성하는 두 개의 커패시터(Cst1, Cst2)는 서로 동일한 기능을 하며, 앞에서 설명한 커패시터(Cst)의 충분한 용량을 확보할 수 있다. 이에 따라 신호의 커플링에 의해 제1 트랜지스터(T1)의 구동 게이트 전극(155)의 전압의 흔들림으로 인한 크로스토크와 같은 화질 불량을 막을 수 있다.
연결 부재(71)는 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(69)을 통해 가로 초기화 전압선(153)과 전기적으로 연결될 수 있다.
연결 부재(72)는 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(70)을 통해 가로 공통 전압선(170a)과 전기적으로 연결될 수 있다.
연결 부재(74)는 대체로 제2방향(DR2)으로 길게 연장되어 있을 수 있다. 연결 부재(74)는 각 화소(PX1, PX2, PX3)에서 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(66)을 통해 제1 트랜지스터(T1)의 액티브 패턴의 소스 영역(133a)과 전기적으로 연결될 수 있고, 제2 절연층(160)의 접촉 구멍(67)을 통해 가로 구동 전압선(172a)과 전기적으로 연결될 수 있다. 이로써 제1 트랜지스터(T1)의 소스 영역(133a)은 가로 구동 전압선(172a)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가받을 수 있다.
연결 부재(78)는 각 화소(PX1, PX2, PX3)에서 제1 절연층(140) 및 제2 절연층(160)의 접촉 구멍(62)을 통해 제2 트랜지스터(T2)의 액티브 패턴의 드레인 영역(135b)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(63)을 통해 구동 게이트 전극(155)의 연장부(155a)와 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)의 드레인 영역(135b)과 구동 게이트 전극(155)이 서로 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 채널 영역(134a), 소스 영역(133a) 및 드레인 영역(135a), 그리고 제1 게이트 전극(154a)을 포함한다. 제1 트랜지스터(T1)의 소스 영역(133a)은 연결 부재(74)를 통해 가로 구동 전압선(172a)으로부터 구동 전압(ELVDD)을 인가받을 수 있다.
제1 트랜지스터(T1)에 대응하는 하부 패턴(111)은 제1 트랜지스터(T1)의 채널 영역(134a)과 기판(110) 사이에서 채널 영역(134a)과 중첩하여 외부광이 채널 영역(134a)에 도달하지 않도록 하여 제1 트랜지스터(T1)의 누설 전류 및 특성 저하를 줄일 수 있다.
하부 패턴(111)은 커패시터 전극(175)의 연결부(175a)를 통해 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 있다. 이와 같이 하부 패턴(111)이 드레인 영역(135a)과 전기적으로 연결되어 있고 채널 영역(134a)과 중첩함으로써 제1 트랜지스터(T1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아져 제1 트랜지스터(T1)의 출력 전류가 일정한 영역의 범위가 넓어질 수 있다. 따라서 제1 트랜지스터(T1)의 소스-드레인간 전압(Vds)에 변화가 생겨도 제1 트랜지스터(T1)의 출력 전류가 일정하여 출력 포화(output saturation) 특성을 향상시킬 수 있다. 이에 따라, 제1 트랜지스터(T1)의 출력 전류에 따른 화소간 휘도 편차가 작아져 영상의 품질을 높일 수 있다.
제2 트랜지스터(T2)는 채널 영역(134b), 소스 영역(133b), 드레인 영역(135b), 그리고 제2 게이트 전극(154b)을 포함한다. 제2 트랜지스터(T2)의 소스 영역(133b)은 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DAT) 또는 기준 전압을 인가받을 수 있다. 제2 트랜지스터(T2)의 드레인 영역(135b)은 구동 게이트 전극(155)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(154a)과 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 채널 영역(134c), 소스 영역(133c) 및 드레인 영역(135c), 그리고 제3 게이트 전극(154c)을 포함한다. 제3 트랜지스터(T3)의 드레인 영역(135c)은 가로 초기화 전압선(153)으로부터 초기화 전압(INIT)을 인가받을 수 있다.
제2 절연층(160)과 제3 도전층 위에는 제3 절연층(181)이 위치할 수 있다. 도 3 내지 도 7을 참조하면, 제3 절연층(181)은 복수의 접촉 구멍(81a, 88, 89)을 포함할 수 있다.
제3 절연층(181) 위에는 제4 도전층이 위치할 수 있다. 제4 도전층은 구동 전압선(172b), 공통 전압선(170b), 그리고 연결 부재(178)를 포함할 수 있다.
구동 전압선(172b)과 공통 전압선(170b) 각각은 대체로 제2방향(DR2)으로 길게 연장되어 있으며, 구동 전압선(172b)과 공통 전압선(170b)은 제1방향(DR1)으로 교대로 배열되어 있을 수 있다.
제4 도전층에 위치하는 신호선 또는 전압선으로서 제2방향(DR2)으로 길게 연장된 신호선 또는 전압선은 구동 전압선(172b) 및 공통 전압선(170b)만 포함하고 다른 신호선이 존재하지 않으므로 구동 전압선(172b)과 공통 전압선(170b)의 선폭에 큰 자유가 생길 수 있다.
구체적으로, 구동 전압선(172b) 및 공통 전압선(170b) 각각의 제1방향(DR1)의 폭은 다른 도전층에 위치하는 신호선, 예를 들어 데이터선(171a, 171b, 171c), 초기화 전압선(173a, 173b) 등의 제1방향(DR1)의 폭에 비해 상당히 클 수 있다.
예를 들어, 구동 전압선(172b)의 제1방향(DR1)의 너비 부분은 화소(PX1)의 대략 중간부터 시작하여 화소(PX2)를 지나 화소(PX3)의 대략 중간까지에 걸쳐 연속적으로 형성될 수 있다. 즉, 구동 전압선(172b)의 제1방향(DR1)의 폭은 한 화소(PX2)의 제1방향(DR1)의 폭보다 클 수 있으며 한 화소(PX2) 전체와 중첩할 수 있다.
공통 전압선(170b)의 제1방향(DR1)의 너비 부분은 한 화소 그룹의 한 화소(PX3)의 대략 중간부터 시작하여 이웃한 화소 그룹의 바로 이웃한 화소(PX1)의 대략 중간까지 연속적으로 형성되어 있을 수 있다. 평면 뷰에서 공통 전압선(170b)은 초기화 전압선(173a, 173b)과 중첩할 수 있다.
이에 따라, 공통 전압(ELVSS)과 구동 전압(ELVDD)의 전압 강하가 대폭 줄어들어 불균일한 전압에 의한 화질 불량을 막을 수 있다.
구동 전압선(172b)의 제1방향(DR1)의 폭이 공통 전압선(170b)의 제1방향(DR1)의 폭보다 클 수 있다. 또한, 서로 이웃한 구동 전압선(172b)과 공통 전압선(170b) 사이의 공간의 제1방향(DR1)의 폭은 구동 전압선(172b)의 제1방향(DR1)의 폭 또는 공통 전압선(170b)의 제1방향(DR1)의 폭보다 작을 수 있다.
구동 전압선(172b)은 제3 절연층(181)의 접촉 구멍(88)을 통해 제3 도전층의 연결 부재(74)와 전기적으로 연결될 수 있다. 이에 따라 가로 구동 전압선(172a)과 구동 전압선(172b)은 함께 구동 전압(ELVDD)을 전달할 수 있고, 표시 장치 전체에서 구동 전압(ELVDD)이 제1방향(DR1) 및 제2방향(DR2) 모든 방향으로 메시(mesh) 형태로 전달되어 구동 전압(ELVDD)의 위치에 따른 전압 강하를 막을 수 있다. 특히, 제2방향(DR2)으로 연장된 구동 전압선(172b)의 선폭에 제한이 크게 줄어 큰 선폭을 가질 수 있으므로 구동 전압선(172b)의 배선 저항이 크게 줄 수 있고, 구동 전압(ELVDD)의 전압 강하를 대폭 줄여 영상의 화질을 향상시킬 수 있다.
공통 전압선(170b)은 제3 절연층(181)의 접촉 구멍(89)을 통해 제3 도전층의 연결 부재(72)와 전기적으로 연결될 수 있다. 이에 따라 가로 공통 전압선(170a)과 공통 전압선(170b)은 함께 공통 전압(ELVSS)을 전달할 수 있고, 표시 장치 전체에서 공통 전압(ELVSS)이 제1방향(DR1) 및 제2방향(DR2)의 모든 방향으로 메시 형태로 전달되어, 공통 전압(ELVSS)의 위치에 따른 전압 강하를 막을 수 있다. 특히, 제2방향(DR2)으로 연장된 공통 전압선(170b)의 선폭에 제한이 크게 줄어 큰 선폭을 가질 수 있으므로 공통 전압선(170b)의 배선 저항이 크게 줄 수 있고, 공통 전압(ELVSS)의 전압 강하를 대폭 줄여 영상의 화질을 향상시킬 수 있다.
연결 부재(178)는 서로 이웃한 구동 전압선(172b)과 공통 전압선(170b) 사이의 공간에 위치할 수 있고, 구동 전압선(172b) 및 공통 전압선(170b)과 이격되어 있다. 구동 전압선(172b)의 안쪽 영역에 복수의 개구부가 형성되어 있고 그 개구부 안에도 섬형의 연결 부재(178)가 구동 전압선(172b)과 이격되어 형성되어 있을 수 있다.
연결 부재(178)는 접촉 구멍(81a)을 통해 제3 도전층의 커패시터 전극(175)과 전기적으로 연결되어 있을 수 있다. 이에 따라 연결 부재(178)는 커패시터 전극(175)을 통해 제1 트랜지스터(T1)의 액티브 패턴의 드레인 영역(135a)과 전기적으로 연결될 수 있다.
제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층을 포함할 수 있다.
제3 절연층(181) 및 제4 도전층 위에는 제4 절연층(182)이 위치할 수 있다. 제4 절연층(182)은 복수의 접촉 구멍(82a, 82b, 82c, 85)을 포함할 수 있다.
제4 절연층(182) 위에는 제5 도전층이 위치할 수 있다. 제5 도전층은 복수의 접촉 부재(190a, 190b, 190c, 190d)를 포함할 수 있다.
각 접촉 부재(190a, 190b, 190c)는 각 화소(PX1, PX2, PX3)에 위치하며 평면 뷰에서 연결 부재(178)와 중첩할 수 있다. 각 접촉 부재(190a, 190b, 190c)는 접촉 구멍(82a, 82b, 82c)을 통해 제4 도전층의 연결 부재(178)와 접촉하여 전기적으로 연결되어 있을 수 있다.
접촉 부재(190d)는 제4 도전층의 공통 전압선(170b)과 중첩하며, 접촉 구멍(85)을 통해 공통 전압선(170b)과 접촉하여 전기적으로 연결되어 있을 수 있다.
접촉 부재(190a, 190b, 190c, 190d)는 각각이 접촉하는 제4 도전층과 상부의 다른 도전층과의 접착력을 향상시키며 제4 도전층의 산화를 막을 수 있다. 특히, 제4 도전층이 구리를 포함하는 경우 구리의 산화를 막을 수 있다. 이를 위해, 제5 도전층은 제4 도전층의 부식을 방지하고 캐핑하여 부식을 방지할 수 있는 도전성 재료를 포함할 수 있다. 예를 들어 제5 도전층은, ITO, IZO 등의 금속 산화물 등의 도전성 물질을 포함할 수 있다. 제5 도전층은 생략될 수도 있다.
제4 절연층(182)과 제5 도전층 위에는 제5 절연층(183)이 위치할 수 있다. 도 6 및 도 7을 참조하면, 제5 절연층(183)은 접촉 부재(190a, 190b, 190c) 위에 위치하는 접촉 구멍(83a) 및 접촉 부재(190d) 위에 위치하는 접촉 구멍(86)을 포함할 수 있다.
버퍼층(120), 제1 절연층(140), 제2 절연층(160), 제3 절연층(181), 제4 절연층(182) 및 제5 절연층(183) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 특히, 제5 절연층(183)은 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있고, 실질적으로 평탄한 윗면을 가질 수 있다.
제5 절연층(183) 위에는 제6 도전층으로서 복수의 화소 전극(191a, 191b, 191c) 및 접촉 부재(191d)를 포함하는 화소 전극층이 위치할 수 있다.
각 화소 전극(191a, 191b, 191c)은 도 2 내지 도 4에 도시한 바와 같이 각 화소(PX1, PX2, PX3)에 대응하여 위치할 수 있다. 한 화소 그룹의 이웃한 복수의 화소(PX1, PX2, PX3)에 위치하는 화소 전극(191a, 191b, 191c)의 평면상 사이즈와 모양은 서로 다를 수도 비슷할 수도 있다. 예를 들어, 화소(PX1)의 화소 전극(191a)과 화소(PX3)의 화소 전극(191c)은 서로 좌우 대칭인 형태를 가질 수 있고 한 코너가 모따기된 대략 직사각형일 수 있다. 화소(PX2)의 화소 전극(191b)은 대략 직사각형일 수 있다. 화소(PX1)는 적색을 나타내고 화소(PX2)는 녹색을 나타내고 화소(PX3)는 청색을 나타낼 수 있으나 이에 한정되는 것은 아니다.
앞에서 설명한 구동 전압선(172b)의 제1방향(DR1)의 폭은 한 화소(PX2)에 위치하는 화소 전극(191b)의 제1방향(DR1)의 폭보다 클 수 있으며, 평면 뷰에서 화소 전극(191b) 전체와 중첩할 수 있다.
각 화소 전극(191a, 191b, 191c)은 접촉 구멍(83a)을 통해 각 접촉 부재(190a, 190b, 190c)와 접촉하여 전기적으로 연결되고, 접촉 부재(190a, 190b, 190c)를 통해 연결 부재(178) 및 커패시터 전극(175)과 전기적으로 연결될 수 있다. 따라서 각 화소 전극(191a, 191b, 191c)은 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
접촉 부재(191d)는 접촉 구멍(86)을 통해 제5 도전층에 위치하는 접촉 부재(190d)와 접촉하여 전기적으로 연결될 수 있다.
화소 전극층은 반투과성 도전 물질 또는 반사성 도전 물질을 포함할 수 있다.
화소 전극층과 제5 절연층(183) 위에는 제6 절연층(350)이 위치할 수 있다. 도 3 내지 도 7을 참조하면, 제6 절연층(350)은 각 화소 전극(191a, 191b, 191c) 위에 위치하는 개구부(355a, 355b, 355c)를 가질 수 있다. 제6 절연층(350)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
제6 절연층(350)과 화소 전극층 위에는 발광층(370) 및 공통층(360)이 위치할 수 있다.
발광층(370)은 제6 절연층(350)의 개구부(355a, 355b, 355c) 안에 위치하는 부분을 포함할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
공통층(360)은 정공 주입층, 정공 전달층, 전자 주입층, 전자 전달층 등을 포함할 수 있으며 개구부(355a, 355b, 355c) 안 뿐 아니라 제6 절연층(350) 위에도 위치할 수 있다. 공통층(360)은 유기 물질을 포함할 수 있다. 도 5 내지 도 7에서는 발광층(370) 위에만 공통층(360)이 위치하는 것을 도시하였으나 이에 한정되지 않고 발광층(370)과 화소 전극(191a, 191b, 191c) 사이에도 위치하는 부분을 포함할 수 있다. 예를 들어, 발광층(370)과 화소 전극(191a, 191b, 191c) 사이에 정공 주입층 및 정공 전달층이 위치할 수 있고, 발광층(370)과 공통 전극(270) 사이에 전자 전달층 및 전자 주입층이 위치할 수 있다.
도 7을 참조하면, 제6 절연층(350)과 공통층(360)은 접촉 부재(191d) 위에 위치하는 접촉 구멍(35)을 포함할 수 있다.
공통층(360) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 복수의 화소(PX1, PX2, PX3)에 걸쳐 연속적으로 형성되어 있을 수 있다. 공통 전극(270)은 접촉 구멍(35)을 통해 접촉 부재(191d)와 접촉하여 전기적으로 연결되어 접촉 부재(190d)를 통해 공통 전압선(170b)과 전기적으로 연결되어 공통 전압(ELVSS)을 전달받을 수 있다.
공통 전극(270)은 투명한 도전성 물질을 포함할 수 있다.
각 화소(PX1, PX2, PX3)의 화소 전극(191a, 191b, 191c), 발광층(370), 공통층(360) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이루고, 화소 전극(191a, 191b, 191c) 및 공통 전극(270) 중 하나가 캐소드(cathode)가 되고 나머지 하나가 애노드(anode)가 된다. 앞에서는 화소 전극(191a, 191b, 191c)이 애노드가 되는 예를 설명하였다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
111: 하부 패턴 133a, 133b, 133c: 소스 영역
134a, 134b, 134c: 채널 영역 135a, 135b, 135c: 드레인 영역
140, 160, 181, 182, 183, 350: 절연층
151, 151p, 152: 스캔선 153: 가로 초기화 전압선
155: 구동 게이트 전극 170a: 가로 공통 전압선
170b: 공통 전압선 171, 171a, 171b, 171c: 데이터선
172a: 가로 구동 전압선 172b: 구동 전압선
173, 173a, 173b: 초기화 전압선
175: 커패시터 전극 190a, 190b, 190c: 접촉 부재
191a, 191b, 191c: 화소 전극 270: 공통 전극
360: 공통층 370: 발광층

Claims (20)

  1. 기판,
    상기 기판 위에 위치하며 반도체 물질을 포함하는 복수의 액티브 패턴을 포함하는 액티브층,
    상기 액티브층에 위치하는 제1 도전층,
    상기 제1 도전층 위에 위치하고, 데이터 신호를 전달하는 데이터선을 포함하는 제2 도전층,
    상기 제2 도전층 위에 위치하는 제3 도전층, 그리고
    상기 제3 도전층 위에 위치하는 발광 소자
    를 포함하고,
    상기 제1 도전층은 스캔 신호를 전달하는 스캔선, 제1 전압선, 그리고 제2 전압선을 포함하고,
    상기 제3 도전층은 상기 제1 전압선과 전기적으로 연결되어 있는 제3 전압선, 그리고 상기 제2 전압선과 전기적으로 연결되어 있는 제4 전압선을 포함하고,
    상기 제1 전압선과 상기 제2 전압선은 제1방향으로 연장되어 있고,
    상기 제3 전압선과 상기 제4 전압선은 상기 제1방향과 교차하는 제2방향으로 연장되어 있고,
    상기 제3 전압선과 상기 제4 전압선은 상기 제1방향으로 교대로 배열되어 있는
    표시 장치.
  2. 제1항에서,
    상기 제2 도전층은, 상기 제1 전압선과 전기적으로 연결되어 있는 제1 연결 부재, 그리고 상기 제2 전압선과 전기적으로 연결되어 있는 제2 연결 부재를 포함하고,
    상기 제3 전압선은 상기 제1 연결 부재와 전기적으로 연결되어 있고,
    상기 제4 전압선은 상기 제2 연결 부재와 전기적으로 연결되어 있는
    표시 장치.
  3. 제2항에서,
    상기 발광 소자는, 상기 제3 도전층 위에 위치하는 화소 전극, 상기 화소 전극 위에 위치하는 발광층, 그리고 상기 발광층 위에 위치하는 공통 전극을 포함하고,
    상기 제3 전압선의 상기 제1방향의 폭은 상기 화소 전극의 상기 제1방향의 폭보다 큰
    표시 장치.
  4. 제3항에서,
    서로 이웃한 상기 제3 전압선과 상기 제4 전압선 사이의 공간의 상기 제1방향의 폭은 상기 제3 전압선의 상기 제1방향의 폭보다 작은 표시 장치.
  5. 제4항에서,
    상기 제3 도전층은 상기 제3 전압선 및 상기 제4 전압선과 이격되어 있는 섬형의 제3 연결 부재를 더 포함하고,
    상기 화소 전극은 상기 제3 연결 부재와 전기적으로 연결되어 있는
    표시 장치.
  6. 제5항에서,
    상기 제3 연결 부재는 상기 제3 전압선 내부의 개구부 안에 위치하는 표시 장치.
  7. 제1항에서,
    상기 제1 전압선과 상기 제2 전압선은 상기 제2방향으로 교대로 배열되어 있고,
    상기 스캔선은 상기 제2방향으로 반복적으로 배열되어 있고,
    이웃한 두 개의 상기 스캔선 사이에 상기 제1 전압선과 상기 제2 전압선이 위치하는
    표시 장치.
  8. 제1항에서,
    상기 제1 도전층은 상기 스캔선과 상기 제1 전압선 사이에 위치하는 구동 게이트 전극을 포함하고,
    상기 제2 도전층은 상기 구동 게이트 전극과 평면 뷰에서 중첩하여 제1 커패시터를 형성하는 커패시터 전극을 포함하는
    표시 장치.
  9. 제8항에서,
    상기 기판과 상기 액티브층 사이에 위치하는 도전성인 하부 패턴을 더 포함하고,
    상기 하부 패턴은 상기 구동 게이트 전극과 평면 뷰에서 중첩하여 제2 커패시터를 형성하고,
    상기 하부 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있는
    표시 장치.
  10. 제9항에서,
    상기 액티브 패턴은, 제1 트랜지스터의 제1 액티브 패턴, 제2 트랜지스터의 제2 액티브 패턴, 그리고 제3 트랜지스터의 제3 액티브 패턴을 포함하고,
    상기 구동 게이트 전극은 상기 제2 액티브 패턴의 도전 영역과 전기적으로 연결되어 있고,
    상기 커패시터 전극은 상기 제1 액티브 패턴의 도전 영역과 전기적으로 연결되어 있고,
    상기 제3 액티브 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있는
    표시 장치.
  11. 제10항에서,
    상기 제2 도전층은 상기 제2방향으로 연장되어 있는 초기화 전압선을 더 포함하고,
    상기 제3 액티브 패턴의 도전 영역은 상기 초기화 전압선과 전기적으로 연결되어 있는
    표시 장치.
  12. 제11항에서,
    상기 액티브층은 상기 초기화 전압선과 전기적으로 연결되어 있는 도전성인 가로 초기화 전압선을 더 포함하고,
    상기 가로 초기화 전압선은 상기 제3 액티브 패턴과 연결되어 있고 상기 제1방향으로 연장되어 있는
    표시 장치.
  13. 제1항에서,
    상기 제3 도전층 위에 위치하는 적어도 하나의 절연층을 더 포함하고,
    상기 발광 소자는, 상기 제3 도전층 위에 위치하는 화소 전극, 상기 화소 전극 위에 위치하는 발광층, 상기 발광층 위에 위치하는 공통 전극, 그리고 상기 화소 전극과 상기 공통 전극 사이에 위치하는 공통층을 포함하고,
    상기 공통층과 상기 적어도 하나의 절연층은 상기 제4 전압선 위에 위치하는 접촉 구멍을 포함하고,
    상기 공통 전극은 상기 접촉 구멍을 통해 상기 제4 전압선과 전기적으로 연결되어 있는
    표시 장치.
  14. 제13항에서,
    상기 제3 도전층 위에 위치하는 제4 도전층을 더 포함하고,
    상기 제3 도전층은 상기 제3 전압선 및 상기 제4 전압선과 이격되어 있는 섬형의 연결 부재를 더 포함하고,
    상기 제4 도전층은 상기 제4 전압선과 접촉하는 제1 접촉 부재 및 상기 연결 부재와 접촉하는 제2 접촉 부재를 포함하고,
    상기 공통 전극은 상기 제1 접촉 부재를 통해 상기 제4 전압선과 전기적으로 연결되고,
    상기 화소 전극은 상기 제2 접촉 부재를 통해 상기 연결 부재와 전기적으로 연결되어 있는
    표시 장치.
  15. 제1방향 및 상기 제1방향과 교차하는 제2방향으로 반복적으로 배열되어 있으며 서로 이웃한 제1 화소, 제2 화소 및 제3 화소를 포함하는 화소 그룹,
    상기 화소 그룹에 대응하여 배치되어 있으며 제1방향으로 연장되어 있는 스캔선, 제1 전압선, 그리고 제2 전압선,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각에 대응하여 배치되어 있으며 상기 제2방향으로 연장되어 있는 데이터선,
    상기 제2방향으로 연장되어 있으며 상기 제1 전압선과 전기적으로 연결되어 있는 제3 전압선,
    상기 제2방향으로 연장되어 있으며 상기 제2 전압선과 전기적으로 연결되어 있는 제4 전압선, 그리고
    상기 제4 전압선과 전기적으로 연결되어 있는 공통 전극을 포함하는 발광 소자
    를 포함하는 표시 장치.
  16. 제15항에서,
    상기 제3 전압선과 상기 제4 전압선은 상기 제1방향으로 교대로 배열되어 있는 표시 장치.
  17. 제16항에서,
    상기 발광 소자는, 발광층, 그리고 상기 발광층을 사이에 두고 상기 공통 전극과 마주하는 화소 전극을 더 포함하고,
    상기 제3 전압선의 상기 제1방향의 폭은 상기 제2 화소에 대응하는 상기 화소 전극의 상기 제1방향의 폭보다 큰
    표시 장치.
  18. 제1 스캔선 및 제2 스캔선,
    상기 제1 및 제2 스캔선과 교차하는 복수의 데이터선 및 초기화 전압선,
    상기 복수의 데이터선과 교차하는 제1 전압선 및 제2 전압선,
    상기 제1 스캔선과 상기 제1 전압선 사이에 위치하는 제1 게이트 전극, 그리고 상기 제1 게이트 전극과 교차하며 상기 제1 전압선과 전기적으로 연결되어 있는 제1 액티브 패턴을 포함하는 제1 트랜지스터,
    상기 제1 게이트 전극과 전기적으로 연결되어 있는 제2 액티브 패턴, 그리고 상기 제1 스캔선이 포함하는 제2 게이트 전극을 포함하는 제2 트랜지스터,
    상기 제1 액티브 패턴과 전기적으로 연결되어 있는 제2 액티브 패턴, 그리고 상기 제2 스캔선이 포함하는 제3 게이트 전극을 포함하는 제3 트랜지스터, 그리고
    상기 제1 트랜지스터 및 상기 제3 트랜지스터와 전기적으로 연결되어 있는 화소 전극, 발광층, 그리고 공통 전극을 포함하는 발광 소자
    를 포함하고,
    상기 공통 전극은 상기 제2 전압선과 전기적으로 연결되어 있는
    표시 장치.
  19. 제18항에서,
    상기 제1 및 제2 스캔선과 교차하는 제3 전압선 및 제4 전압선을 더 포함하고,
    상기 제3 전압선은 상기 제1 전압선과 전기적으로 연결되어 있으며 상기 제1 전압선과 다른 층에 위치하고,
    상기 제4 전압선은 상기 제2 전압선과 전기적으로 연결되어 있으며 상기 제2 전압선과 다른 층에 위치하는
    표시 장치.
  20. 제19항에서,
    상기 제3 전압선은 상기 제1 액티브 패턴, 상기 제2 액티브 패턴 및 상기 제3 액티브 패턴과 평면상 중첩하는 표시 장치.
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