KR102652645B1 - 발광 장치 및 이를 구비하는 표시 장치 - Google Patents

발광 장치 및 이를 구비하는 표시 장치 Download PDF

Info

Publication number
KR102652645B1
KR102652645B1 KR1020180104802A KR20180104802A KR102652645B1 KR 102652645 B1 KR102652645 B1 KR 102652645B1 KR 1020180104802 A KR1020180104802 A KR 1020180104802A KR 20180104802 A KR20180104802 A KR 20180104802A KR 102652645 B1 KR102652645 B1 KR 102652645B1
Authority
KR
South Korea
Prior art keywords
color
light
sub
pixel
disposed
Prior art date
Application number
KR1020180104802A
Other languages
English (en)
Other versions
KR20200027136A (ko
Inventor
이희근
공태진
김대현
신흥 이
태창일
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180104802A priority Critical patent/KR102652645B1/ko
Priority to CN201980057630.3A priority patent/CN112640114A/zh
Priority to US17/272,825 priority patent/US20210217739A1/en
Priority to PCT/KR2019/002373 priority patent/WO2020050467A1/ko
Priority to EP19858503.6A priority patent/EP3848969A4/en
Publication of KR20200027136A publication Critical patent/KR20200027136A/ko
Application granted granted Critical
Publication of KR102652645B1 publication Critical patent/KR102652645B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H01L33/504—Elements with two or more wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1, 제2 및 제3 서브 화소 영역들을 포함하는 제1 기판; 상기 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소; 상기 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소; 상기 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소; 및 상기 제1, 제2 및 제3 서브 화소들 각각의 발광 영역을 둘러싸도록 상기 제1, 제2 및 제3 서브 화소들의 사이에 배치되는 뱅크를 포함한다. 상기 뱅크는, 상기 제1, 제2 및 제3 발광 소자들이 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성된다.

Description

발광 장치 및 이를 구비하는 표시 장치{LIGHT EMITTING DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 발광 장치 및 이를 구비하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 각각의 발광 영역을 둘러싸는 뱅크를 포함한 발광 장치 및 이를 구비하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1, 제2 및 제3 서브 화소 영역들을 포함하는 제1 기판; 상기 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소; 상기 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소; 상기 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소; 및 상기 제1, 제2 및 제3 서브 화소들 각각의 발광 영역을 둘러싸도록 상기 제1, 제2 및 제3 서브 화소들의 사이에 배치되는 뱅크를 포함한다. 상기 뱅크는, 상기 제1, 제2 및 제3 발광 소자들이 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성된다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 서로 동일한 색상의 빛을 방출하고, 상기 뱅크는 상기 제1, 제2 및 제3 발광 소자들에서 방출되는 빛의 색상과 상이한 색상의 컬러 안료를 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고, 상기 뱅크는 적색 또는 황색 계열의 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 제1, 제2 및 제3 서브 화소들이 배치된 상기 제1 기판의 일면 상에 위치되는 제2 기판; 상기 제1 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제1 발광 소자에서 방출되는 색상의 빛을 제1 색상의 빛으로 변환하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층; 및 상기 제2 기판과 상기 제1 컬러 변환층의 사이에 배치되며, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터를 더 포함할 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 제2 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제2 발광 소자에서 방출되는 색상의 빛을 제2 색상의 빛으로 변환하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층; 및 상기 제2 기판과 상기 제2 컬러 변환층의 사이에 배치되며, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터를 더 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고, 상기 제1 컬러 변환층 및 상기 제2 컬러 변환층은 각각 적색 퀀텀 닷 및 녹색 퀀텀 닷을 포함하며, 상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터일 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 제3 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제3 발광 소자에서 방출되는 색상의 빛을 선택적으로 투과시키는 제3 컬러 필터; 및 상기 제3 서브 화소와 상기 제3 컬러 필터의 사이에 배치되며, 광 산란 입자들을 포함하는 광 산란층 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 상기 제3 발광 소자는 청색의 빛을 방출하는 청색 발광 소자이고, 상기 제3 컬러 필터는 청색 컬러 필터일 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 제1, 제2 및 제3 컬러 필터들의 사이에 배치되는 블랙 매트릭스를 더 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 서브 화소들 각각은, 상기 발광 영역에 서로 이격되도록 배치된 제1 격벽 및 제2 격벽; 상기 제1 격벽 상에 배치된 제1 전극; 상기 제2 격벽 상에, 상기 제1 전극과 이격되도록 배치된 제2 전극; 상기 제1, 제2 또는 제3 발광 소자의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 제1, 제2 또는 제3 발광 소자의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 격벽들은, 상기 뱅크보다 낮은 높이를 가질 수 있다.
실시예에 따라, 상기 제1 전극은, 상기 제1 기판의 높이 방향으로 돌출되어 상기 제1 단부와 마주하는 경사면 또는 곡면을 가지는 제1 반사 전극을 포함하고, 상기 제2 전극은, 상기 제1 기판의 높이 방향으로 돌출되어 상기 제2 단부와 마주하는 경사면 또는 곡면을 가지는 제2 반사 전극을 포함할 수 있다.
실시예에 따라, 상기 뱅크는, 상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및 상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되며, 상기 제1 컬러 안료와 상이한 색상의 제2 컬러 안료를 포함하는 제2 컬러 뱅크층을 포함할 수 있다.
실시예에 따라, 상기 뱅크는, 상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및 상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되는 고분자 유기 뱅크층을 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들 각각은, 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
본 발명의 일 실시예에 의한 발광 장치는, 발광 영역을 포함하는 제1 기판; 상기 발광 영역에 서로 이격되어 배치된 제1 격벽 및 제2 격벽; 상기 제1 격벽 상에 배치된 제1 전극; 상기 제2 격벽 상에 상기 제1 전극과 이격되도록 배치된 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 연결된 발광 소자; 및 상기 발광 영역을 둘러싸도록 배치된 뱅크를 포함한다. 상기 뱅크는, 상기 발광 소자가 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성된다.
실시예에 따라, 상기 발광 소자는 청색의 빛을 방출하고, 상기 뱅크는 적색 또는 황색 계열의 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 기판의 일면 상에 위치되는 제2 기판; 상기 발광 소자와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 발광 소자에서 방출되는 색상의 빛을 다른 색상의 빛으로 변환하는 색 변환 입자들을 포함하는 컬러 변환층; 및 상기 컬러 변환층에서 변환된 색상의 빛을 투과시키는 컬러 필터를 더 포함할 수 있다.
실시예에 따라, 상기 뱅크는, 상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및 상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되며, 상기 제1 컬러 안료와 상이한 색상의 제2 컬러 안료를 포함하는 제2 컬러 뱅크층을 포함할 수 있다.
실시예에 따라, 상기 뱅크는, 상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및 상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되는 고분자 유기 뱅크층을 포함할 수 있다.
본 발명의 실시예에 의한 발광 장치 및 이를 구비하는 표시 장치는, 적어도 하나의 발광 소자가 배치되는 각각의 발광 영역을 둘러싸는 뱅크를 포함한다. 특히, 본 발명의 실시예에서, 뱅크는 각각의 발광 소자가 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성된다. 이러한 본 발명의 실시예에 의하면, 뱅크의 잔사를 방지하고 원하는 형상의 뱅크를 용이하게 형성하면서도, 인접한 발광 장치들 또는 화소들 사이에서의 광 간섭을 효과적으로 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 서브 화소의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 8은 본 발명의 일 실시예에 의한 서브 화소의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 다른 실시예를 나타낸다.
도 9a 내지 도 9d는 블랙 뱅크를 포함한 비교 예의 표시 장치와, 본 발명의 일 실시예에 의한 컬러 뱅크를 포함한 표시 장치에 대한 전자현미경 이미지들을 나타낸다.
도 10은 본 발명의 일 실시예에 의한 표시 장치의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅱ~Ⅱ'선에 대응하는 단면의 다른 실시예들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전성 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전성 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 실시예에 따라, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 제1 기판(SUB1)과, 상기 제1 기판(SUB1) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 구성하기 위한 제1 기판(SUB1)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함한다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
제1 기판(SUB1)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 제1 기판(SUB1)은 하부 패널(표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 제1 기판(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 제1 기판(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 제1 기판(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 제1 기판(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
제1 기판(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 제1 기판(SUB1)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL)은, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색의 빛을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 빛을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 빛을 방출하는 청색 서브 화소일 수 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소가 방출하는 빛의 색상은 다양하게 변경될 수 있다. 또한, 도 4에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
일 실시예에서, 각각의 화소(PXL)(또는, 각각의 서브 화소)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도로서, 일 예로 도 4에 도시된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나를 도시한 회로도이다.
구체적으로, 도 5a 내지 도 5c에서는 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 서브 화소(SPX)의 서로 다른 실시예를 도시한 것이다. 예를 들어, 도 5a 내지 도 5c에 도시된 각각의 서브 화소(SPX)는 도 4의 표시 패널(PNL)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 상기 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 따라서, 도 5a 내지 도 5c에서는 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 서브 화소(SPX)로 지칭하기로 한다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 서브 화소(SPX)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 서브 화소(SPX)의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는, 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 발광 유닛(EMU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 상기 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)는 제1 전원(VDD)과 발광 유닛(EMU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 5b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 5a의 화소 회로(PXC)와 실질적으로 유사하다. 따라서, 도 5b의 서브 화소(SPX)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(EMU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(EMU)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 유닛(EMU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(EMU)의 제1 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 각각의 서브 화소(SPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 4에 도시된 화소들(PXL) 중 어느 하나에 대응하는 화소 영역(PXA)을 도시한 평면도이다. 실시예에 따라, 도 6에서는 각 화소(PXL)의 발광 소자들(LD)이 배치되는 표시 소자층을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다.
도 4 내지 도 6을 참조하면, 각각의 화소(PXL)는 제1 기판(SUB1) 상에 규정된 각각의 화소 영역(PXA)에 형성된다. 각각의 화소 영역(PXA)은, 각각의 화소(PXL)를 구성하는 복수의 서브 화소들(SPX)에 대응하는 복수의 서브 화소 영역들(SPA)을 포함할 수 있다.
예를 들어, 각각의 화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다. 각각의 서브 화소 영역(SPA)은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다.
실시예에 따라, 제1 서브 화소(SPX1)는, 이에 대응하는 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한다. 일 예로, 제1 서브 화소(SPX1)는, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다.
실시예에 따라, 제2 서브 화소(SPX2)는, 이에 대응하는 제2 서브 화소 영역(SPA2)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한다. 일 예로, 제2 서브 화소(SPX2)는, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
실시예에 따라, 제3 서브 화소(SPX3)는, 이에 대응하는 제3 서브 화소 영역(SPA3)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함한다. 일 예로, 제3 서브 화소(SPX3)는, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제3 발광 소자들(LD3)을 포함할 수 있다.
실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은, 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 편의상, 이하에서는, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 임의의 하나를 "서브 화소(SPX)"로, 상기 서브 화소(SPX)가 형성되는 영역을 "서브 화소 영역(SPA)"으로, 상기 서브 화소 영역(SPA)에 배치되는 적어도 하나의 제1, 제2 또는 제3 발광 소자(LD1, LD2, 또는 LD3)를 "발광 소자(LD)"로 포괄적으로 지칭하여, 각 서브 화소(SPX)의 구조를 상세히 설명하기로 한다.
실시예에 따라, 각각의 서브 화소(SPX)는, 각각의 서브 화소 영역(SPA)에 서로 이격되어 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 전극(ELT1)의 일 영역과 중첩되는 제1 격벽(PW1) 및 제1 컨택 전극(CNE1)과, 상기 제2 전극(ELT2)의 일 영역과 중첩되는 제2 격벽(PW2) 및 제2 컨택 전극(CNE2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)(일 예로, 서로 병렬로 연결된 복수의 발광 소자들(LD))을 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 서브 화소 영역(SPA)에 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치되며, 각각 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 각각의 제1 전극(ELT1)은 제1 반사 전극(REF1) 및 제1 도전성 캡핑층(CPL1)을 포함한 다중층 구조를 가질 수 있고, 각각의 제2 전극(ELT2)은 제2 반사 전극(REF2) 및 제2 도전성 캡핑층(CPL2)을 포함한 다중층 구조를 가질 수 있다.
또한, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 각각의 제1 반사 전극(REF1)은 적어도 한 층의 반사성 도전층을 포함하며, 상기 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 도전층을 선택적으로 더 포함할 수 있다. 유사하게, 각각의 제2 반사 전극(REF2)은 적어도 한 층의 반사성 도전층을 포함하며, 상기 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 예를 들면, 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제1 연결 전극(CNL1)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 연결 전극(CNL1)은, 제1 반사 전극(REF1)과 일체로 연결된 제1_1 연결 전극(CNL1_1)과, 제1 도전성 캡핑층(CPL1)과 일체로 연결된 제1_2 연결 전극(CNL1_2)을 포함할 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 단면 구조(적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 각 서브 화소(SPX)의 화소 회로(PXC), 일 예로 도 5a 내지 도 5c 중 어느 하나에 도시된 바와 같이 구성된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 각 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제1 컨택홀(CH1)은, 뱅크(BNK)와 중첩되도록 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제1 컨택홀(CH1)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 각각의 화소 회로(PXC)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 상기 발광 소자들(LD) 하부의 화소 회로층에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제2 연결 전극(CNL2)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제2 연결 전극(CNL2)은, 제2 반사 전극(REF2)과 일체로 연결된 제2_1 연결 전극(CNL2_1)과, 제2 도전성 캡핑층(CPL2)과 일체로 연결된 제2_2 연결 전극(CNL2_2)을 포함할 수 있다. 실시예에 따라, 제2 연결 전극(CNL2)은 제2 전극(ELT2)과 동일한 단면 구조(적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 전원(VSS)에 접속될 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 제2 전원(VSS)에 접속될 수 있다. 실시예에 따라, 제2 컨택홀(CH2)은 각 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제2 컨택홀(CH2)은, 뱅크(BNK)와 중첩되도록 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제2 컨택홀(CH2)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제2 컨택홀(CH2)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 제2 전원(VSS)을 공급하기 위한 전원선의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있다. 예를 들어, 상기 전원선은 발광 소자들(LD) 하부의 화소 회로층에 배치되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 전원선의 위치는 다양하게 변경될 수 있다.
실시예에 따라, 제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩되도록 상기 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩되도록 상기 제2 전극(ELT2)의 하부에 배치될 수 있다. 이러한 제1 및 제2 격벽들(PW1, PW2)은 각각의 발광 영역(EMA)에서 서로 이격되도록 배치되며, 각각 제1 및 제2 전극들(ELT1, ELT2)의 일 영역이 상부 방향으로 돌출되도록 한다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 상기 제1 격벽(PW1)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 상기 제2 격벽(PW2)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출될 수 있다.
실시예에 따라, 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 예를 들면, 제1 서브 화소(SPX1)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가, 제2 서브 화소(SPX2)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가, 제3 서브 화소(SPX3)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제3 발광 소자(LD3)가 배열될 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 발광 영역(EMA)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 6에서는 발광 소자들(LD)이 모두 제1 방향(DR1), 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열되어 있을 수도 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일하거나 상이한 색상의 빛을 방출할 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수 있다.
이러한 발광 소자들(LD)은 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된다. 예컨대, 발광 소자들(LD)의 제1 단부(EP1)는 해당 서브 화소(SPX)의 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부(EP2)는 해당 서브 화소(SPX)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부는 각각의 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부(EP1)가 각각의 제1 전극(ELT1)과 직접적으로 접촉되어, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD)의 제2 단부(EP2)는 각각의 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제2 단부(EP2)가 각각의 제2 전극(ELT2)과 직접적으로 접촉되어, 상기 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 각각은, 도 1a 내지 도 1b, 도 2a 내지 도 2b, 및 도 3a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)을 통해 소정의 전압을 공급하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 이러한 발광 소자들(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 각각의 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 상기 발광 소자들(LD)의 제1 단부(EP1)를 상기 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결한다. 유사하게, 각각의 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 상기 발광 소자들(LD)의 제2 단부(EP2)를 상기 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결한다.
각 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 상기 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
실시예에 따라, 각각의 발광 영역(EMA)은 뱅크(BNK)에 의해 둘러싸일 수 있다. 일 예로, 본 발명의 일 실시예에 의한 표시 장치는, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA)을 둘러싸도록 상기 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 사이에 배치되는 뱅크(BNK)를 포함할 수 있다.
본 발명의 일 실시예에서, 뱅크(BNK)는 적어도 한 층의 컬러 뱅크층을 포함하는 컬러 뱅크(CBNK)일 수 있다. 이러한 본 발명의 실시예에 의하면, 발광 영역(EMA) 등에 뱅크(BNK)의 잔사가 남는 것을 방지하고, 원하는 형상의 뱅크(BNK)를 용이하게 형성할 수 있다. 뱅크(BNK)와 관련한 상세한 설명은 후술하기로 한다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다. 구체적으로, 도 7a 및 도 7b는 제1 및 제2 격벽들(PW1, PW2) 및 뱅크(BNK)의 형상과 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 7a 및 도 7b에서는 표시 패널(PNL)의 하부 패널(BP)에 구성된 어느 하나의 서브 화소 영역(SPA)을 도시하기로 한다. 실시예에 따라, 앞서 설명한 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 편의상 도 7a 및 도 7b에서는 도 6의 Ⅰ~Ⅰ'선에 대응되는 제1 서브 화소 영역(SPA1)의 단면을 통해, 각 서브 화소(SPX)의 구조를 포괄적으로 설명하기로 한다.
도 7a 및 도 7b를 도 1 내지 도 6과 함께 참조하면, 제1 기판(SUB1) 상의 각 서브 화소 영역(SPA)에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치된다. 실시예에 따라, 이러한 화소 회로층(PCL) 및 표시 소자층(LDL)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 서브 화소들(SPX)의 화소 회로들(PXC)을 구성하는 회로 소자들을 포함할 수 있다. 그리고, 표시 소자층(LDL)은 서브 화소들(SPX)의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 제1 기판(SUB1) 상의 제1 서브 화소 영역(SPA1)에는, 상기 제1 기판(SUB1)의 일면으로부터, 해당 제1 서브 화소(SPX1)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제1 서브 화소(SPX1)에 구비되는 적어도 하나의 발광 소자(LD), 일 예로, 복수의 제1 발광 소자들(LD1)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 유사하게, 제1 기판(SUB1) 상의 제2 서브 화소 영역(SPA2)에는, 상기 제1 기판(SUB1)의 일면으로부터, 해당 제2 서브 화소(SPX2)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제2 서브 화소(SPX2)에 구비되는 복수의 제2 발광 소자들(LD2)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 그리고, 제1 기판(SUB1) 상의 제3 서브 화소 영역(SPA3)에는, 상기 제1 기판(SUB1)의 일면으로부터, 해당 제3 서브 화소(SPX3)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제3 서브 화소(SPX3)에 구비되는 복수의 제3 발광 소자들(LD3)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다.
이와 같은 방식으로, 제1 기판(SUB1) 상의 표시 영역(DA)에는 화소 회로층(PCL)과 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 제1 기판(SUB1)의 일면 상에 형성되고, 표시 소자층(LDL)은 화소 회로층(PCL)이 형성된 제1 기판(SUB1)의 일면 상에 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 형성되어 각 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 배치된 복수의 트랜지스터들, 일 예로 도 5a 및 도 5b의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 도 7a 및 도 7b에는 도시하지 않았으나, 화소 회로층(PCL)은, 각각의 서브 화소 영역(SPA)에 배치된 스토리지 커패시터(Cst)와, 각각의 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 5a 및 도 5b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 각각 제1 전원(VDD) 및 제2 전원(VSS)을 전달하기 위한 제1 전원선(미도시) 및 제2 전원선(PL))을 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 제1 기판(SUB1)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 7a 및 도 7b에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 서브 화소 영역(SPA)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 제1 기판(SUB1)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 5a 및 도 5b의 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 발광 유닛(EMU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 서브 화소(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 전원선(PL)은 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(GE)과 동일한 층 상에 배치되어, 상기 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 발광 유닛(EMU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 상기 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(LDL)은, 각각의 서브 화소 영역(SPA)에서 화소 회로층(PCL)의 상부에 배치되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 표시 소자층(LDL)은, 각각의 제1 서브 화소 영역(SPA1)에 배치되는 제1 발광 소자들(LD1), 각각의 제2 서브 화소 영역(SPA2)에 배치되는 제2 발광 소자들(LD2), 및 각각의 제3 서브 화소 영역(SPA3)에 배치되는 제3 발광 소자들(LD3)을 포함할 수 있다. 또한, 표시 소자층(LDL)은 발광 소자들(LD)의 주변에 배치되는 적어도 하나의 절연막 및/또는 절연 패턴을 더 포함할 수 있다.
예를 들면, 표시 소자층(LDL)은 각각의 서브 화소 영역(SPA)에 배치된 제1 및 제2 전극들(ELT1, ELT2)과, 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 이 외에도 표시 소자층(LDL)은 적어도 하나의 도전막 및/또는 절연막(또는, 절연 패턴) 등을 추가적으로 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 제1 및 제2 격벽들(PW1, PW2), 뱅크(BNK), 및 제1 내지 제4 절연막(INS1, INS2, INS3, INS4) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL) 상에는 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은, 각 서브 화소 영역(SPA)의 발광 영역(EMA) 상에 소정 간격 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 7a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은, 적어도 일 측면에서 경사면을 가질 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 7b에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은, 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)이 형성된 각각의 서브 화소 영역(SPA)에는 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(CNL1, CNL2)이 배치될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 화소 회로층(PCL) 및/또는 제1 및 제2 격벽들(PW1, PW2)이 형성된 제1 기판(SUB1) 상에 소정 간격 이격되어 배치될 수 있다. 그리고, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 전극들(ELT1, ELT2)과 일체로 연결될 수 있다.
실시예에 따라, 각각의 제1 전극(ELT1)은 각각의 제1 격벽(PW1) 상에 배치되고, 각각의 제2 전극(ELT2)은 각각의 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 각각의 제1 전극(ELT1)은 각각의 제1 격벽(PW1)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출되어 상기 제1 격벽(PW1)의 단면에 대응하는 경사면 또는 곡면을 가질 수 있다. 일 예로, 각각의 제1 전극(ELT1)은, 그 하부의 제1 격벽(PW1)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제1 단부(EP1)와 마주하는 경사면 또는 곡면을 가지는 제1 반사 전극(REF1)과, 상기 제1 반사 전극(REF1)의 상부에 선택적으로 배치되는 제1 도전성 캡핑층(CPL1)을 포함할 수 있다.
유사하게, 각각의 제2 전극(ELT2)은 각각의 제2 격벽(PW2)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출되어 상기 제2 격벽(PW2)의 단면에 대응하는 경사면 또는 곡면을 가질 수 있다. 일 예로, 각각의 제2 전극(ELT2)은, 그 하부의 제2 격벽(PW2)에 의해 제1 기판(SUB1)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제2 단부(EP2)와 마주하는 경사면 또는 곡면을 가지는 제2 반사 전극(REF2)과, 상기 제2 반사 전극(REF2)의 상부에 선택적으로 배치되는 제2 도전성 캡핑층(CPL2)을 포함할 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 서로 동일한 높이로 형성될 수 있고, 이에 따라 제1 및 제2 전극들(ELT1, ELT2)은 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 동일한 높이를 가지게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결할 수 있게 된다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제1 및 제2 반사 전극들(REF1, REF2)은 서로 동일 또는 상이한, 단일층 또는 다중층의 구조를 가질 수 있다.
예를 들어, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 일정한 반사율을 갖는 도전 물질로 구성된 적어도 한 층의 반사성 도전층을 포함할 수 있다. 또한, 실시예에 따라, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 도전층을 더 포함할 수 있다.
실시예에 따라, 상기 반사성 도전층은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 반사 전극들(REF1, REF2)을 구성할 수 있는 반사성 도전층의 구성 물질이 특별히 한정되지는 않는다.
실시예에 따라, 상기 투명 도전층은 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 각각의 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 반사 전극들(REF1, REF2)에 구비될 수 있는 투명 도전층의 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 또한, 상기 제1 및 제2 반사 전극들(REF1, REF2)에 연결되는 제1_1 및 제2_1 연결 전극들(CNL1_1, CNL2_1)도 상기 제1 및 제2 반사 전극들(REF1, REF2)과 같이 다중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 반사 전극들(REF1, REF2) 및/또는 제1_1 및 제2_1 연결 전극들(CNL1_1, CNL2_1)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연에 의한 전압 강하를 최소화할 수 있다.
이러한 제1 및 제2 반사 전극들(REF1, REF2)은 발광 소자들(LD) 각각의 양단, 즉 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 표시 패널(PNL)의 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 반사 전극들(REF1, REF2)이 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지게 되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극들(REF1, REF2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 제1 기판(SUB1)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)도 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 반사 전극들(REF1, REF2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.제1 및 제2 반사 전극들(REF1, REF2)의 상부에는, 각각 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)이 선택적으로 배치될 수 있다. 일 예로, 제1 도전성 캡핑층(CPL1)은 제1 반사 전극(REF1)을 커버하도록 상기 제1 반사 전극(REF1) 상에 배치되고, 제2 도전성 캡핑층(CPL2)은 제2 반사 전극(REF2)을 커버하도록 상기 제2 반사 전극(REF2) 상에 배치될 수 있다.
제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 각각은, 발광 소자들(LD)에서 방출되는 광의 손실을 최소화하기 위하여 ITO나 IZO를 비롯한 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 이외에도 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)의 구성 물질은 다양하게 변경될 수 있다.
이러한 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)은 표시 패널(PNL)의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 반사 전극들(REF1, REF2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)은, 화소 회로층(PCL) 등이 형성된 제1 기판(SUB)과 제1 및 제2 반사 전극들(REF1, REF2) 사이의 접착력을 강화할 수 있다. 다만, 실시예에 따라서는 제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 중 적어도 하나가 생략될 수도 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)이 배치된 각각의 서브 화소 영역(SPA)에는 제1 절연막(INS1)이 배치될 수 있다. 실시예에 따라, 제1 절연막(INS1)은 화소 회로층(PCL)과 발광 소자들(LD)의 사이에 배치될 수 있다. 이러한 제1 절연막(INS1)은 발광 소자들(LD)을 안정적으로 지지하며 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 실시예에 따라, 제1 절연막(INS1)은 발광 영역(EMA)의 일 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 절연막(INS1)이 배치된 각각의 서브 화소 영역(SPA)에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 제1 서브 화소 영역(SPA1)의 발광 영역(EMA)에는, 복수의 제1 발광 소자들(LD1)이 공급 및 정렬될 수 있다.
실시예에 따라, 발광 소자들(LD)은, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 인가될 때 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계에 의해 자가 정렬할 수 있다. 이에 따라, 각각의 발광 소자(LD)가 해당 서브 화소 영역(SPA)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치될 수 있다.
한편, 발광 소자들(LD) 각각의 형상 및/또는 구조가 도 7a 및 도 7b에 도시된 실시예들에 한정되지는 않는다. 예를 들어, 각각의 발광 소자(LD)는 현재 공지된 다양한 형상, 단면 구조 및/또는 접속 구조를 가질 수 있다.
실시예에 따라, 발광 소자들(LD)이 배치된 각각의 서브 화소 영역(SPA)에는 상기 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연막(INS2)이 배치될 수 있다. 실시예에 따라, 제2 절연막(INS2)은 적어도 발광 소자들(LD)의 양단, 즉, 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 상기 발광 소자들(LD)의 일 영역 상부에만 선택적으로 배치될 수 있다. 이러한 제2 절연막(INS2)은 발광 영역(EMA)의 일 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 절연막(INS2)이 배치된 각각의 서브 화소 영역(SPA)에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 상기 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)이 배치된 각각의 서브 화소 영역(SPA)에는 제3 절연막(INS3)이 배치될 수 있다. 실시예에 따라, 제3 절연막(INS3)은 해당 서브 화소 영역(SPA)에 배치된 제2 절연막(INS2) 및 제1 컨택 전극(CNE1)을 커버하도록 형성될 수 있다.
실시예에 따라, 제3 절연막(INS3)이 배치된 각각의 서브 화소 영역(SPA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 상기 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 상기 제2 단부(EP2) 상에 배치될 수 있다. 이러한 제2 컨택 전극(CNE2)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 제1 기판(SUB1) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 상기 서브 화소들(SPX)의 사이에 형성되어, 각 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)의 높이(H1)보다 높은 높이(H2)를 가지도록 형성될 수 있다. 이러한 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 혼합된 용액이 인접한 서브 화소(SPX)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
실시예에 따라, 뱅크(BNK)는 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 도 7a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 일 예로, 뱅크(BNK)는 각 서브 화소(SPX)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 경사면을 가질 수 있다. 다른 실시예에서, 뱅크(BNK)는 도 7b에 도시된 바와 같이 각 서브 화소(SPX)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 곡면을 가질 수도 있다. 즉, 실시예에 따라, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있으며, 그 형상은 다양하게 변경될 수 있다.
또한, 뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 상기 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
예를 들어, 뱅크(BNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크(CBNK)로 구성될 수 있다. 실시예에 따라, 상기 컬러 뱅크(CBNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 빛의 색상과 상이한 색상의 컬러 안료(또는, 컬러 염료)를 포함할 수 있다. 일 예로, 뱅크(BNK)는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 적어도 한 층의 컬러 뱅크층을 포함할 수 있다. 이에 따라, 뱅크(BNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)에서 방출된 빛이 인접한 발광 영역(EMA)으로 새어나가는 것을 방지하는 차광막으로 기능할 수 있다.
본 발명의 일 실시예에서, 제1, 제2 및 제3 발광 소자들(LD)은 서로 동일한 색상의 빛을 방출할 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD)은 모두 청색의 빛을 방출하는 청색 발광 소자들일 수 있다. 이 경우, 뱅크(BNK)는 청색 파장 대역의 빛은 차단하고, 다른 파장 대역의 빛, 일 예로, 청색과 상이한 소정 색상 및 파장 대역의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다.
예를 들어, 뱅크(BNK)는 가시광선 영역 중 청색의 파장 대역으로부터 비교적 멀리 떨어진 파장 대역의 빛, 일 예로, 적색의 빛을 선택적으로 투과시키는 적색 계열의 컬러 필터 물질을 포함할 수 있다. 다만, 뱅크(BNK)의 구성 물질이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제1, 제2 및 제3 발광 소자들(LD)은 모두 청색의 빛을 방출하고, 뱅크(BNK)는 황색 계열의 컬러 필터 물질을 포함할 수도 있다. 또는, 본 발명의 또 다른 실시예에서, 뱅크(BNK)는 적어도 두 가지 색상의 컬러 필터 물질을 포함할 수도 있다. 일 예로, 뱅크(BNK)는 적색 컬러 안료와 황색 컬러 안료를 복합적으로 포함하는 주황색의 컬러 뱅크(CBNK)로 구성될 수도 있다.
이와 같이, 각 서브 화소(SPX)의 발광 소자들(LD)이 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함하도록 뱅크(BNK)를 구성하게 되면, 카본 블랙 등의 블랙 매트릭스 물질을 이용하지 않고 뱅크(BNK)를 형성하면서도, 인접한 서브 화소들(SPX)의 사이에서 빛샘이 발생하는 것을 효과적으로 방지할 수 있다. 이러한 본 발명의 실시예에 의하면, 블랙 매트릭스 물질을 이용하는 비교 예의 표시 장치 등에서 발생할 수 있는 뱅크(BNK)의 잔사를 방지할 수 있다. 또한, 블랙 매트릭스 물질에 비해 패터닝이 보다 용이한 컬러 필터 물질을 이용하여 뱅크(BNK)를 형성함으로써, 상기 뱅크(BNK)를 원하는 형상 및/또는 높이(일 예로, 2.5㎛ 이상의 높이)로 보다 용이하게 형성할 수 있게 된다.
한편, 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1) 상에는 제4 절연막(INS4)이 배치될 수 있다. 일 예로, 제4 절연막(INS4)은, 표시 영역(DA)에 전면적으로 형성되어, 상기 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1)의 상면을 커버할 수 있다. 실시예에 따라, 제4 절연막(INS4)은 표시 소자층(LDL)의 각 구성 요소들을 보호하기 위한 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있으며, 이외에도 다양한 기능막 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 의한 서브 화소(SPX)의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 다른 실시예를 나타낸다. 구체적으로, 도 8은 도 6 내지 도 7b에 도시된 서브 화소(SPX)에 대한 변경 실시예를 나타낸다. 도 8에서, 앞서 설명한 실시예들, 일 예로 도 6 내지 도 7b의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 일 실시예에 의한 서브 화소(SPX)는 발광 영역(EMA)의 경계에서 뱅크(BNK)와 중첩되도록 배치되는 쉴드층(SHL)과, 상기 쉴드층(SHL)과 제1 및 제2 전극들(ELT1, ELT2)의 사이에 개재되는 제5 절연막(INS5)을 더 포함할 수 있다. 일 예로, 쉴드층(SHL)은 평면 상에서 보았을 때 발광 영역(EMA)을 둘러싸는 형태로 상기 발광 영역(EMA)의 외곽 영역에 배치되어, 뱅크(BNK)와 중첩될 수 있다. 또한, 쉴드층(SHL)은, 발광 영역(EMA)의 외곽에 인접한 영역에서, 제1 및 제2 전극들(ELT1, ELT2)의 상부를 커버하도록 형성될 수 있다.
실시예에 따라, 쉴드층(SHL)은 적어도 하나의 도전 물질을 포함한 도전 패턴일 수 있다. 일 예로, 쉴드층(SHL)은 IZO와 같은 투명 도전 물질을 포함하는 적어도 한 층의 투명 도전층으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 쉴드층(SHL)은 다양한 도전 물질로 구성될 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다.
이러한 쉴드층(SHL)을 구비함으로써, 발광 소자들(LD)이 발광 영역(EMA)의 내부에 적절히 정렬되도록 할 수 있다. 구체적으로, 쉴드층(SHL)은 인접한 서브 화소들(SPX)의 사이에서 발생하는 전계를 상쇄시킬 수 있다. 이에 따라, 서브 화소들(SPX)의 외곽에 발광 소자들(LD)이 정렬되는 것을 방지하고, 상기 발광 소자들(LD)이 각 서브 화소(SPX)의 발광 영역(EMA) 내부에 적절히 정렬되도록 유도할 수 있다.
일 실시예에서, 쉴드층(SHL)은 전기적으로 고립된 플로팅(floating) 상태일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 쉴드층(SHL)은 소정의 기준 전압원에 연결될 수도 있다.
실시예에 따라, 뱅크(BNK)는 쉴드층(SHL) 등이 형성된 제1 기판(SUB1)의 일면 상에 형성될 수 있다. 일 예로, 뱅크(BNK)는 쉴드층(SHL) 상에 직접 형성될 수 있다.
상술한 실시예에서도, 뱅크(BNK)는 컬러 필터 물질을 포함한 컬러 뱅크(CBNK)로 구성될 수 있다. 이와 같이, 뱅크(BNK)가 컬러 뱅크(CBNK)로 구성되면, 쉴드층(SHL)의 상부에 뱅크(BNK)가 바로 형성되는 경우에도, 쉴드층(SHL)의 상부 및/또는 발광 영역(EMA)의 내부에서 뱅크(BNK)의 잔사가 발생하는 것을 효과적으로 방지할 수 있다. 반면, 쉴드층(SHL)의 상부에 카본 블랙 등의 블랙 매트릭스 물질로 블랙 뱅크를 형성하는 비교 예의 경우, 심한 잔사가 발생할 수 있다.
도 9a 내지 도 9d는 블랙 뱅크(BBNK)를 포함한 비교 예의 표시 장치와, 본 발명의 일 실시예에 의한 컬러 뱅크(CBNK)를 포함한 표시 장치에 대한 전자현미경 이미지들을 나타낸다. 구체적으로, 도 9a 및 도 9b는 각각 비교 예 및 본 발명의 일 실시예에 의한 표시 장치의 일 영역에 대한 평면 이미지를 나타내고, 도 9c 및 도 9d는 각각 비교 예 및 본 발명의 일 실시예에 의한 표시 장치의 일 영역에 대한 단면 이미지를 나타낸다.
먼저 도 9a 및 도 9b를 도 6 내지 도 8과 함께 참조하면, 카본 블랙과 같은 블랙 매트릭스 물질을 이용하여 블랙 뱅크(BBNK)를 형성한 비교 예의 표시 장치에서는, 각각의 발광 영역(EMA)에 뱅크(BNK)의 잔사가 다수 발생한 것을 확인할 수 있다. 이러한 잔사는 각 서브 화소(SPX)에서 쇼트 또는 단락 결함을 일으키거나, 암점을 야기하여 화질을 저하시킬 수 있다. 반면, 적색 컬러 필터 물질을 이용하여 컬러 뱅크(CBNK)를 형성한 본 발명의 실시예에 의한 표시 장치에서는, 잔사 없이 깔끔하게 뱅크(BNK)가 형성된 것을 확인할 수 있다.
다음으로 9c 및 도 9d를 도 6 내지 도 8과 함께 참조하면, 비교 예의 블랙 뱅크(BBNK)와 비교할 때, 적색 컬러 필터 물질을 이용한 본 발명의 컬러 뱅크(CBNK)가 보다 향상된 각도의 테이퍼(taper)를 가지며, 보다 우수한 프로파일(profile)을 나타내는 것을 확인할 수 있다.
즉, 본 발명의 실시예에서와 같이 컬러 뱅크(CBNK)를 형성하게 되면, 뱅크(BNK)의 잔사를 방지하고, 원하는 형상의 뱅크(BNK)를 용이하게 형성할 수 있게 된다.
도 10은 본 발명의 일 실시예에 의한 표시 장치의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 도 10에서는 상하부 패널이 합착된 상태의 표시 패널(PNL)에서, 각각의 화소(PXL)가 배치되는 어느 하나의 화소 영역(PXA)을 도시하기로 한다. 편의상, 도 10에서는, 앞서 도 7a 내지 도 8에서 상세히 설명한 하부 패널(BNL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 제1, 제2 및 제2 서브 화소들(SPX1, SPX2, SPX3)이 배치된 제1 기판(SUB1)의 일면 상에 위치되는 제2 기판(SUB2)과, 각각 제1, 제2 및 제2 서브 화소들(SPX1, SPX2, SPX3)과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 제2 기판(SUB2)은, 적어도 화소들(PXL)이 배치된 표시 영역(DA)을 커버하도록 상기 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 패널(PNL)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다.
실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 또는 상기 제1 기판(SUB1)과 상이한 물질로 구성될 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은, 제1 서브 화소(SPX1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1), 제2 서브 화소(SPX2)와 마주하도록 배치되는 제2 광 변환 패턴층(LCP2), 및 제3 서브 화소(SPX3)와 마주하도록 배치되는 제3 광 변환 패턴층(LCP3)을 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 광 변환 패턴층들(LCP1, LCP2, LCP3) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 변환 패턴층(LCP1)은, 제1 색상에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 유사하게, 제2 광 변환 패턴층(LCP2)은, 제2 색상에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다. 한편, 제3 광 변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)과, 제3 색상의 빛을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 제1, 제2 및 제3 발광 소자들(LD)은 모두 동일한 색상의 빛을 방출할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 일부의 상부에는 컬러 변환층(CCL)이 배치될 수 있다. 일 예로, 제1 및 제2 서브 화소들(SPX1, SPX2)의 상부에는, 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)이 배치될 수 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은, 제1 서브 화소(SPX1)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제1 발광 소자들(LD1)에서 방출되는 색상의 빛을 제1 색상의 빛으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 발광 소자들(LD1)이 청색의 빛을 방출하는 청색 발광 소자들이고 제1 서브 화소(SPX1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 제1 발광 소자들(LD1)에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장의 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPX1)가 다른 색상의 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1 서브 화소(SPX1)의 색상에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에 따라, 제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2)의 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)이 적색 퀀텀 닷(QDr)을 포함할 경우, 제1 컬러 필터(CF1)는, 적색의 광을 선택적으로 투과시키는 적색 컬러 필터일 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은, 제2 서브 화소(SPX2)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제2 발광 소자들(LD2)에서 방출되는 색상의 빛을 제2 색상의 빛으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 발광 소자들(LD2)이 청색의 빛을 방출하는 청색 발광 소자들이고 제2 서브 화소(SPX2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 제2 발광 소자들(LD2)에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장의 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPX2)가 다른 색상의 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2 서브 화소(SPX2)의 색상에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
제1 및 제2 퀀텀 닷(또는, 적색 및 녹색 퀀텀 닷(QDg, QDr)) 각각은 Ⅱ?-Ⅳ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
상기 Ⅱ-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 제1 및 제2 퀀텀 닷은 대략 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 제1 및 제2 퀀텀 닷을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
한편, 제1 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
본 발명의 일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 및 녹색 퀀텀 닷(QDr, QDg)에 입사시킴으로써, 상기 적색 및 녹색 퀀텀 닷(QDr, QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 및 제2 서브 화소들(SPX1, SPX2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각에 동일 색상, 일 예로 청색의 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 배치함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따라, 제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2)의 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)이 녹색 퀀텀 닷(QDg)을 포함할 경우, 제2 컬러 필터(CF2)는, 녹색의 광을 선택적으로 투과시키는 녹색 컬러 필터일 수 있다.
실시예에 따라, 광 산란층(LSL)은, 제3 서브 화소(SPX3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제3 서브 화소(SPX3)와 제3 컬러 필터(CF3)의 사이에 배치될 수 있다.
실시예에 따라, 제3 발광 소자들(LD3)이 청색의 빛을 방출하는 청색 발광 소자들이고 제3 서브 화소(SPX3)가 청색 서브 화소인 경우, 광 산란층((LSL)은 제3 발광 소자들(LD3)로부터 방출되는 빛을 효율적으로 이용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층(LSL)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 TiO2나 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층(LSL)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 본 발명에서, 광 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 광 산란층(LSL)은 현재 공지된 다양한 물질로 구성될 수 있다. 한편, 광 산란 입자들(SCT)이 제3 서브 화소 영역(SPA3)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들(SCT)은 제1 및/또는 제2 컬러 변환층(CCL1, CCL2)의 내부에도 선택적으로 포함될 수 있다.
실시예에 따라, 제3 컬러 필터(CF3)는, 제3 서브 화소(SPX3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제3 발광 소자들(LD3)에서 방출되는 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 발광 소자들(LD3)이 청색의 빛을 방출하는 청색 발광 소자들인 경우, 제3 컬러 필터(CF3)는, 청색의 광을 선택적으로 투과시키는 청색 컬러 필터일 수 있다.
한편, 실시예에 따라, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다.
상술한 실시예에 의하면, 단일 색상의 발광 소자들(LD)을 이용하여 각각의 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 서브 화소들(SPX) 상에 컬러 변환층(CCL)을 배치함으로써 풀-컬러의 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅱ~Ⅱ'선에 대응하는 단면의 다른 실시예들을 나타낸다. 구체적으로, 도 11 및 도 12는 도 6 내지 도 10에 도시된 뱅크(BNK)에 대한 서로 다른 변경 실시예들을 나타낸다. 도 11 및 도 12에서, 앞서 설명한 실시예들, 일 예로 도 10의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 뱅크(BNK)는 다중층으로도 구성될 수 있다. 일 예로, 뱅크(BNK)는, 도 11에 도시된 바와 같이 제1 기판(SUB1)의 일면 상에 서로 중첩되도록 배치된 제1 컬러 뱅크층(CBNK1) 및 제2 컬러 뱅크층(CBNK2)을 포함할 수 있다.
실시예에 따라, 제1 컬러 뱅크층(CBNK1)은, 제1 기판(SUB1) 상의 일 영역, 일 예로, 발광 영역들(EMA)의 사이에 배치되며, 제1 컬러 안료를 포함할 수 있다. 그리고, 제2 컬러 뱅크층(CBNK2)은, 제1 컬러 뱅크층(CBNK1)과 중첩되도록 상기 제1 컬러 뱅크층(CBNK1)의 상부 또는 하부에 배치되며, 제1 컬러 안료와 상이한 색상의 제2 컬러 안료를 포함할 수 있다. 또한, 실시예에 따라, 제1 컬러 뱅크층(CBNK1) 및 제2 컬러 뱅크층(CBNK2) 각각은, 적어도 한 가지 색상의 컬러 안료를 포함하며, 실시예에 따라서는 여러 색상의 컬러 안료를 복합적으로 포함할 수도 있다.
또한, 실시예에 따라, 뱅크(BNK)는 도 12에 도시된 바와 같이 제1 기판(SUB1)의 일면 상에 서로 중첩되도록 배치된 제1 컬러 뱅크층(CBNK1) 및 고분자 유기 뱅크층(PBNK)을 포함할 수도 있다. 예를 들어, 뱅크(BNK)는 제1 컬러 안료를 포함한 제1 컬러 뱅크층(CBNK1)과, 상기 제1 컬러 뱅크층(CBNK1)의 상부 또는 하부에 배치되며 폴리이미드(PI) 등과 같은 고분자 유기 물질을 포함한 고분자 유기 뱅크층(PBNK)을 포함할 수 있다.
즉, 본 발명에서, 뱅크(BNK)의 구조 및/또는 구성 물질 등은 다양하게 변경 실시될 수 있다. 예를 들어, 뱅크(BNK)는 적어도 한 가지 색상의 컬러 안료를 포함한 적어도 한 층의 컬러 뱅크층(일 예로, 제1 컬러 뱅크층(CBNK1))을 포함하며, 상기 뱅크(BNK)의 구조 및 형상 등은 다양하게 변경될 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 의한 표시 장치는, 적어도 하나의 발광 소자(LD)가 배치되는 각각의 발광 영역(EMA)을 둘러싸는 뱅크(BNK)를 포함한다. 특히, 본 발명의 실시예들에서, 뱅크(BNK)는 각각의 발광 소자(LD)가 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크(CBNK)로 구성된다. 일 예로, 뱅크(BNK)는, 도 10에 도시된 바와 같이 단층의 컬러 뱅크층으로 구성된 컬러 뱅크(CBNK)일 수 있다. 또는, 뱅크(BNK)는, 도 11 및 도 12에 도시된 바와 같이, 적어도 제1 컬러 뱅크층(CBNK1)을 포함한 다층 구조로 구성될 수도 있다.
이러한 본 발명의 실시예들에 의하면, 뱅크(BNK)의 잔사를 방지하고, 원하는 형상의 뱅크(BNK)를 용이하게 형성할 수 있다. 또한, 이러한 뱅크(BNK)를 이용해 각각의 발광 영역(EMA)에서 측면 방향으로 빛샘이 발생하는 것을 방지함으로써, 인접한 서브 화소들(SPX)의 사이에서 혼색이 발생하는 것을 방지할 수 있다.
추가적으로, 본 발명의 실시예들에서는, 적어도 일부의 발광 영역(EMA) 상에 적어도 한 종류의 컬러 변환층을 배치한다. 일 예로, 제1 서브 화소(SPX1)의 발광 영역(EMA) 상에는 제1 컬러 변환층(CCL1)이, 제2 서브 화소(SPX2)의 발광 영역(EMA) 상에는 제2 컬러 변환층(CCL2)이 배치될 수 있다.
이러한 본 발명의 실시예들에 의하면, 단일 색상, 일 예로 청색의 빛을 방출하는 발광 소자들(LD)을 이용해 풀-컬러의 표시 장치를 제조할 수 있다. 또한, 이 경우, 컬러 뱅크(CBNK)를 구성하기 위한 컬러 안료의 선택의 폭을 넓힐 수 있게 되며, 이에 따라 인접한 서브 화소들(SPX) 사이의 광 간섭을 보다 효과적으로 방지할 수 있다.
한편, 상술한 실시예들에서는, 제1 기판(SUB1) 및 제2 기판(SUB2) 상에 배치되는 각각의 구성요소들을 명확히 설명하기 위하여, 각각의 서브 화소(SPX)와, 상기 서브 화소(SPX)의 상부에 배치되는 광 변환 패턴층(LCP)을 별개의 구성 요소로 구분하여 설명하였지만, 본 발명이 이에 한정되지는 않는다. 즉, 실시예에 따라, 각각의 광 변환 패턴층(LCP)은 각각의 서브 화소(SPX) 내에 구성되는 것으로 간주할 수도 있다.
또한, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 각각의 발광 장치를 구성할 수 있다. 일 예로, 적색 서브 화소에 대응하는 제1 서브 화소(SPX1)는 적색 발광 장치를, 녹색 서브 화소에 대응하는 제2 서브 화소(SPX2)는 녹색 발광 장치를, 청색 서브 화소에 대응하는 제3 서브 화소(SPX3)는 청색 발광 장치를 구성할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 풀-컬러의 화소(PXL)는, 풀-컬러의 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK: 뱅크 CBNK: 컬러 뱅크
CBNK1: 제1 컬러 뱅크층 CBNK2: 제2 컬러 뱅크층
CCL: 광 변환층 CF: 컬러 필터
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
ELT1: 제1 전극 ELT2: 제2 전극
EMA: 발광 영역 EMU: 발광 유닛
EP1: 제1 단부 EP2: 제2 단부
LD: 발광 소자 LDL: 표시 소자층
PBNK: 고분자 유기 뱅크층 PCL: 화소 회로층
PXA: 화소 영역 PXL: 화소
PW1: 제1 격벽 PW2: 제2 격벽
SPA: 서브 화소 영역 SPX: 서브 화소

Claims (22)

  1. 제1, 제2 및 제3 서브 화소 영역들을 포함하고, 평면 상에 배치된 제1 기판;
    상기 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하고, 적색의 빛을 방출하는 제1 서브 화소;
    상기 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하고, 녹색의 빛을 방출하는 제2 서브 화소;
    상기 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하고, 청색의 빛을 방출하는 제3 서브 화소; 및
    상기 제1, 제2 및 제3 서브 화소들 각각의 발광 영역을 둘러싸도록 상기 제1, 제2 및 제3 서브 화소들의 사이에 배치되고, 상기 평면이 연장하는 방향을 따라 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자와 인접하는 뱅크를 포함하며,
    상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고,
    상기 뱅크는, 상기 제1, 제2 및 제3 발광 소자들이 방출하는 청색의 빛이 차단되도록 적색 또는 황색 계열의 컬러 필터 물질을 포함한 컬러 뱅크로 구성됨을 특징으로 하는 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1, 제2 및 제3 서브 화소들이 배치된 상기 제1 기판의 일면 상에 위치되는 제2 기판;
    상기 제1 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제1 발광 소자에서 방출되는 색상의 빛을 제1 색상의 빛으로 변환하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층; 및
    상기 제2 기판과 상기 제1 컬러 변환층의 사이에 배치되며, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터를 더 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제2 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제2 발광 소자에서 방출되는 색상의 빛을 제2 색상의 빛으로 변환하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층; 및
    상기 제2 기판과 상기 제2 컬러 변환층의 사이에 배치되며, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터를 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고,
    상기 제1 컬러 변환층 및 상기 제2 컬러 변환층은 각각 적색 퀀텀 닷 및 녹색 퀀텀 닷을 포함하며,
    상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터인 표시 장치.
  7. 제5항에 있어서,
    상기 제3 서브 화소와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 제3 발광 소자에서 방출되는 색상의 빛을 선택적으로 투과시키는 제3 컬러 필터; 및
    상기 제3 서브 화소와 상기 제3 컬러 필터의 사이에 배치되며, 광 산란 입자들을 포함하는 광 산란층 중 적어도 하나를 더 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 제3 발광 소자는 청색의 빛을 방출하는 청색 발광 소자이고,
    상기 제3 컬러 필터는 청색 컬러 필터인 표시 장치.
  9. 제7항에 있어서,
    상기 제1, 제2 및 제3 컬러 필터들의 사이에 배치되는 블랙 매트릭스를 더 포함하는 표시 장치.
  10. 제1항에 있어서,
    상기 제1, 제2 및 제3 서브 화소들 각각은,
    상기 발광 영역에 서로 이격되도록 배치된 제1 격벽 및 제2 격벽;
    상기 제1 격벽 상에 배치된 제1 전극;
    상기 제2 격벽 상에, 상기 제1 전극과 이격되도록 배치된 제2 전극;
    상기 제1, 제2 또는 제3 발광 소자의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제1, 제2 또는 제3 발광 소자의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 격벽들은, 상기 뱅크보다 낮은 높이를 가지는 표시 장치.
  12. 제10항에 있어서,
    상기 제1 전극은, 상기 제1 기판의 높이 방향으로 돌출되어 상기 제1 단부와 마주하는 경사면 또는 곡면을 가지는 제1 반사 전극을 포함하고,
    상기 제2 전극은, 상기 제1 기판의 높이 방향으로 돌출되어 상기 제2 단부와 마주하는 경사면 또는 곡면을 가지는 제2 반사 전극을 포함하는 표시 장치.
  13. 제1항에 있어서,
    상기 뱅크는,
    상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및
    상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되며, 상기 제1 컬러 안료와 상이한 색상의 제2 컬러 안료를 포함하는 제2 컬러 뱅크층을 포함하는 표시 장치.
  14. 제1항에 있어서,
    상기 뱅크는,
    상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및
    상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되는 고분자 유기 뱅크층을 포함하는 표시 장치.
  15. 제1항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들 각각은, 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인 표시 장치.
  16. 각각 발광 영역을 포함하는 서브 화소 영역들을 포함하는 제1 기판-상기 서브 화소 영역들은 적색의 빛을 방출하는 제1 서브 화소 영역, 녹색의 빛을 방출하는 제2 서브 화소 영역, 및 청색의 빛을 방출하는 제3 서브 화소 영역을 포함함-;
    상기 발광 영역에 서로 이격되어 배치된 제1 격벽 및 제2 격벽;
    상기 제1 격벽 상에 배치된 제1 전극;
    상기 제2 격벽 상에 상기 제1 전극과 이격되도록 배치된 제2 전극;
    상기 제1 서브 화소 영역, 상기 제2 서브 화소 영역, 및 상기 제3 서브 화소 영역 각각에 배치되어 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 청색의 빛을 방출하는 발광 소자; 및
    상기 제1 기판이 배치되는 평면이 연장하는 방향으로 상기 발광 소자와 이격되며, 상기 발광 영역을 둘러싸도록 배치된 뱅크를 포함하며,
    상기 뱅크는, 상기 발광 소자가 방출하는 청색의 빛이 차단되도록 적색 또는 황색 계열의 컬러 필터 물질을 포함한 컬러 뱅크로 구성됨을 특징으로 하는 발광 장치.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 기판의 일면 상에 위치되는 제2 기판;
    상기 발광 소자와 마주하도록 상기 제2 기판의 일면 상에 배치되며, 상기 발광 소자에서 방출되는 색상의 빛을 다른 색상의 빛으로 변환하는 색 변환 입자들을 포함하는 컬러 변환층; 및
    상기 컬러 변환층에서 변환된 색상의 빛을 투과시키는 컬러 필터를 더 포함하는 발광 장치.
  19. 제16항에 있어서,
    상기 뱅크는,
    상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및
    상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되며, 상기 제1 컬러 안료와 상이한 색상의 제2 컬러 안료를 포함하는 제2 컬러 뱅크층을 포함하는 발광 장치.
  20. 제16항에 있어서,
    상기 뱅크는,
    상기 제1 기판의 일면 상에 배치되며, 제1 컬러 안료를 포함하는 제1 컬러 뱅크층; 및
    상기 제1 컬러 뱅크층과 중첩되도록 상기 제1 컬러 뱅크층의 상부 또는 하부에 배치되는 고분자 유기 뱅크층을 포함하는 발광 장치.
  21. 제1항에 있어서,
    상기 뱅크는 블랙 매트릭스를 포함함 없이 상기 컬러 필터 물질을 형성하는 컬러 안료를 포함하는 표시 장치.
  22. 제1항에 있어서,
    상기 뱅크의 상면은 상기 제1 기판과 제1 거리만큼 이격되고,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 상기 제1 기판과 제2 거리만큼 이격되고,
    상기 제1 거리는 상기 제2 거리보다 큰 표시 장치.
KR1020180104802A 2018-09-03 2018-09-03 발광 장치 및 이를 구비하는 표시 장치 KR102652645B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180104802A KR102652645B1 (ko) 2018-09-03 2018-09-03 발광 장치 및 이를 구비하는 표시 장치
CN201980057630.3A CN112640114A (zh) 2018-09-03 2019-02-27 发光器件和包括该发光器件的显示装置
US17/272,825 US20210217739A1 (en) 2018-09-03 2019-02-27 Light-emitting device and display device including same
PCT/KR2019/002373 WO2020050467A1 (ko) 2018-09-03 2019-02-27 발광 장치 및 이를 구비하는 표시 장치
EP19858503.6A EP3848969A4 (en) 2018-09-03 2019-02-27 LIGHT EMITTING DEVICE AND DISPLAY DEVICE THEREOF

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180104802A KR102652645B1 (ko) 2018-09-03 2018-09-03 발광 장치 및 이를 구비하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20200027136A KR20200027136A (ko) 2020-03-12
KR102652645B1 true KR102652645B1 (ko) 2024-04-02

Family

ID=69722692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180104802A KR102652645B1 (ko) 2018-09-03 2018-09-03 발광 장치 및 이를 구비하는 표시 장치

Country Status (5)

Country Link
US (1) US20210217739A1 (ko)
EP (1) EP3848969A4 (ko)
KR (1) KR102652645B1 (ko)
CN (1) CN112640114A (ko)
WO (1) WO2020050467A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551354B1 (ko) * 2018-04-20 2023-07-04 삼성전자 주식회사 반도체 발광 소자 및 그 제조 방법
KR102524569B1 (ko) * 2018-09-21 2023-04-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
CN112242411A (zh) * 2019-07-16 2021-01-19 群创光电股份有限公司 显示装置
KR20210059075A (ko) * 2019-11-13 2021-05-25 삼성디스플레이 주식회사 표시 장치
KR20210065239A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
DE21792139T1 (de) * 2020-04-21 2023-06-22 Jade Bird Display (shanghai) Limited Leuchtdioden- Chipstruktur mit reflektierenden Elementen
WO2021216689A1 (en) 2020-04-21 2021-10-28 Jade Bird Display (shanghai) Limited Light-emitting diode chip structures with reflective elements
KR20210132782A (ko) * 2020-04-27 2021-11-05 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20230022943A (ko) 2020-06-03 2023-02-16 제이드 버드 디스플레이(상하이) 리미티드 수평 광 방출을 갖는 다색 led 픽셀 유닛을 위한 시스템들 및 방법들
WO2021261807A1 (ko) * 2020-06-25 2021-12-30 삼성전자주식회사 박막 트랜지스터 기판 및 이를 구비한 디스플레이 모듈
KR20220002798A (ko) 2020-06-30 2022-01-07 삼성디스플레이 주식회사 표시 장치
KR20220006164A (ko) 2020-07-07 2022-01-17 삼성디스플레이 주식회사 표시 장치
CN115997289A (zh) * 2020-07-21 2023-04-21 Lg电子株式会社 用于制造显示装置的转移基板、显示装置及其制造方法
KR20220021946A (ko) 2020-08-13 2022-02-23 삼성디스플레이 주식회사 발광 소자, 이의 제조 방법 및 표시 장치
KR20220028555A (ko) 2020-08-28 2022-03-08 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20220039914A (ko) 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치
KR20220053765A (ko) * 2020-10-22 2022-05-02 삼성디스플레이 주식회사 표시 장치
KR20220054507A (ko) * 2020-10-23 2022-05-03 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20220063871A (ko) * 2020-11-10 2022-05-18 삼성디스플레이 주식회사 표시 장치
KR20220067555A (ko) * 2020-11-16 2022-05-25 삼성디스플레이 주식회사 표시 장치
KR20220067647A (ko) * 2020-11-17 2022-05-25 삼성디스플레이 주식회사 표시 장치
KR102476734B1 (ko) * 2020-11-26 2022-12-12 한국광기술원 투명 디스플레이용 플렉시블 led 패키지 및 그의 제조 방법
KR20220078798A (ko) * 2020-12-03 2022-06-13 삼성디스플레이 주식회사 화소 및 이를 포함한 표시 장치
KR20220099145A (ko) * 2021-01-04 2022-07-13 삼성디스플레이 주식회사 표시 장치
KR20220112316A (ko) * 2021-02-03 2022-08-11 삼성디스플레이 주식회사 표시 장치
KR20220143225A (ko) * 2021-04-15 2022-10-25 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20220155793A (ko) * 2021-05-17 2022-11-24 삼성전자주식회사 디스플레이 모듈 및 이를 포함하는 전자 장치
KR20230001048A (ko) * 2021-06-25 2023-01-04 삼성디스플레이 주식회사 표시 장치
KR20230043297A (ko) * 2021-09-23 2023-03-31 삼성디스플레이 주식회사 표시 장치
KR20230045733A (ko) * 2021-09-28 2023-04-05 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20230053798A (ko) * 2021-10-14 2023-04-24 삼성디스플레이 주식회사 표시 장치
CN114005919A (zh) * 2021-10-28 2022-02-01 錼创显示科技股份有限公司 微型发光二极管显示面板及其形成方法
KR20230084358A (ko) * 2021-12-03 2023-06-13 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
WO2023121403A1 (ko) * 2021-12-24 2023-06-29 삼성전자 주식회사 디스플레이 패널 및 이를 채용한 디스플레이 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040012958A1 (en) * 2001-04-23 2004-01-22 Takuma Hashimoto Light emitting device comprising led chip
KR20100047564A (ko) * 2008-10-29 2010-05-10 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
JP4814394B2 (ja) * 2010-03-05 2011-11-16 シャープ株式会社 発光装置の製造方法
WO2013072963A1 (ja) * 2011-11-16 2013-05-23 パナソニック株式会社 表示パネルの製造方法および表示パネル
US9029880B2 (en) * 2012-12-10 2015-05-12 LuxVue Technology Corporation Active matrix display panel with ground tie lines
KR102090709B1 (ko) * 2013-05-31 2020-03-19 삼성디스플레이 주식회사 백색 유기 발광 표시 장치
CN103346265B (zh) * 2013-06-21 2016-01-06 深圳市华星光电技术有限公司 一种发光器件、显示面板及其制造方法
KR102465382B1 (ko) * 2015-08-31 2022-11-10 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102402999B1 (ko) * 2015-08-31 2022-05-30 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
US10304813B2 (en) * 2015-11-05 2019-05-28 Innolux Corporation Display device having a plurality of bank structures
KR101797018B1 (ko) * 2015-11-30 2017-11-13 엘지디스플레이 주식회사 유기발광 표시장치와 그를 포함한 헤드 장착형 디스플레이
EP3439042B1 (en) * 2016-04-01 2021-07-28 Seoul Semiconductor Co., Ltd. Display device and manufacturing method therefor
KR102550698B1 (ko) * 2016-04-11 2023-07-06 삼성디스플레이 주식회사 디스플레이 장치 및 조명 장치
KR102610028B1 (ko) * 2016-04-12 2023-12-06 삼성디스플레이 주식회사 디스플레이 장치
KR20180066936A (ko) * 2016-12-09 2018-06-20 삼성디스플레이 주식회사 포토루미네선트 표시장치
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102620661B1 (ko) * 2017-02-24 2024-01-04 삼성전자주식회사 Led 장치 및 제조 방법
JPWO2019009033A1 (ja) * 2017-07-03 2020-03-19 シャープ株式会社 光源装置及び発光装置
KR102422091B1 (ko) * 2017-12-07 2022-07-18 엘지디스플레이 주식회사 발광 소자 및 이를 이용한 표시 장치
KR102603411B1 (ko) * 2017-12-18 2023-11-16 엘지디스플레이 주식회사 마이크로led 표시장치
KR102448843B1 (ko) * 2017-12-29 2022-09-28 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조방법

Also Published As

Publication number Publication date
US20210217739A1 (en) 2021-07-15
KR20200027136A (ko) 2020-03-12
CN112640114A (zh) 2021-04-09
WO2020050467A1 (ko) 2020-03-12
EP3848969A1 (en) 2021-07-14
EP3848969A4 (en) 2022-06-01

Similar Documents

Publication Publication Date Title
KR102652645B1 (ko) 발광 장치 및 이를 구비하는 표시 장치
KR102600928B1 (ko) 발광 표시 장치 및 그의 제조 방법
KR102559514B1 (ko) 표시 장치
KR102520554B1 (ko) 발광 장치 및 이를 구비한 표시 장치
EP3968384A1 (en) Display device and manufacturing method thereof
US11610938B2 (en) Display panel and display device including the same
US11903270B2 (en) Display device, method of manufacturing the same, and tiled display device having the same
US20210408108A1 (en) Pixel, display device comprising same, and manufacturing method thereof
US11723241B2 (en) Display device with reduced parasitic capacitances between pixel electrodes and data lines
EP3913658A1 (en) Display device and method of manufacturing thereof
US11563077B2 (en) Display device
CN113540181A (zh) 显示装置和具有显示装置的拼接显示装置
KR102666845B1 (ko) 화소, 이를 구비하는 표시 장치, 및 그의 제조 방법
KR20220001025A (ko) 표시 장치
KR20220091697A (ko) 표시 장치 및 그 리페어 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant