KR20220021946A - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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이창희
고윤혁
김덕기
박준우
이수호
하재국
정연구
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되고 2가 금속 원소를 함유한 쉘 층, 및 상기 쉘 층의 외면을 덮으며 적어도 상기 발광층의 측면을 둘러싸도록 배치된 절연막을 포함한다.

Description

발광 소자, 이의 제조 방법 및 표시 장치 {Light emitting element, method of fabricating the same and display device}
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 반도체층들의 외면에 형성된 쉘 층을 포함하여 반도체층의 결함이 보상된 발광 소자 및 이의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하여 발광 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되고 2가 금속 원소를 함유한 쉘 층, 및 상기 쉘 층의 외면을 덮으며 적어도 상기 발광층의 측면을 둘러싸도록 배치된 절연막을 포함한다.
상기 제2 반도체층 상에 배치된 전극층을 더 포함하고, 상기 절연막은 상기 발광층과 상기 제2 반도체층을 포함하여 상기 전극층의 외면 중 적어도 일부를 둘러싸도록 배치될 수 있다.
상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면 상에 직접 배치되어, 적어도 상기 제1 반도체층과 물리적 계면을 형성할 수 있다.
상기 쉘 층은 ZnS, ZnSe, MgS, MgSe, ZnMgS, 및 ZnMgSe 중 적어도 어느 하나를 포함할 수 있다.
상기 쉘 층은 두께가 0.5nm 내지 10nm의 범위를 가질 수 있다.
상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에서 상기 2가 금속 원소가 도핑된 영역을 형성할 수 있다.
상기 2가 금속 원소는 Be, Mg, Ca, Sr, Ba, Zn 및 Cd 중 어느 하나일 수 있다.
상기 쉘 층의 상기 2가 금속 원소의 도핑량은 1010/cm3 내지 1018/cm3의 범위를 가질 수 있다.
상기 쉘 층의 두께는 0.1Å 내지 50Å의 범위를 가질 수 있다.
상기 절연막은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 질화알루미늄, 산화알루미늄, 산화티타늄, 산화지르코늄 및 산화하프늄 중 어느 하나를 포함하는 단일층 또는 다중층으로 이루어지고, 상기 절연막의 두께는 10nm 내지 200nm의 범위를 가질 수 있다.
상기 절연막은 상기 쉘 층 상에 직접 배치된 제1 층 및 상기 제1 층 상에 직접 배치된 제2 층을 포함하고, 상기 제1 층은 실리콘 산화물로 이루어지고 상기 제2 층은 산화알루미늄으로 이루어질 수 있다.
상기 제1 반도체층과 상기 발광층 사이에 배치된 제3 반도체층, 상기 제2 반도체층과 상기 발광층 사이에 배치된 제4 반도체층 및 상기 제2 반도체층과 상기 제4 반도체층 사이에 배치된 제5 반도체층을 더 포함하고, 상기 쉘 층은 상기 제3 반도체층, 상기 제4 반도체층 및 상기 제5 반도체층의 측면에도 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 대상 기판 상에 서로 이격된 복수의 소자 로드들을 형성하는 단계, 상기 소자 로드의 외면에 부분적으로 형성되고 2가 금속 원소를 함유한 쉘 층 및 상기 쉘 층 상에 배치된 절연막을 형성하는 단계 및 상기 절연막이 형성된 상기 소자 로드를 상기 대상 기판으로부터 분리하는 단계를 포함한다.
상기 소자 로드들을 형성하는 단계는 상기 대상 기판 상에 복수의 반도체층들을 형성하여 반도체 구조물을 형성하는 단계 및 상기 반도체 구조물을 상기 대상 기판의 상면에 수직한 방향으로 식각하는 단계를 포함할 수 있다.
상기 쉘 층 및 상기 절연막을 형성하는 공정은 상기 소자 로드들이 형성된 상기 대상 기판을 상기 쉘 층을 형성하는 전구체 물질이 혼합된 용액 내에 침지시켜 상기 소자 로드들을 감싸는 쉘 물질층을 형성하는 단계, 상기 쉘 물질층 상에 절연피막을 형성하는 단계 및 상기 쉘 물질층 및 상기 절연피막을 부분적으로 제거하여 상기 소자 로드의 상면을 노출하여 상기 쉘 층 및 상기 절연막을 형성하는 단계를 포함할 수 있다.
상기 소자 로드는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극, 상기 제1 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층 및 상기 제1 절연층 상에 배치되고 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 발광 소자는, 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되고 2가 금속 원소를 함유한 쉘 층 및 상기 쉘 층의 외면을 덮으며 적어도 상기 발광층의 측면을 둘러싸도록 배치된 절연막을 포함한다.
상기 제1 전극 및 상기 발광 소자들의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자들의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면 상에 직접 배치되어, 적어도 상기 제1 반도체층과 물리적 계면을 형성하고, 상기 쉘 층은 ZnS, ZnSe, MgS, MgSe, ZnMgS, 및 ZnMgSe 중 적어도 어느 하나를 포함할 수 있다.
상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에서 상기 2가 금속 원소가 도핑된 영역을 형성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 복수의 반도체층들에 형성된 결함을 보상하는 쉘 층을 포함하여 상기 결함에 의해 발광 효율이 저하되는 것을 방지할 수 있다.
또한, 일 실시예에 따른 표시 장치는 상기 발광 소자를 포함하여 단위 영역 당 발광 효율이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 5는 도 4의 발광 소자를 상부에서 바라본 도면이다.
도 6은 도 4의 발광 소자의 단면도이다.
도 7은 다른 실시예에 따른 발광 소자의 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 9 내지 도 18은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 도면들이다.
도 19는 다른 실시예에 따른 발광 소자의 개략도이다.
도 20은 도 19의 발광 소자의 단면도이다.
도 21은 또 다른 실시예에 따른 발광 소자의 개략도이다.
도 22는 도 21의 발광 소자의 단면도이다.
도 23은 또 다른 실시예에 따른 발광 소자의 개략도이다.
도 24는 도 23의 발광 소자의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 예를 들어, 버퍼층(12)은 차광층(BML)과 제1 기판(11)의 상면을 덮도록 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)를 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
액티브층(ACT1)은 버퍼층(12) 상에 배치된다. 액티브층(ACT1)은 후술하는 제1 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 액티브층(ACT1)이 산화물 반도체를 포함하는 경우 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 액티브층(ACT1)은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 액티브층(ACT1) 및 버퍼층(12)상에 배치된다. 예를 들어, 제1 게이트 절연층(13)은 액티브층(ACT1)과 버퍼층(12)을 전면적으로 덮도록 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제1 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 일체화되어 연결될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 층간 절연층(15)은 제1 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제2 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역(ACT_a, ACT_b)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 접촉할 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다.
제2 층간 절연층(17)은 제2 도전층 상에 배치된다. 제2 층간 절연층(17)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제2 도전층을 덮으며 제2 도전층을 보호하는 기능을 수행할 수 있다.
제3 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(12), 제1 게이트 절연층(13), 제1 층간 절연층(15), 제2 층간 절연층(17) 및 제3 층간 절연층(IL3)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12), 제1 게이트 절연층(13), 제1 층간 절연층(15) 및 제2 층간 절연층(17)은 산화실리콘(Silicon Oxide, SiOx), 질화실리콘(Silicon Nitride, SiNx), 산질화실리콘(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 또는 상기 각 층들은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 각 서브 화소(PXn) 내에서 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다.
하나의 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들이 배치될 수 있다. 도면에서는 각 서브 화소(PXn)마다 2개의 제1 뱅크(BNL1)들이 배치되어 표시 영역(DPA)에서 선형의 패턴을 형성한 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 뱅크(BNL1)의 수는 전극(21, 22)의 수 및 발광 소자(30)들의 배치에 따라 달라지거나, 그 형상이 달라져 섬형의 패턴을 형성할 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않으며, 제1 뱅크(BNL1)는 생략될 수 있다.
복수의 전극(21, 22)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(21, 22)들은 제2 방향(DR2)으로 연장되어 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(21) 및 이와 제1 방향(DR1)으로 이격된 제2 전극(22)이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(21, 22)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(30)들의 수에 따라 배치되는 위치가 달라질 수 있다.
제1 전극(21)과 제2 전극(22)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 전극(21, 22)들은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 서브 화소(PXn)의 전극(21, 22)들과 제2 방향(DR2)으로 이격될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
이러한 전극(21, 22)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가 발광 소자(30)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 예를 들어, 발광 소자(30)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(30)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22)들 상에 배치될 수 있다. 발광 소자(30)들을 배치시킨 뒤에는 전극 라인 일부를 분리하여 각 서브 화소(PXn)마다 분리된 복수의 전극(21, 22)들을 형성할 수 있다.
복수의 전극(21, 22)들은 제3 도전층과 연결되어 발광 소자(30)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(21)은 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)의 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(21)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(22)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
또한, 복수의 전극(21, 22)은 발광 소자(30)와 전기적으로 연결될 수 있다. 각 전극(21, 22)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)의 양 단부와 연결될 수 있고, 제3 도전층으로부터 인가되는 전기 신호를 발광 소자(30)에 전달할 수 있다. 각 전극(21, 22)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(30)들은 개별적으로 발광할 수 있다.
도면에서는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 컨택홀(CT1, CT2)들은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있다.
각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(21, 22)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(21, 22)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(21, 22)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(21, 22)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(21, 22)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(21, 22)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치되되, 제1 전극(21)과 제2 전극(22) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 각 전극(21, 22)들의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부(OP)가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 개구부(OP)를 통해 전극(21, 22)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(30)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(30)는 복수의 반도체층들을 포함하여 전극(21, 22) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(30)는 발광층(도 4의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(30)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(30)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(30)는 제1 기판(11)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 기판(11)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 기판(11)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(11)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 각 전극(21, 22) 상에 배치될 수 있다. 예를 들어 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 4의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(30) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(30)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(30)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제2 접촉 전극(CNE2)이 배치된 영역을 제외하고 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 즉, 일 실시예에서 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 다른 층에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제2 절연층(PAS2) 상에 직접 배치되고, 제2 접촉 전극(CNE2)은 제3 절연층(PAS3) 상에 직접 배치될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 제3 절연층(PAS3)이 배치되어 이들을 상호 절연시킬 수 있으나, 상술한 바와 같이 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 배치될 수 있다.
제4 절연층(PAS4)은 제1 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy), 산화 알루미늄(Al2O3), 질화알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다. 도 5는 도 4의 발광 소자를 상부에서 바라본 도면이다. 도 6은 도 4의 발광 소자의 단면도이다. 도 4는 발광 소자(30)의 절연막(38)에 의해 둘러싸인 반도체층들을 도시하기 위해, 절연막(38) 일부를 제거하여 그 내부의 반도체층들을 도시하고 있다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 내지 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 4 내지 도 6을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37), 절연막(38) 및 쉘 층(39)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 4에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다. 도면에서는 절연막(38)의 두께(WB)가 균일한 것이 예시되어 있으나, 이에 제한되지 않고 절연막(38)은 부분적으로 두께가 변할 수 있다. 예를 들어, 절연막(38)은 상대적으로 균일한 두께를 갖되 발광 소자(30)의 전극층(37) 측면 중 일부분부터 전극층(37)의 상면으로 갈수록 그 두께가 얇아지는 형상을 가질 수 있다. 절연막(38)은 그 두께가 점진적으로 얇아지며 단면 상 상면이 라운드지게 형성될 수 있다.
절연막(38)의 두께(WB)는 10nm 내지 200nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께(WB)는 40nm 내지 120nm일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy), 질화알루미늄(AlN), 산화알루미늄(AlxOy), 산화티타늄(TiOx), 산화지르코늄(ZrOx), 산화하프늄(HfOx) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
일 실시예에 따른 발광 소자(30)는 상기 반도체층들의 외면에 형성된 쉘 층(39)을 포함할 수 있다. 쉘 층(39)은 별도의 층으로 형성되어 반도체층들의 외면을 둘러싸도록 배치될 수 있다. 예를 들어, 쉘 층(39)은 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)의 측면 상에 배치되어 상기 반도체층들과 절연막(38) 사이에서 반도체층과 물리적 계면을 형성하며 배치될 수 있다. 다만, 이에 제한되지 않으며, 다른 실시예에서 쉘 층(39)은 별도의 층으로 형성되지 않고 반도체층들 내에서 그 외면에 인접하여 일정 두께를 갖고 특정 영역으로 형성될 수도 있다. 이에 대한 설명은 후술하기로 한다.
발광 소자(30)는 복수의 반도체층들을 대상 기판 상에서 에피택셜(Epitaxial) 성장법으로 형성한 후, 이를 대상 기판의 상면에 수직한 방향으로 식각하는 공정을 통해 제조될 수 있다. 대상 기판 상에 성장된 반도체층들은 성장 조건에 따라 결정 격자 간 결함(Defect) 없이 매끄럽게 성장될 수 있으나, 이를 식각하는 과정에서 반도체층의 식각 면에 결함이 생길 수 있다. 예를 들어, 상술한 바와 같이 n-GaN을 포함한 반도체층이 대상 기판 상에서 성장되었다가 식각됨으로써 형성된 제1 반도체층(31)은 그 외면에 갈륨(Ga) 원소의 공극(Vacancy) 결함이나 댕글링 결합(Dangling bond) 등의 결함이 발생할 수 있다. 제1 반도체층(31)에 형성된 결함은 제1 반도체층(31)에 주입된 전자들의 누설(Electron leakage)을 유발하며 발광층(36)에서 발광되지 못하는 전자의 수가 증가할 수 있다. 또는, 상기 결함의 표면에서 전자들이 트랩(Trap)되어 비발광 결합이 일어나 광 대신 열로 변환되어 발광 소자(30)의 발열량이 증가하거나 형광 ?칭(Quenching)이 발생하여 발광 소자(30)의 광 효율이 저하될 수 있다.
이를 방지하기 위해, 일 실시예에 따른 발광 소자(30)는 반도체층들의 외면에 형성된 쉘 층(39)을 포함하여, 발광 소자(30)의 제조 공정 중 식각 공정 후에 형성되는 반도체층의 외면 결함을 보상할 수 있다. 쉘 층(39)은 반도체층들이 식각되어 노출된 외면에 형성됨으로써, 식각 후 형성된 결함인 갈륨(Ga) 원소의 공극을 채울 수 있다. 쉘 층(39)에 의해 반도체층들에 형성된 결함이 보상됨으로써, 발광 소자(30)는 주입된 전자가 결함으로 흐르거나 비발광 결합의 발생을 방지하여 발광 소자(30)의 광 변환 효율을 개선할 수 있다.
일 실시예에서, 발광 소자(30)의 쉘 층(39)은 2가 금속 원소를 함유할 수 있다. 예를 들어, 쉘 층(39)은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 아연(Zn) 및 카드뮴(Cd) 중 적어도 어느 하나를 함유할 수 있다. 쉘 층(39)에 함유된 2가 금속 원소는 반도체층들의 외면에 형성된 갈륨 공극을 채움으로써 반도체층에 형성된 결함을 보상할 수 있다. 예를 들어, 제1 반도체층(31)의 n-GaN에 형성된 결함을 2족 또는 12족에 속하는 2가 금속 원소가 채움으로써 n-GaN의 결함 수를 낮출 수 있다. 특히, n형 불순물로 도핑된 제1 반도체층(31)의 경우, 2가 금속 원소가 공극을 채움에 따라 도핑 보상 효과(Compensation doping effect)로 인하여 외면의 전자 농도가 내부보다 낮아지게 되고, 주입된 전자들의 대부분은 제1 반도체층(31)의 외면보다 내부에서 주로 흐를 수 있다. 즉, 제1 반도체층(31)에 형성된 결함에 의한 전자의 누설이나 전자들이 트랩되어 발생하는 비발광 결합을 방지할 수 있어 발광 소자(30)의 발광 효율 개선 및 발열량 감소의 효과가 있다.
반면, 제1 반도체층(31)이 아닌 반도체층, 예를 들어 제2 반도체층(32)은 p형 불순물로 도핑됨에 따라 그 외면에 형성된 쉘 층(39)의 2가 금속 원소가 공극을 채움에 따라 위치에 따른 도핑 농도가 달라질 수 있다. 이는 제2 반도체층(32)에 도핑 보상 효과를 발휘하기 보다 제2 반도체층(32)을 감싸는 절연층의 역할을 할 수 있고, 제2 반도체층(32)을 보호할 수 있다. 즉, 발광 소자(30)의 쉘 층(39)은 2가 금속 원소를 함유함에 따라 제1 반도체층(31)에서는 도핑 보상 효과를 가짐으로써 제1 반도체층(31) 내 전자 밀도가 변할 수 있고, 제2 반도체층(32)에서는 불순물의 도핑 농도가 변함으로써 절연층의 역할을 할 수 있다. 발광 소자(30)는 제조 공정 중 형성되는 반도체층들의 결함을 보상하기 위한 쉘 층(39)을 포함하여 발광 소자(30)의 광 변환 효율, 및 발광 특성이 개선된 효과가 있다.
일 실시예에 따르면, 쉘 층(39)은 2가 금속 원소를 함유한 무기 화합물을 포함하여 반도체층들을 둘러싸며 배치될 수 있다. 쉘 층(39)은 2가 양이온 금속과 2가 음이온으로써 비금속 원소가 결합된 무기 화합물로 이루어질 수 있다. 예를 들어, 쉘 층(39)은 ZnS, ZnSe, MgS, MgSe, ZnMgS, 및 ZnMgSe 중 적어도 어느 하나를 포함할 수 있다. 쉘 층(39)이 상기 예시한 무기 화합물을 포함하여 반도체층들과 구분된 별도의 층으로 형성되어 반도체층들과 물리적 계면을 형성하며 배치되면, 쉘 층(39)의 2가 양이온 금속 원소들은 반도체층들의 표면에 형성된 공극을 채움으로써 결함을 보상할 수 있다. 이 경우, 절연막(38)은 쉘 층(39)의 무기 화합물과 직접 결합되어 형성될 수도 있다. 산화실리콘과 같은 무기 절연 물질을 포함하는 절연막(38)은 2가 양이온 금속 원소와 2가 음이온 비금속 원소로 이루어진 쉘 층(39)과 화학 결합을 형성할 수도 있다.
몇몇 실시예에서, 별도의 층으로 형성된 쉘 층(39)은 그 두께(WC)가 0.5 nm 내지 10 nm의 범위를 가질 수 있다. 또는, 쉘 층(39)은 상기 무기 화합물 입자들이 형성하는 단일층이 복수로 적층된 다중층으로써, 5중층 내외 다중층으로 이루어질 수 있다. 다만, 이에 제한되지 않는다. 쉘 층(39)이 상기의 범위 내의 두께를 가짐으로써, 도핑 보상 효과로 인하여 제1 반도체층(31)의 전기적 특성이 저하되지 않는 범위 내에서 제1 반도체층(31)의 결함을 보상할 수 있다. 일 실시예에 따른 발광 소자(30)는 반도체층들과 절연막(38) 사이에 배치된 쉘 층(39)을 더 포함하여 제조 공정 중 발생한 반도체층의 결함을 보상하여 발광 소자(30)의 광 효율을 개선할 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경(WA)은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 7은 다른 실시예에 따른 발광 소자의 단면도이다.
도 7을 참조하면, 일 실시예에 따른 발광 소자(30_1)는 절연막(38_1)이 복수의 층(38A, 38B)을 포함할 수 있다. 절연막(38_1)은 발광 소자(30_1)의 쉘 층(39)과 직접 맞닿아 배치되는 제1 층(38A)과 제1 층(38A)을 둘러싸는 제2 층(38B)을 포함할 수 있다. 본 실시예는 절연막(38_1)이 다중층으로 형성된 점에서 도 6의 실시예와 차이가 있다. 절연막(38_1)은 발광 소자(30_1)의 발광층(36)을 포함하여 제1 반도체층(31), 제2 반도체층(32) 및 전극층(37)을 보호하기 위해 무기 절연성 물질로 이루어질 수 있으나, 무기 절연성 물질의 종류에 따라 발광층(36)에서 생성되는 광의 광량에 영향을 줄 수 있다. 절연막(38_1) 중 발광층(36)과 인접한 부분에서 고정 전하(Fixed charge)에 의한 전계로 발광층(36)에서 광 생성 효율이 저하될 수도 있다. 이를 방지하기 위해, 절연막(38_1)은 발광층(36)의 외면에 배치된 쉘 층(39)과 맞닿는 제1 층(38A)과 발광 소자(30_1)의 최외곽에 배치되는 제2 층(38B)의 재료를 달리하여 발광층(36)을 보호함과 동시에 광 효율 개선을 도모할 수 있다.
일 실시예에서, 절연막(38_1)의 제1 층(38A)은 산화실리콘을 포함하고, 제2 층(38B)은 산화알루미늄을 포함할 수 있다. 절연막(38_1)의 내부에서 쉘 층(39)과 직접 맞닿는 제1 층(38A)이 산화실리콘을 포함함에 따라, 제1 층(38A) 내 고정 전하에 의한 발광층(36)의 광 생성 효율 저하를 방지할 수 있고, 제1 층(38A)의 외면에 배치된 제2 층(38B)이 산화알루미늄을 포함함에 따라 발광 소자(30)를 안전하게 보호할 수 있다. 도면에서는 제1 층(38A)과 제2 층(38B)이 각각 동일한 두께를 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 층(38A)의 두께는 제2 층(38B)의 두께보다 클 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 발광 소자(30)의 제조 공정에 대하여 설명하기로 한다.
도 8은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 8을 참조하면, 일 실시예에 따른 발광 소자(30)의 제조 방법은 대상 기판(100) 상에 소자 로드(ROD)들을 형성하는 단계(S100), 소자 로드(ROD)들의 외면에 쉘 층(39)을 형성하는 단계(S200), 소자 로드(ROD)들의 쉘 층(39)을 둘러싸는 절연막(38)을 형성하는 단계(S300) 및 절연막(38)이 형성된 소자 로드(ROD)들을 대상 기판(100)에서 분리하는 단계(S400)를 포함할 수 있다. 대상 기판(100) 상에 발광 소자(30)가 되는 소자 로드(ROD)들을 형성하는 단계(S100)에서 소자 로드(ROD)는 복수의 반도체층들을 수직으로 식각하는 공정을 통해 형성될 수 있고, 이후의 공정에서 소자 로드(ROD)의 외면에 형성된 결함을 보상하는 쉘 층(39)을 형성할 수 있다. 이하, 다른 도면들을 참조하여 발광 소자(30)의 제조 공정에 대하여 순서대로 설명하기로 한다.
도 9 내지 도 18은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 도면들이다.
먼저, 도 9를 참조하면, 베이스 기판(110) 및 베이스 기판(110) 상에 형성된 버퍼 물질층(120)을 포함하는 대상 기판(100)을 준비한다. 베이스 기판(110)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(110)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(110)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(110)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(110) 상에는 복수의 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 예를 들어, 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 복수의 반도체층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(30)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(110) 상에는 버퍼 물질층(120)이 형성된다. 도면에서는 버퍼 물질층(120)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(120)은 그 위에 형성되는 제1 반도체 물질층(310과 베이스 기판(110)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(120)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체 물질층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(120)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(120)은 베이스 기판(110)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(110) 상에 언도프드 반도체를 포함하는 버퍼 물질층(120)이 형성된 경우를 예시하여 설명하기로 한다.
다음으로, 도 10을 참조하면, 대상 기판(100) 상에 반도체 구조물(300)을 형성한다. 반도체 구조물(300)은 제1 반도체 물질층(310), 발광 물질층(360), 제2 반도체 물질층(320) 및 전극물질층(370)을 포함할 수 있다. 반도체 구조물(300)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있고, 반도체 구조물(300)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(30)에 포함된 각 층들에 대응될 수 있다. 즉, 이들은 각각 발광 소자(30)의 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)과 동일한 물질들을 포함할 수 있다.
이어, 도 11을 참조하면, 반도체 구조물(300)을 식각하여 서로 이격된 소자 로드(ROD)들를 형성한다. 반도체 구조물(300)은 통상적인 패터닝 방법에 의해 식각될 수 있다. 예를 들어, 반도체 구조물(300)은 그 상부에 식각 마스크층을 형성하고, 반도체 구조물(300)을 식각 마스크층을 따라 대상 기판(100)에 수직한 방향으로 식각하는 방법에 의해 식각될 수 있다.
예를 들어, 반도체 구조물(300)을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반도체 구조물(300)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
반도체 구조물(300)은 식각 공정에 의해 홀(hole)이 형성되고, 반도체 구조물(300)의 각 층들은 식각 공정에 의해 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)을 포함하는 소자 로드(ROD)를 형성할 수 있다. 소자 로드(ROD)들은 홀(hole)을 사이에 두고 서로 이격될 수 있다. 소자 로드(ROD)들이 이격된 홀(hole)에는 대상 기판(100)의 버퍼 물질층(120)이 일부 노출될 수 있다.
반도체 구조물(300)이 식각되어 형성된 소자 로드(ROD)들은 그 외면에 식각 공정에 의한 반도체 물질의 결함이 생길 수 있다. 도 12를 참조하면, 식각 공정에 의해 노출된 제1 반도체층(31)의 외면에는 반도체 물질의 공극과 같은 결함(DFT)들이 형성될 수 있다. 상술한 바와 같이, 제1 반도체층(31)에 형성된 결함(DFT)들은 주입된 전자들이 누설되거나 비발광 결합을 발생하여 발광 소자(30)의 광 효율을 저해하는 요인이 될 수 있다. 이를 방지하기 위해, 발광 소자(30)의 제조 공정 중 반도체 구조물(300)을 식각하여 소자 로드(ROD)를 형성한 뒤, 반도체 물질층에 형성된 결함(DFT)들을 보상하기 위한 쉘 층(39)을 형성하는 공정이 수행될 수 있다.
도 13 및 도 14를 참조하면, 복수의 소자 로드(ROD)들이 형성된 대상 기판(100)을 쉘 층(39)을 이루는 전구체 물질(P1, P2)들이 담긴 용액(S) 내에 침지시켜 소자 로드(ROD)들의 외면을 감싸는 쉘 물질층(390)을 형성한다. 일 실시예에서, 발광 소자(30)에 포함된 쉘 층(39)은 전구체 물질(P1, P2)들이 혼합된 용액(S) 내에서 형성하는 습식 공정을 통해 수행될 수 있다. 소자 로드(ROD)들이 형성된 대상 기판(100)을 용액(S) 내에 침지시키면, 용액(S) 내의 전구체 물질(P1, P2)들이 소자 로드(ROD)의 외면 상에서 반응하여 쉘 물질층(390)을 형성할 수 있다. 전구체 물질(P1, P2)은 2가 금속 원소로써 2가 양이온 금속을 포함한 제1 전구체 물질(P1)과 2가 음이온 비금속을 포함한 제2 전구체 물질(P2)을 포함할 수 있다. 제1 전구체 물질(P1)과 제2 전구체 물질(P2)들이 소자 로드(ROD)의 외면에서 반응하여 형성된 쉘 물질층(390)은 소자 로드(ROD)의 측면 및 상면에 더하여 대상 기판(100)의 버퍼 물질층(120) 상에도 층을 형성할 수 있다. 이들은 후속 공정에서 절연막(38)을 형성할 때 부분적으로 제거되고, 소자 로드(ROD)의 측면을 둘러싸는 쉘 층(39)을 형성할 수 있다.
다음으로, 도 15 내지 도 17을 참조하면, 쉘 물질층(390)이 형성된 소자 로드(ROD)의 측면을 부분적으로 둘러싸는 절연막(38)을 형성한다. 절연막(38)을 형성하는 공정은 쉘 물질층(390) 상에 절연피막(380)을 형성한 뒤, 소자 로드(ROD)의 일 단부, 예를 들어 전극층(37) 상면이 노출되도록 절연피막(380)과 쉘 물질층(390)을 부분적으로 제거함으로써 형성될 수 있다(도 16의 'etching'). 본 공정에서 쉘 물질층(390)과 절연피막(380)은 각각 쉘 층(39) 및 절연막(38)을 형성할 수 있다.
절연피막(380)은 소자 로드(ROD)의 외면에 형성되는 절연물질로서, 수직으로 식각된 소자 로드(ROD)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(380)은 원자층 증착법(Atomic layer depsotion, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
절연피막(380)은 쉘 물질층(390)과 유사하게 소자 로드(ROD)의 측면, 상면 및 소자 로드(ROD)가 이격된 영역에서 노출된 대상 기판(100) 상에도 형성될 수 있다. 절연피막(380)과 쉘 물질층(390)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 도면에서는 절연피막(380)의 상부면이 제거되어 전극층(37)이 노출되고, 이 과정에서 전극층(37)도 부분적으로 제거될 수 있다. 즉, 발광 소자(30)는 제조 공정 중에 형성되는 전극물질층(370)의 두께보다 최종적으로 제조된 발광 소자(30)의 전극층(37)의 두께가 더 작을 수 있다.
또한, 도면에서는 전극층(37)의 상면이 노출되고, 절연막(38)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연막(38)은 전극층(37)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연피막(380)을 부분적으로 제거하는 공정에서, 절연피막(380)의 상부면 뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연막(38)은 단부면이 일부 식각된 상태로 형성될 수 있다. 특히, 절연피막(380)의 상부면을 제거함에 따라 발광 소자(30)에서 전극층(37)과 인접한 절연막(38)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 18에 도시된 바와 같이, 쉘 층(39) 및 절연막(38)이 형성된 소자 로드(ROD)를 대상 기판(100)으로부터 분리하여 발광 소자(30)를 제조한다. 발광 소자(30)는 반도체 구조물(300)의 수직 식각 공정에 의해 형성된 반도체층의 결함을 보상하는 쉘 층(39)을 포함한다. 일 실시예에 따른 발광 소자(30)의 제조 방법은 습식 공정을 통한 쉘 층(39) 형성 공정을 포함하여 광 효율 저하가 방지된 발광 소자(30)를 제조할 수 있다.
한편, 발광 소자(30)는 그 형상 및 재료가 도 4에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(30)는 더 많은 수의 층들을 포함하거나, 다른 형상을 가질 수도 있다.
도 19는 다른 실시예에 따른 발광 소자의 개략도이다. 도 20은 도 19의 발광 소자의 단면도이다. 도 20은 도 19의 발광 소자(30_2)를 길이 방향으로 자른 단면으로써, 복수의 반도체층들이 적층된 것을 도시하고 있다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 발광 소자(30_2)는 제1 반도체층(31_2)과 발광층(36_2) 사이에 배치된 제3 반도체층(33_2), 발광층(36_2)과 제2 반도체층(32_2) 사이에 배치된 제4 반도체층(34_2) 및 제5 반도체층(35_2)을 더 포함할 수 있다. 도 19의 발광 소자(30_2)는 복수의 반도체층(33_2, 34_2, 35_2) 및 복수의 전극층(37A_2, 37B_2)들이 더 배치되고, 발광층(36_2)이 다른 원소를 함유하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 4의 발광 소자(30)는 발광층(36)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 19의 발광 소자(30_2)는 발광층(36_2) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 일 실시예에 따른 발광 소자(30_2)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(31_2)은 n형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(31_2)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제1 반도체층(31_1)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(32_2)은 p형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(32_2)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제2 반도체층(32_2)은 p형 Mg로 도핑된 p-GaP일 수 있다.
발광층(36_2)은 제1 반도체층(31_2)과 제2 반도체층(32_2) 사이에 배치될 수 있다. 발광층(36_2)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36_2)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36_2)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 19의 발광 소자(30_2)는 발광층(36_2)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 발광층(36_2)의 상하에서 제1 반도체층(31_2) 및 제2 반도체층(32_2) 사이에 배치된 제3 반도체층(33_2)과 제4 반도체층(34_2)은 클래드층일 수 있다.
제3 반도체층(33_2)은 제1 반도체층(31_2)과 발광층(36_2) 사이에 배치될 수 있다. 제3 반도체층(33_2)은 제1 반도체층(31_2)과 같이 n형 반도체일 수 있으며, 제3 반도체층(33_2)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31_2)은 n-AlGaInP이고, 제3 반도체층(33_2)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(34_2)은 발광층(36_2)과 제2 반도체층(32_2) 사이에 배치될 수 있다. 제4 반도체층(34_2)은 제2 반도체층(32_2)과 같이 p형 반도체일 수 있으며, 제4 반도체층(34_2)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32_2)은 p-GaP이고, 제4 반도체층(34_2)은 p-AlInP 일 수 있다.
제5 반도체층(35_2)은 제4 반도체층(34_2)과 제2 반도체층(32_2) 사이에 배치될 수 있다. 제5 반도체층(35_2)은 제2 반도체층(32_2) 및 제4 반도체층(34_2)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35_2)은 제4 반도체층(34_2)과 제2 반도체층(32_2) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 제5 반도체층(35_2)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 예를 들어, 제5 반도체층(35_2)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(33_2), 제4 반도체층(34_2) 및 제5 반도체층(35_2)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(37A_2)과 제2 전극층(37B_2)은 각각 제1 반도체층(31_2) 및 제2 반도체층(32_2)의 일 면 상에 배치될 수 있다. 제1 전극층(37A_2)은 제1 반도체층(31_2)의 하면에 배치되고, 제2 전극층(37B_2)은 제2 반도체층(32_2)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(37A_2) 및 제2 전극층(37B_2) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(30_2)는 제1 반도체층(31_2) 하면에 제1 전극층(37A_2)이 배치되지 않고, 제2 반도체층(32_2) 상면에 하나의 제2 전극층(37B_2)만이 배치될 수도 있다.
쉘 층(39_2)은 제1 반도체층(31_2), 제3 반도체층(33_2), 발광층(36_2), 제4 반도체층(34_2), 제5 반도체층(35_2), 제2 반도체층(32_2) 및 전극층(37A_2, 37B_2)들의 측면 상에 배치되고, 절연막(38_2)은 쉘 층(39_2)을 덮도록 배치된다. 도 19의 실시예의 발광 소자(30_2)도 반도체 구조물(300)을 수직으로 식각하는 공정을 통해 형성될 수 있고, 식각 공정에서 형성된 반도체층들의 결함을 보상하기 위해 쉘 층(39_2)이 형성될 수 있다. 일 실시예에 따른 발광 소자(30_2)는 더 많은 수의 반도체층들을 포함하여 적색의 광을 발광할 수 있다.
한편, 발광 소자(30)는 반도체층들, 특히 제1 반도체층(31)에 형성된 반도체 결정의 결함을 보완하기 위한 쉘 층(39)이 반드시 별도의 층으로 구성되지 않을 수도 있다. 몇몇 실시예에서, 반도체층에 형성된 결함을 방지하기 위해, 반도체층들을 2가 양이온 금속으로 도핑함으로써 쉘 층(39)을 형성할 수 있고, 각 반도체층은 일부 영역이 쉘 층(39)으로 형성될 수도 있다. 이 경우, 쉘 층(39)은 각 반도체층들의 일부 영역으로써 도핑 영역을 형성할 수 있고, 절연막(38)은 상기 반도체층들의 외면에 상에 직접 배치될 수도 있다.
도 21은 또 다른 실시예에 따른 발광 소자의 개략도이다. 도 22는 도 21의 발광 소자의 단면도이다. 도 21은 발광 소자(30_3)의 절연막(38_3)에 의해 둘러싸인 반도체층들을 도시하기 위해, 절연막(38_3) 일부를 제거하여 그 내부의 반도체층들을 도시하고 있다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 발광 소자(30_3)는 제1 반도체층(31_3), 발광층(36_3) 및 제2 반도체층(32_3) 일부분에 2가 금속 원소로 도핑된 영역인 쉘 층(39_3)이 형성될 수 있다. 쉘 층(39_3)은 제1 반도체층(31_3), 발광층(36_3) 및 제2 반도체층(32_3)의 측면으로부터 일정 두께(WC)를 갖고 형성될 수 있다. 본 실시예는 쉘 층(39_3)이 별도의 층으로써 반도체층들의 측면 상에 배치된 것이 아니고, 2가 금속 원소가 반도체층에 도핑됨으로써 물리적 경계가 없는 쉘 층(39_3)이 형성된 점에서 도 4 내지 도 6의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 쉘 층(39_3)이 갖는 차이점에 대하여 상세히 설명하기로 한다.
2가 양이온 금속은 그 크기가 갈륨(Ga)을 포함한 반도체층 결정의 격자 크기(Lattice size)와 유사할 수 있고, 제1 반도체층(31_3)에 형성된 결함으로써 갈륨(Ga)의 공극은 특정 금속 원소를 직접 도핑하여 보상될 수도 있다. 발광 소자(30)의 제조 공정 중, 반도체 구조물(300)이 식각되어 소자 로드(ROD)를 형성한 뒤, 이를 2가 양이온 금속이 분산된 용액(S)에 침지시켜 소자 로드(ROD)의 측면을 2가 금속으로 도핑시킬 수 있다. 용액(S) 내에 포함된 2가 양이온 금속들은 갈륨(Ga)의 공극을 직접 채우면서 반도체층들의 외면으로부터 일정 두께를 갖는 도핑 영역인 쉘 층(39_3)을 형성할 수 있다. 2가 양이온 금속들은 전극층(37_3)을 제외한 제1 반도체층(31_3), 제2 반도체층(32_3) 및 발광층(36_3)에 도핑될 수 있다. 일 실시예에 따르면, 쉘 층(39_3)은 전극층(37_3) 이외의 제1 반도체층(31_3), 제2 반도체층(32_3) 및 발광층(36_3)에만 형성될 수 있다. 제1 반도체층(31_3), 제2 반도체층(32_3) 및 발광층(36_3)은 갈륨(Ga), 또는 인듐(In) 및 질소(N) 또는 인(P)을 포함하여 에피택셜 결정 성장을 통해 형성될 수 있고, 2가 양이온 금속은 이들에만 선택적으로 도핑될 수 있다. ITO와 같은 재료를 포함하는 전극층(37_3)은 다른 반도체층과는 그 성분이 다르므로, 2가 양이온 금속이 도핑되지 않고 쉘 층(39_3)이 형성되지 않을 수 있다.
발광 소자(30_3)가 반도체층에 형성된 도핑 영역인 쉘 층(39_3)을 포함하면, 별도의 층으로 쉘 층(39)이 배치된 것과 유사한 효과를 가질 수 있다. 예를 들어, 2가 양이온 금속들이 형성하는 쉘 층(39_3)은 도 4의 쉘 층(39)과 유사하게 반도체층에 형성된 결함을 보상하면서, 제2 반도체층(32_3)에 도핑된 2가 양이온 금속들은 절연층의 역할을 할 수도 있다.
본 실시예에 따른 발광 소자(30_3)는 도 4의 실시예와 달리 발광 소자(30_3)의 직경(WA)이 비교적 작을 수 있고, 쉘 층(39_3)이 반도체층들의 측면으로부터 일정 두께를 갖는 도핑 영역으로 형성될 수 있다. 예시적인 실시예에서, 발광 소자(30_3)의 쉘 층(39_3)은 2가 양이온 금속으로써 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 아연(Zn) 및 카드뮴(Cd) 중 어느 하나를 포함할 수 있다. 도핑 영역으로써의 쉘 층(39_3)은 두께(WC)가 0.1Å 내지 50Å의 범위를 가질 수 있고, 2가 양이온 금속 원소의 도핑량은 1010/cm3 내지 1018/cm3의 범위를 가질 수 있다. 다만, 이에 제한되지 않으며, 쉘 층(39_3)의 두께(WC) 및 도핑량은 반도체층들이 형성된 결함의 수 또는 밀도에 따라 조절될 수 있다. 본 실시예에 따른 발광 소자(30_3)는 2가 금속 원소를 도핑하여 형성된 쉘 층(39_3)을 포함하여, 제조 공정 중 발생한 반도체층들의 결함을 보상하고 발광 소자(30_3)의 발광 효율을 개선할 수 있다.
도 23은 또 다른 실시예에 따른 발광 소자의 개략도이다. 도 24는 도 23의 발광 소자의 단면도이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 발광 소자(30_4)는 도 19의 실시예와 같이 인(P)을 함유한 반도체층들을 포함하여 적색의 광의 발광하는 발광 소자(30_4)로써, 도 21의 실시예와 같이 쉘 층(39_4)이 반도체층들의 외면에 도핑 영역으로 형성될 수 있다. 쉘 층(39_4)은 2족 또는 12족 금속 원소가 제1 반도체층(31_4), 제2 반도체층(32_4), 제3 반도체층(33_4), 제4 반도체층(34_4), 제5 반도체층(35_4) 및 발광층(36_4)에 도핑된 영역으로써, 상기 반도체층들의 측면으로부터 일정 두께(WC)를 갖고 형성될 수 있다. 제1 전극층(37A_4)과 제2 전극층(37B_4)에는 쉘 층(39_4)이 형성되지 않으며, 절연막(38_4)은 쉘 층(39_4) 및 전극층(37A_4, 37B_4)의 측면을 덮도록 형성될 수 있다. 본 실시예의 발광 소자(30_4)는 도 19 및 도 21의 실시예를 조합한 것으로써, 자세한 설명은 생략하기로 한다.
이하, 상술한 실시예들에 따른 발광 소자(30)들 중 일부에 대한 제조예 및 이를 이용한 특성 평가에 대하여 설명하기로 한다.
<제조예 1: 무기 화합물로 이루어진 쉘 층을 포함하는 발광 소자의 제조>
도 4의 실시예와 같이, 쉘 층(39)이 반도체층들과 별도의 층으로 구성되는 발광 소자(30)를 제조하였다. 사파이어(Al2O3) 기판 상에 에피택셜 성장법으로 GaN를 포함하는 제1 반도체층(31)과 제2 반도체층(32), 발광층(36) 및 전극층(37)을 형성한 뒤, 쉘 층(39)의 무기 화합물 및 두께를 조절하며 하기 표 1과 같은 발광 소자 샘플(SAMPLE#1~SAMPLE#8)들을 제조하였다.
이 때, 각 발광 소자 샘플(SAMPLE#1~SAMPLE#8)들에서 쉘 층(39)을 형성하기 위해 사용된 전구체의 종류는 금속의 원소에 따라 다를 수 있다. 쉘 층(39)이 아연(Zn)을 포함할 경우, 아연(Zn)의 전구체는 질산 아연(Zinc nitrate hydrate)를 사용하였고, 황(S)을 포함할 경우, 황(S)의 전구체는 황산 나트륨(Sodium sulfide)를 사용하였다. 각 전구체는 0.01 내지 1.0 몰 농도로 증류수에 용해하여 전구체 용액을 준비하였으며, 소자 로드(ROD)를 디핑(Dipping)할 때 용액의 온도는 60℃이고, 디핑 시간은 1시간으로 하였다. 이후 소자 로드(ROD)를 전구체가 용해된 용액에서 꺼낸 뒤, 증류수를 통해 세척한 후 건조를 진행하고, 후속 공정을 발광 소자 샘플(SAMPLE#1~SAMPLE#8)들을 제조하였다.
발광 소자 샘플들은 도 7의 실시예와 유사하게 다중층의 절연막(38)으로 구성하였고, 절연막(38)은 80nm의 두께를 갖는 산화실리콘(SiO2)의 제1 층(38A)과 40nm의 두께를 갖는 산화알루미늄(Al2O3)의 제2 층(38B)을 포함한다. 또한, 쉘 층(39) 및 절연막(38)을 포함하는 발광 소자 샘플(SAMPLE#1~SAMPLE#8)들과의 특성 평가 대비를 위해, 쉘 층(39)과 절연막(38) 중 적어도 어느 하나를 포함하지 않는 발광 소자 샘플(SAMPLE#9~SAMPLE#11)들을 함께 제조하였다. 본 제조예 1에서 제조된 발광 소자 샘플(SAMPLE#1~ SAMPLE#11)들의 구성을 하기 표 1에 도시하였다.
발광 소자 샘플 쉘 층(성분/두께) 절연막(SiO2/Al2O3)
SAMPLE#1 ZnS / 1nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#2 ZnS / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#3 ZnS / 3nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#4 ZnSe / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#5 MgS / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#6 MgSe / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#7 ZnMgS / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#8 ZnMgSe / 2nm SiO2(80nm)/Al2O3(40nm)
SAMPLE#9 - -
SAMPLE#10 - SiO2(80nm)/Al2O3(40nm)
SAMPLE#11 ZnS / 2nm -
<제조예 2: 도핑 영역으로 형성된 쉘 층을 포함하는 발광 소자의 제조>
도 21의 실시예와 같이, 쉘 층(39)이 반도체층들의 외부에 도핑 영역으로 형성되는 발광 소자(30)를 제조하였다. 사파이어(Al2O3) 기판 상에 에피택셜 성장법으로 GaN를 포함하는 제1 반도체층(31)과 제2 반도체층(32), 발광층(36) 및 전극층(37)을 형성한 뒤, 쉘 층(39)를 형성하는 전구체가 녹아있는 용액에 소자 로드(ROD)를 디핑하여 하기 표 2와 같은 발광 소자 샘플(SAMPLE#12~SAMPLE#18)들을 제조하였다.
이 때, 각 발광 소자 샘플(SAMPLE#12~SAMPLE#18)들에서 쉘 층(39)을 형성하기 위해 사용된 전구체의 종류는 금속의 원소에 따라 다를 수 있다. 쉘 층(39)이 아연(Zn)을 포함할 경우, 아연(Zn)의 전구체는 질산 아연(Zinc nitrate hydrate)를 사용하였고, 황(S)을 포함할 경우, 황(S)의 전구체는 황산 나트륨(Sodium sulfide)를 사용하였다. 각 전구체는 0.01 내지 1.0 몰 농도로 증류수에 용해하여 전구체 용액을 준비하였으며, 소자 로드(ROD)를 디핑(Dipping)할 때 용액의 온도는 60℃이고, 디핑 시간은 1시간으로 하였다. 이후 소자 로드(ROD)를 전구체가 용해된 용액에서 꺼낸 뒤, 증류수를 통해 세척한 후 건조를 진행하고, 후속 공정을 발광 소자 샘플(SAMPLE#12~SAMPLE#18)들을 제조하였다.
발광 소자 샘플들은 도 7의 실시예와 유사하게 다중층의 절연막(38)으로 구성하였고, 절연막(38)은 80nm의 두께를 갖는 산화실리콘(SiO2)의 제1 층(38A)과 40nm의 두께를 갖는 산화알루미늄(Al2O3)의 제2 층(38B)을 포함한다. 또한, 쉘 층(39) 및 절연막(38)을 포함하는 발광 소자 샘플(SAMPLE#12~SAMPLE#18)들과의 특성 평가 대비를 위해, 쉘 층(39)과 절연막(38) 중 적어도 어느 하나를 포함하지 않는 발광 소자 샘플(SAMPLE#19~SAMPLE#21)들을 함께 제조하였다. 본 제조예 1에서 제조된 발광 소자 샘플(SAMPLE#12~ SAMPLE#21)들의 구성을 하기 표 2에 도시하였다.
발광 소자 샘플 쉘 층(금속 원소) 절연막(SiO2/Al2O3)
SAMPLE#12 Be SiO2(80nm)/Al2O3(40nm)
SAMPLE#13 Mg SiO2(80nm)/Al2O3(40nm)
SAMPLE#14 Ca SiO2(80nm)/Al2O3(40nm)
SAMPLE#15 Sr SiO2(80nm)/Al2O3(40nm)
SAMPLE#16 Ba SiO2(80nm)/Al2O3(40nm)
SAMPLE#17 Zn SiO2(80nm)/Al2O3(40nm)
SAMPLE#18 Cd SiO2(80nm)/Al2O3(40nm)
SAMPLE#19 - -
SAMPLE#20 - SiO2(80nm)/Al2O3(40nm)
SAMPLE#21 Zn -
<실험예 1: 발광 소자의 발광 특성 평가 1>
상기 제조예 1에서 제조된 발광 소자 샘플(SAMPLE#1~ SAMPLE#11)들의 발광 특성을 평가하였다. 발광 특성 평가는 광 루미네선스(Photoluminescence)를 평가하였고, 방출된 광들 중 중심 파장대역이 445nm인 광들과 560nm인 광들의 세기를 측정하였다. 측정된 광의 세기는 SAMPLE#9의 발광 소자 샘플이 갖는 광의 세기를 1로 하였을 때, 다른 발광 소자 샘플들의 광 세기를 상대적인 수치로 나타내었다. 본 실험예 1에서 수행된 발광 특성 평가의 결과를 하기 표 3으로 도시하였다.
발광 소자 샘플 445nm 광의 세기 560nm 광의 세기
SAMPLE#1 25 0.49
SAMPLE#2 25 0.45
SAMPLE#3 26 0.55
SAMPLE#4 25 0.56
SAMPLE#5 24 0.51
SAMPLE#6 25 0.59
SAMPLE#7 24 0.52
SAMPLE#8 25 0.57
SAMPLE#9 1 1
SAMPLE#10 25 1
SAMPLE#11 1 0.45
<실험예 2: 발광 소자의 발광(Photoluminescence) 특성 평가 2>
상기 제조예 2에서 제조된 발광 소자 샘플(SAMPLE#12~ SAMPLE#21)들의 발광 특성을 평가하였다. 발광 특성 평가는 상기 실험예 1의 방법과 동일하게 광 루미네선스(Photoluminescence)를 평가하였다. 측정된 광의 세기는 SAMPLE#19의 발광 소자 샘플이 갖는 광의 세기를 1로 하였을 때, 다른 발광 소자 샘플들의 광 세기를 상대적인 수치로 나타내었다. 본 실험예 1에서 수행된 발광 특성 평가의 결과를 하기 표 4로 도시하였다.
발광 소자 샘플 445nm 광의 세기 560nm 광의 세기
SAMPLE#12 25 0.42
SAMPLE#13 27 0.32
SAMPLE#14 26 0.49
SAMPLE#15 25 0.51
SAMPLE#16 24 0.48
SAMPLE#17 28 0.37
SAMPLE#18 24 0.32
SAMPLE#19 1 1
SAMPLE#20 27 1
SAMPLE#21 0.9 0.35
상기 제조예 1 및 제조예 2에서 제조된 발광 소자 샘플(SAMPLE#1~ SAMPLE#21)들은 각각 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32)이 질소(N)를 포함한 발광 소자(30)들로써, 중심 파장대역이 청색, 즉 445nm와 인접한 파장을 갖는 광들을 생성할 수 있다. 실험예 1 및 실험예 2에서 측정된 445nm의 광은 발광 소자 샘플이 생성하는 광 중 목표로 하는 파장대역의 광이고, 560nm의 광은 발광 소자 샘플이 생성하는 광 중 목표로 하지 않는 파장대역의 광으로써, 반도체층에 생성된 갈륨(Ga) 공극에 의하여 생성된 광일 수 있다.
상기 표 3 및 표 4를 참조하면, 쉘 층(39) 및 절연막(38)이 생성되지 않은 SAMPLE#9 및 SAMPLE#19의 발광 소자 샘플이 방출하는 445nm 및 560nm의 광의 세기를 1로 하였을 때, 다른 발광 소자 샘플들은 각각 445nm 및 560nm의 광의 세기가 다른 것을 알 수 있다.
표 3과 같이, 무기 화합물로 이루어진 쉘 층(39)을 포함하는 발광 소자 샘플들로써, SAMPLE#1 내지 SAMPLE#8의 발광 소자 샘플들은 445nm의 광의 세기가 25 내외의 수치를 가짐에 따라 SAMPLE#9 대비 매우 강한 세기의 445nm의 광이 생성된 반면, 445nm의 광의 세기가 0.5 내외의 수치를 가짐에 따라 SAMPLE#9 대비 매우 약한 세기의 560nm의 광이 생성된 것을 알 수 있었다. 절연막(38)만을 포함하는 발광 소자 샘플인 SAMPLE#10의 경우 445nm의 광의 세기는 25의 수치를 갖는 반면 560nm의 광의 세기가 1의 수치를 갖고, 쉘 층(39)만을 포함하는 발광 소자 샘플인 SAMPLE#11의 경우 445nm의 광의 세기는 1의 수치를 갖는 반면, 560nm의 광의 세기가 0.45의 수치를 갖는 것을 알 수 있었다. 즉, 제조예 1에서 제조된 발광 소자 샘플들 중, 무기 화합물로 이루어진 쉘 층(39)을 포함하는 발광 소자 샘플들은 목표로 하는 파장대역인 445nm의 광의 세기가 강하고 560nm의 광의 세기가 약한 것을 알 수 있었다. 이로부터 무기 화합물로 이루어진 쉘 층(39)이 반도체층에 형성된 결함을 보상하여 원하지 않는 560nm의 광이 생성되는 것을 억제하는 것을 알 수 있다.
표 4와 같이, 도핑 영역으로 형성된 쉘 층(39)을 포함하는 발광 소자 샘플들로써, SAMPLE#12 내지 SAMPLE#18의 발광 소자 샘플들은 445nm의 광의 세기가 25 내외의 수치를 가짐에 따라 SAMPLE#19 대비 매우 강한 세기의 445nm의 광이 생성된 반면, 445nm의 광의 세기가 0.5 내외의 수치를 가짐에 따라 SAMPLE#19 대비 매우 약한 세기의 560nm의 광이 생성된 것을 알 수 있었다. 절연막(38)만을 포함하는 발광 소자 샘플인 SAMPLE#20의 경우 445nm의 광의 세기는 27의 수치를 갖는 반면 560nm의 광의 세기가 1의 수치를 갖고, 쉘 층(39)만을 포함하는 발광 소자 샘플인 SAMPLE#21의 경우 445nm의 광의 세기는 0.9의 수치를 갖는 반면, 560nm의 광의 세기가 0.35의 수치를 갖는 것을 알 수 있었다. 즉, 제조예 2에서 제조된 발광 소자 샘플들 중, 무기 화합물로 이루어진 쉘 층(39)을 포함하는 발광 소자 샘플들은 목표로 하는 파장대역인 445nm의 광의 세기가 강하고 560nm의 광의 세기가 약한 것을 알 수 있었다. 이로부터 도핑 영역으로 형성된 쉘 층(39)이 반도체층에 형성된 결함을 보상하여 원하지 않는 560nm의 광이 생성되는 것을 억제하는 것을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
21: 제1 전극 22: 제2 전극
30: 발광 소자
31, 32, 33, 34, 35: 제1 내지 제5 반도체층
36: 발광층
37: 전극층
38: 절연막 39: 쉘 층
CNE1, CNE2: 접촉 전극
BNL1: 제1 뱅크 BNL2: 제2 뱅크
PAS1, PAS2, PAS3, PAS4: 제1 내지 제4 절연층

Claims (20)

  1. 제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되고 2가 금속 원소를 함유한 쉘 층; 및
    상기 쉘 층의 외면을 덮으며 적어도 상기 발광층의 측면을 둘러싸도록 배치된 절연막을 포함하는 발광 소자.
  2. 제1 항에 있어서,
    상기 제2 반도체층 상에 배치된 전극층을 더 포함하고,
    상기 절연막은 상기 발광층과 상기 제2 반도체층을 포함하여 상기 전극층의 외면 중 적어도 일부를 둘러싸도록 배치된 발광 소자.
  3. 제2 항에 있어서,
    상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면 상에 직접 배치되어, 적어도 상기 제1 반도체층과 물리적 계면을 형성하는 발광 소자.
  4. 제3 항에 있어서,
    상기 쉘 층은 ZnS, ZnSe, MgS, MgSe, ZnMgS, 및 ZnMgSe 중 적어도 어느 하나를 포함하는 발광 소자.
  5. 제3 항에 있어서,
    상기 쉘 층은 두께가 0.5nm 내지 10nm의 범위를 갖는 발광 소자.
  6. 제2 항에 있어서,
    상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에서 상기 2가 금속 원소가 도핑된 영역을 형성하는 발광 소자.
  7. 제6 항에 있어서,
    상기 2가 금속 원소는 Be, Mg, Ca, Sr, Ba, Zn 및 Cd 중 어느 하나인 발광 소자.
  8. 제6 항에 있어서,
    상기 쉘 층의 상기 2가 금속 원소의 도핑량은 1010/cm3 내지 1018/cm3의 범위를 갖는 발광 소자.
  9. 제8 항에 있어서,
    상기 쉘 층의 두께는 0.1Å 내지 50Å의 범위를 갖는 발광 소자.
  10. 제2 항에 있어서,
    상기 절연막은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 질화알루미늄, 산화알루미늄, 산화티타늄, 산화지르코늄 및 산화하프늄 중 어느 하나를 포함하는 단일층 또는 다중층으로 이루어지고,
    상기 절연막의 두께는 10nm 내지 200nm의 범위를 갖는 발광 소자.
  11. 제10 항에 있어서,
    상기 절연막은 상기 쉘 층 상에 직접 배치된 제1 층 및 상기 제1 층 상에 직접 배치된 제2 층을 포함하고,
    상기 제1 층은 실리콘 산화물로 이루어지고 상기 제2 층은 산화알루미늄으로 이루어진 발광 소자.
  12. 제2 항에 있어서,
    상기 제1 반도체층과 상기 발광층 사이에 배치된 제3 반도체층, 상기 제2 반도체층과 상기 발광층 사이에 배치된 제4 반도체층 및 상기 제2 반도체층과 상기 제4 반도체층 사이에 배치된 제5 반도체층을 더 포함하고,
    상기 쉘 층은 상기 제3 반도체층, 상기 제4 반도체층 및 상기 제5 반도체층의 측면에도 형성된 발광 소자.
  13. 대상 기판 상에 서로 이격된 복수의 소자 로드들을 형성하는 단계;
    상기 소자 로드의 외면에 부분적으로 형성되고 2가 금속 원소를 함유한 쉘 층 및 상기 쉘 층 상에 배치된 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 소자 로드를 상기 대상 기판으로부터 분리하는 단계를 포함하는 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 소자 로드들을 형성하는 단계는 상기 대상 기판 상에 복수의 반도체층들을 형성하여 반도체 구조물을 형성하는 단계; 및 상기 반도체 구조물을 상기 대상 기판의 상면에 수직한 방향으로 식각하는 단계를 포함하는 발광 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 쉘 층 및 상기 절연막을 형성하는 공정은,
    상기 소자 로드들이 형성된 상기 대상 기판을 상기 쉘 층을 형성하는 전구체 물질이 혼합된 용액 내에 침지시켜 상기 소자 로드들을 감싸는 쉘 물질층을 형성하는 단계,
    상기 쉘 물질층 상에 절연피막을 형성하는 단계; 및
    상기 쉘 물질층 및 상기 절연피막을 부분적으로 제거하여 상기 소자 로드의 상면을 노출하여 상기 쉘 층 및 상기 절연막을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 소자 로드는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고,
    상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되는 발광 소자의 제조 방법.
  17. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극;
    상기 제1 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 발광 소자는,
    제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에 형성되고 2가 금속 원소를 함유한 쉘 층; 및
    상기 쉘 층의 외면을 덮으며 적어도 상기 발광층의 측면을 둘러싸도록 배치된 절연막을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극 및 상기 발광 소자들의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자들의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면 상에 직접 배치되어, 적어도 상기 제1 반도체층과 물리적 계면을 형성하고,
    상기 쉘 층은 ZnS, ZnSe, MgS, MgSe, ZnMgS, 및 ZnMgSe 중 적어도 어느 하나를 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 쉘 층은 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면에서 상기 2가 금속 원소가 도핑된 영역을 형성하는 표시 장치.
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