KR20230107113A - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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Abstract

발광 소자, 이의 제조 방법 및 표시 장치가 제공된다. 발광 소자의 제조 방법은 베이스 기판을 준비하고, 상기 베이스 기판 상에 제1 반도체 재료층, 발광 재료층, 제2 반도체 재료층, 및 전극 재료층을 형성하는 단계, 상기 제1 반도체 재료층, 상기 발광 재료층, 상기 제2 반도체 재료층, 및 상기 전극 재료층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 서로 이격된 복수의 반도체 로드들을 형성하는 단계, 상기 반도체 로드들이 형성된 상기 베이스 기판은 전구체 물질을 포함하는 용액에 침지시켜 졸-겔 공정을 통해 상기 반도체 로드의 측면을 둘러싸는 절연막을 형성하는 단계, 및 상기 절연막이 형성된 상기 반도체 로드들을 상기 베이스 기판에서 분리하여 복수의 발광 소자들을 형성하는 단계를 포함하고, 상기 발광 소자는 외부 양자 효율이 20.2±0.6%이다.

Description

발광 소자, 이의 제조 방법 및 표시 장치{LIGHT EMITTING ELEMENT, METHOD FOR FABRICATING THE SAME AND DISPLAY DEVICE}
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 표면에 형성되는 결함을 최소화하여 발광 효율이 향상된 발광 소자, 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 발광 효율이 향상된 발광 소자를 포함하여 표시 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 베이스 기판을 준비하고, 상기 베이스 기판 상에 제1 반도체 재료층, 발광 재료층, 제2 반도체 재료층, 및 전극 재료층을 형성하는 단계, 상기 제1 반도체 재료층, 상기 발광 재료층, 상기 제2 반도체 재료층, 및 상기 전극 재료층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 서로 이격된 복수의 반도체 로드들을 형성하는 단계, 상기 반도체 로드들이 형성된 상기 베이스 기판은 전구체 물질을 포함하는 용액에 침지시켜 졸-겔 공정을 통해 상기 반도체 로드의 측면을 둘러싸는 절연막을 형성하는 단계, 및 상기 절연막이 형성된 상기 반도체 로드들을 상기 베이스 기판에서 분리하여 복수의 발광 소자들을 형성하는 단계를 포함하고, 상기 발광 소자는 외부 양자 효율이 20.2±0.6%이다.
상기 졸-겔 공정은 25℃내외의 온도에서 15분 내지 60분 동안 수행될 수 있다.
상기 절연막의 두께는 23nm 내지 80nm의 범위를 가질 수 있다.
상기 졸-겔 공정은 1회 이상 수행되고, 상기 절연막은 상기 반도체 로드들을 둘러싸는 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함할 수 있다.
상기 제1 층을 형성하는 졸-겔 공정의 공정 시간은 상기 제2 층을 형성하는 졸-겔 공정의 공정 시간과 동일하고, 상기 제1 층과 상기 제2 층의 두께는 서로 동일할 수 있다.
상기 제1 층을 형성하는 졸-겔 공정의 상기 전구체 물질은 상기 제2 층을 형성하는 졸-겔 공정의 상기 전구체 물질과 다르고, 상기 제1 층과 상기 제2 층은 서로 다른 재료를 포함할 수 있다.
상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 산화 알루미늄(AlOx)을 포함할 수 있다.
상기 반도체 로드들을 분리하는 단계 전에, 상기 절연막이 형성된 상기 반도체 로드들을 열처리하는 공정을 더 포함할 수 있다.
상기 열처리 공정은 250℃내외의 온도에서 60분 동안 수행될 수 있다.
상기 반도체 로드들을 형성하는 단계는 상기 제1 반도체 재료층, 상기 발광 재료층, 상기 제2 반도체 재료층, 및 상기 전극 재료층을 건식 식각하는 제1 식각 단계, 및 상기 제1 식각 단계 이후에 습식 식각 공정으로 수행되는 제2 식각 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 및 적어도 상기 발광층의 외면을 둘러싸는 절연막을 포함하고, 외부 양자 효율이 20.2±0.6%이다.
상기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다.
상기 절연막의 두께는 23nm 내지 80nm의 범위를 가질 수 있다.
상기 절연막은 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함할 수 있다.
상기 제1 층과 상기 제2 층은 각각 서로 동일한 재료를 포함하고, 서로 동일한 두께를 가질 수 있다.
상기 제1 층과 상기 제2 층은 서로 다른 재료를 포함하고, 상기 제1 층의 두께는 상기 제2 층의 두께보다 클 수 있다.
상기 제1 층은 실리콘 산화물(SiOx)을 포함하고, 상기 제2 층은 산화 알루미늄(AlOx)을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 발광 소자, 상기 발광 소자 상에 배치된 제2 절연층, 상기 제2 절연층 상에서 상기 제1 전극 상에 배치되고 상기 제1 단부와 접촉하는 제1 연결 전극, 상기 제2 절연층 상에서 상기 제2 전극 상에 배치되고 상기 제2 단부와 접촉하는 제2 연결 전극, 및 상기 제2 절연층 및 상기 제2 연결 전극 상에 배치되고 상기 제1 연결 전극 하부에 배치된 제3 절연층을 포함하고, 상기 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 및 적어도 상기 발광층의 외면을 둘러싸는 절연막을 포함하고, 외부 양자 효율이 20.2±0.6%이다.
상기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하고, 두께는 23nm 내지 80nm의 범위를 가질 수 있다.
상기 절연막은 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 반도체층들을 둘러싸는 절연막이 졸-겔 공정으로 형성되어 발광 소자의 발광 효율, 및 전기적 특성이 우수할 수 있다.
일 실시예에 따른 표시 장치는 발광 소자를 포함하여 발광 효율이 높을 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 6은 도 5의 E1-E1'선을 따라 자른 단면도이다.
도 7은 도 5의 E2-E2'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9는 도 8의 발광 소자의 단면도이다.
도 10은 다른 실시예에 따른 발광 소자의 단면도이다.
도 11 내지 도 20은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 단면도들이다.
도 21 및 도 22는 제조예 1 및 제조예 2의 LED 소자의 판크로마틱 CL 평가를 보여주는 현미경 사진이다.
도 23은 제조예 1 및 제조예 2의 LED 소자의 PL 강도 평가 결과를 보여주는 그래프이다.
도 24 및 도 25는 제조예 1 및 제조예 2의 LED 소자의 PL 강도 평가와 형광 여기-방출 스펙트럼 평가 결과를 나타내는 이미지들이다.
도 26은 제조예 1 및 제조예 2의 LED 소자의 정규화된 PL 강도 곡선을 보여주는 그래프이다.
도 27 및 도 28은 제조예 1 및 제조예 2의 LED 소자의 황색 발광 평가 결과를 보여주는 이미지들이다.
도 29 내지 도 31은 제조예 1 및 제조예 2의 LED 소자의 PL 강도를 보여주는 그래프들이다.
도 32는 제조예 1 및 제조예 2의 LED 소자의 표면을 보여주는 고각 환형 암 시야 주사 투과 전자 현미경(High-angle annular dark-field scanning transmission electron microscopy, HAADF-STEM) 사진들이다.
도 33은 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 XPS 코어 레벨 스펙트럼을 보여주는 그래프들이다.
도 34는 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 XPS 코어 레벨 스펙트럼으로부터 얻어진 갈륨 3d 오비탈의 비율을 나타내는 그래프이다.
도 35는 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 전자 스핀 공명(Electron spin resonance, ESR) 스펙트럼이다.
도 36은 도 35의 ESR 스펙트럼을 통해 얻어진 질소 분할 간극(N-N)N0 결함의 비율을 나타내는 그래프이다.
도 37은 제조예 1 및 제조예 2의 LED 소자의 MQW층과 SiO2 절연층의 전자 에너지 손실 스펙트럼(Electron energy loss spectrum, EEL spectrum)이 얻어진 영역에서의 고분해능 주사 투과 전자 현미경(High resolution scanning transmission electron microscopy, HR-STEM) 사진들이다.
도 38은 도 37의 제조예 1 및 제조예 2에서 특정 영역에서 얻어진 N-K 에너지 손실 에지 근방 스펙트럼(N-K Energy-loss near-near Spectrum, N-K ELNES)을 보여주는 그래프들이다.
도 39는 제조예 1의 LED 소자에서 졸-겔 공정의 조건에 따라 달라지는 SiO2 절연막의 두께 변화를 보여주는 투과 전자 현미경(Transmission electron microscopy, TEM) 이미지들이다.
도 40은 제조예 1의 LED 소자의 졸-겔 공정 반응 시간에 따른 SiO2 절연막의 두께 변화를 보여주는 그래프이다.
도 41은 도 39에서 제조된 LED 소자의 PL 강도(PL intensity) 평가 결과를 보여주는 그래프이다.
도 42는 제조예 1, 제조예 2, 및 열처리된 LED 소자의 EGA-MS와 Py-CG/MS 평가 결과를 나타내는 그래프이다.
도 43은 제조예 1의 LED 소자의 열처리 공정에 따른 캐리어 수명 평가 및 전기적 특성 평가 결과를 보여주는 그래프이다.
도 44는 제조예 1 및 제조예 2의 LED 소자를 이용한 전기 발광 강도(EL intensity), 및 외부 양자 효율(External quantum efficiency, EQE) 평가 결과를 보여주는 사진들 및 그래프들이다.
도 45는 제조예 1 및 제조예 2의 LED 소자의 전압에 따른 전류 밀도(J-V) 그래프들이다.
도 46은 다른 실시예에 따른 표시 장치의 단면도이다.
도 47은 다른 실시예에 따른 표시 장치의 일 서브 화소를 보여주는 평면도이다.
도 48은 도 47의 E3-E3'선을 따라 자른 단면도이다.
도 49는 도 47의 E4-E4'선을 따라 자른 단면도이다.
도 50은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 보여주는 평면도이다.
도 51은 도 50의 E5-E5'선을 따라 자른 단면도이다.
도 52는 도 50의 E6-E6'선을 따라 자른 단면도이다.
도 53은 도 50의 E7-E7'선을 따라 자른 단면도이다.
도 54 내지 도 56은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 57 및 도 58은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 서로 다른 도전층으로 이루어지고 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 연결될 수 있다. 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 다른 스캔 라인으로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다. 다만, 이에 제한되지 않는다.
도 4를 참조하면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 5를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2)들은 대체로 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)을 이격되어 배치될 수 있다.
예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 및 제2 격벽(BP2)을 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 격벽(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 격벽(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 격벽(BP1, BP2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)에서 서로 이격되거나 분리될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 후술할 바와 같이, 뱅크층(BNL)은 표시 장치(10)의 컬러 제어 구조물들이 배치되는 영역을 형성할 수도 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 격벽(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 6은 도 5의 E1-E1'선을 따라 자른 단면도이다. 도 7은 도 5의 E2-E2'선을 따라 자른 단면도이다.
도 6은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 7은 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.
도 5에 더하여 도 6 및 도 7을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함하는 배선 기판(101)을 포함할 수 있다. 또한, 표시 장치(10)는 배선 기판(101) 상에 배치된 복수의 전극(RME; RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE; CNE1, CNE2)을 포함할 수 있다. 배선 기판(101)의 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 패드 영역(PDA)에는 배치되지 않을 수 있다. 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 버퍼층(BL) 상에 전면적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 도 3을 참조하여 상술한 스위칭 트랜지스터들 중 어느 하나일 수 있다. 제2 트랜지스터(T2)는 도 3의 데이터 라인(DTL)으로부터 인가된 신호를 제1 트랜지스터(T1)에 전달하거나, 도 3의 초기화 전압 배선(VIL)으로부터 인가된 신호를 스토리지 커패시터의 타 전극으로 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 배선 기판(101)의 비아층(VIA) 상에 배치된 표시 소자층으로서, 격벽(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 배선 기판(101) 상에 배치된 복수의 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
격벽(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 격벽(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 격벽(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 격벽(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 격벽(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 격벽(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 격벽(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
격벽(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 격벽(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 격벽(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 격벽(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽(BP1, BP2)보다 높을 수 있고, 그 두께는 격벽(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 격벽(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 격벽(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 격벽(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 격벽(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부와 접촉할 수 있다.
표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)과 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlInGaN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 상대적으로 작은 직경, 및 크기를 가질 수 있고, 크기가 작아짐에 따라 외부 양자 효율(External quantum efficiency, EQE)도 다른 무기 발광 다이오드에 비해 작을 수 있다. 또한, 발광 소자(ED)의 제조 공정에서 반도체층(31, 32)들, 및 발광층(36)에 형성될 수 있는 표면 결함(Defect)도 외부 양자 효율을 낮추는 요소가 될 수 있다.
후술할 바와 같이, 발광 소자(ED)는 에피택셜 성장법(Epitaxial growth)을 통해 기판 상에 성장될 수 있다. 몇몇 실시예에서, 발광 소자(ED)의 반도체층(31, 32)들, 발광층(36) 및 전극층(37)은 이들 각각과 동일한 재료로 이루어지고 순차적으로 적층된 반도체 재료층이 마스크 패턴을 따라 적층된 방향, 예를 들어 성장 기판의 수직한 방향으로 식각되어 형성될 수 있다. 반도체 재료층들의 식각 공정에서, 반도체층(31, 32)들, 및 발광층(36)의 식각되어 노출된 표면에는 결함들이 발생할 수 있다. 크기가 작은 발광 소자(ED)에 있어서, 반도체층(31, 32)들, 및 발광층(36)에 생긴 결함들은 발광 소자(ED)의 외부 양자 효율에 큰 영향을 미칠 수 있다.
발광 소자(ED)의 반도체층(31, 32)들, 및 발광층(36)에 생긴 결함들은 발광 소자(ED)의 전기적 특성, 및 광학적 특성에 영향을 줄 수 있고, 결과적으로 표시 장치(10)의 발광 효율에도 영향을 줄 수 있다. 반도체층(31, 32)들, 및 발광층(36) 표면에 형성되는 결함을 줄이거나 제어할 수 있다면 발광 소자(ED)의 전기적, 광학적 특성이 향상되고, 표시 장치(10)의 발광 효율도 개선될 수 있다.
일 실시예에 따른 발광 소자(ED)는 반도체층(31, 32)들, 및 발광층(36)의 표면을 둘러싸는 절연막(38)이 졸-겔(Sol-gel) 공정을 통해 형성될 수 있고, 반도체층(31, 32)들, 및 발광층(36) 표면에 형성될 수 있는 결합을 줄이거나 최소화할 수 있다.
반도체 재료층들의 식각 공정에서 노출된 표면에는 많은 결함, 예컨대 댕글링 본드, 스트레인 완화에 기인한 결함, 또는 식각 공정에 의한 손상 등이 생길 수 있다. 발광 소자(ED)의 반도체층들에 생긴 결함은 발광 소자(ED)의 외부 양자 효율을 낮추는 요소가 될 수 있는데, 반도체층들을 둘러싸는 절연막(38)은 결함에 의한 손상을 줄이거나 이를 치유(Cure)하여 외부 양자 효율이 낮아지는 것을 최소화할 수 있다. 절연막(38)을 형성하는 공정은 열 공정, 플라즈마 공정이 수반되는 화학 공정으로서, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 공정으로 수행될 수 있다. 다만, 절연막(38)을 형성하는 과정에서 상술한 공정들이 진행됨에 따라 반도체층 표면은 결함에 취약한 환경에 노출되고, 절연막(38) 형성에 의한 결함 완화 효과가 떨어질 수 있다.
일 실시예에 따른 발광 소자(ED)는 절연막(38)이 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 달리 열 공정, 플라즈마 공정을 포함하지 않는 졸-겔 공정을 통해 형성될 수 있다. 발광 소자(ED)의 절연막(38)은 졸-겔 공정을 통해 형성되므로, 다른 화학적 증착 공정과 달리 원자 간 결합 반응이 없이 반도체층(31, 32) 및 발광층(36)의 표면에 흡착되면서 형성될 수 있다. 그에 따라, 발광 소자(ED)의 반도체층(31, 32) 및 발광층(36)의 표면에 생성될 수 있는 결함 및 댕글링 결합(Dangling bond)이 최소화될 수 있다. 발광 소자(ED)는 광학 특성이 향상되고, 높은 외부 양자 효율, 임계 전압 미만에서 낮은 누설 전류를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 외부 양자 효율이 20.2±0.6%의 값을 가질 수 있다.
몇몇 실시예에서, 발광 소자(ED)의 절연막(38)은 두께(TH)가 23nm 내지 80nm의 범위를 가질 수 있다. 절연막(38)은 졸-겔 공정의 공정 조건에 따라 그 두께(TH)가 달라질 수 있는데, 적어도 23nm 이상의 두께를 가질 수 있다. 발광 소자(ED)의 절연막(38)이 23nm 이하의 두께를 갖는다면, 발광 소자(ED)의 보호 및 광학 특성 향상을 위한 효과가 떨어질 수 있다. 발광 소자(ED)의 절연막(38)이 80nm 이상의 두께를 갖는다면, 발광 소자(ED)의 직경이 너무 커짐에 따라 표시 장치(10)에 적용이 용이하지 않을 수 있다. 발광 소자(ED)는 절연막(38)의 두께가 두꺼워질수록 외부 양자 효율, 및 전기적 특성이 더 향상될 수 있다. 또는, 발광 소자(ED)는 한 층 이상의 절연막(38)이 적층될 수 있다.
도 10은 다른 실시예에 따른 발광 소자의 단면도이다.
도 10을 참조하면, 발광 소자(ED)는 절연막(38)이 제1 층(38_1) 및 제2 층(38_2)을 포함할 수 있다. 제1 층(38_1)은 발광 소자(ED)의 반도체층(31, 32) 및 발광층(36)과 직접 접촉하는 층이고, 제2 층(38_2)은 제1 층(38_1)을 둘러싸는 층일 수 있다.
제1 층(38_1)과 제2 층(38_2)은 각각 졸-겔 공정으로 수행되어 형성되고, 제1 층(38_1)과 제2 층(38_2)은 서로 동일한 재료로 이루어지거나, 서로 다른 재료로 이루어질 수 있다. 예를 들어, 제1 층(38_1)과 제2 층(38_2)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다. 또는, 제1 층(38_1)이 상기 물질들 중 어느 하나를 포함하는 경우, 제2 층(38_2)은 제1 층(38_1)과 다른 물질을 포함할 수 있다.
제1 층(38_1)과 제2 층(38_2)이 서로 동일한 재료를 포함하는 실시예에서, 제1 층(38_1)과 제2 층(38_2)은 서로 동일한 전구체 물질을 포함하는 용액으로 졸-겔 공정이 반복 수행되어 형성될 수 있다. 이 경우, 제1 층(38_1)과 제2 층(38_2)의 두께(TH1, TH2)는 서로 동일하거나 다를 수 있다. 예를 들어, 졸-겔 공정의 공정 시간 및 전구체 물질의 함량이 서로 동일할 경우, 제1 층(38_1)의 제1 두께(TH1)와 제2 층(38_2)의 제2 두께(TH2)는 서로 동일할 수 있다. 반면, 졸-겔 공정의 공정 시간 및 전구체 물질의 함량이 서로 다를 경우, 제1 층(38_1)의 제1 두께(TH1)와 제2 층(38_2)의 제2 두께(TH2)는 서로 다를 수 있다.
제1 층(38_1)과 제2 층(38_2)이 서로 다른 재료를 포함하는 실시예에서, 제1 층(38_1)과 제2 층(38_2)은 서로 다른 전구체 물질을 포함하는 용액으로 졸-겔 공정이 반복 수행되어 형성될 수 있다. 이 경우, 제1 층(38_1)과 제2 층(38_2)의 두께(TH1, TH2)는 서로 동일하거나 다를 수 있다. 예를 들어, 졸-겔 공정의 공정 시간 및 전구체 물질의 함량이 서로 동일할 경우, 제1 층(38_1)의 제1 두께(TH1)와 제2 층(38_2)의 제2 두께(TH2)는 서로 동일할 수 있다. 반면, 졸-겔 공정의 공정 시간 및 전구체 물질의 함량이 서로 다를 경우, 제1 층(38_1)의 제1 두께(TH1)와 제2 층(38_2)의 제2 두께(TH2)는 서로 다를 수 있다.
예시적인 실시예에서, 발광 소자(ED)는 절연막(38)이 제1 층(38_1) 및 제2 층(38_2)이 각각 동일한 재료를 포함하고, 제1 두께(TH1)와 제2 두께(TH2)가 서로 동일할 수 있다. 또는, 다른 실시예에서, 발광 소자(ED)는 절연막(38)이 제1 층(38_1)과 제2 층(38_2)이 서로 다른 재료를 포함하고, 제1 두께(TH1)는 제2 두께(TH2)보다 클 수 있다. 다만, 이에 제한되지 않는다.
이하, 일 실시예에 따른 발광 소자의 제조 방법에 대하여 설명하기로 한다.
도 11 내지 도 20은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 단면도들이다. 도 11 내지 도 20에서는 발광 소자(ED)들의 제조 공정을 순서대로 도시하고 있다.
도 10을 참조하면, 베이스 기판(1000)을 준비하고, 베이스 기판(1000) 상에 제1 반도체 재료층(310), 발광 재료층(360), 제2 반도체 재료층(320), 및 전극 재료층(370)을 순차적으로 형성한다.
베이스 기판(1000)은 하부 기판(1100) 및 하부 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다. 하부 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 하부 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 하부 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
버퍼 물질층(1200)은 그 위에 형성되는 제1 반도체 재료층(310)과 하부 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 실질적으로 제1 반도체 재료층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질이거나, 도핑 농도가 제1 반도체 재료층(310)보다 작을 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
베이스 기판(1000) 상에는 복수의 반도체 재료층들이 형성될 수 있다. 에피택셜법(Epitaxial)에 의해 성장되는 복수의 반도체 재료층들은 시드(Seed) 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 재료층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
반도체 재료층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 예를 들어, 일 실시예에 따른 발광 소자(ED)와 같이, 제1 반도체층(31), 제2 반도체층(32) 및 발광층(36)이 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 어느 하나를 포함하는 실시예에서, 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3)일 수 있고, 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있다. 다만, 이에 제한되지 않는다. 복수의 반도체 재료층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다. 이하에서는, 복수의 반도체 재료층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(ED)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1000) 상에는 제1 반도체 재료층(310), 발광 재료층(360), 제2 반도체 재료층(320), 및 전극 재료층(370)이 형성될 수 있다. 베이스 기판(1000) 상에 배치되는 재료층들은 각각 발광 소자(ED)의 반도체층(31, 32), 발광층(36) 및 전극층(37)에 각각 대응될 수 있다. 예를 들어, 제1 반도체 재료층(310)은 제1 반도체층(31)에 대응되고, 발광 재료층(360) 및 제2 반도체 재료층(320)은 각각 발광층(36)과 제2 반도체층(32)에 대응될 수 있다. 즉, 상기 각 재료층들은 발광 소자(ED)의 각 반도체층(31, 32) 및 발광층(36)과 동일한 물질을 포함할 수 있다.
다음으로, 도 12 내지 도 16을 참조하면, 반도체 재료층(310, 320), 발광 재료층(360), 및 전극 재료층(370)을 식각하여 서로 이격된 반도체 로드들을 형성한다. 일 실시예에 따르면, 반도체 재료층(310, 320), 발광 재료층(360), 및 전극 재료층(370)을 식각하는 단계는 전극 재료층(370) 상에 마스크층을 형성하는 단계(1st etching), 마스크층을 따라 반도체 재료층(310, 320) 등을 식각하는 복수의 식각 공정(2nd etching, 3rd etching)을 포함할 수 있다.
먼저, 도 12에 도시된 바와 같이, 전극 재료층(370) 상에 복수의 마스크층(1610, 1620, 1630)들을 형성한다. 복수의 마스크층(1610, 1620, 1630)은 전극 재료층(370) 상에 배치된 제1 절연 마스크층(1610)과 제2 절연 마스크층(1620), 및 제2 절연 마스크층(1620) 상에 배치된 마스크 패턴(1630)들을 포함할 수 있다. 제1 절연 마스크층(1610)과 제2 절연 마스크층(1620)은 후속 공정에서 마스크 패턴(1630)들이 이격된 공간을 따라 식각된 형태를 가질 수 있다. 절연 마스크층(1610, 1620) 및 마스크 패턴(1630)들의 이격된 공간을 따라 반도체 재료층(310, 320, 360, 370)들은 식각될 수 있다. 몇몇 실시예에서 마스크 패턴(1630)은 서로 동일한 직경 또는 폭을 가질 수 있다. 반도체 재료층(310, 320) 중 마스크 패턴(1630)이 배치된 부분과 중첩하여 식각되지 않는 부분은 발광 소자(ED)를 구성하는 반도체 로드를 형성할 수 있다. 또한, 마스크 패턴(1630)이 갖는 직경은 실질적으로 발광 소자(ED)의 직경과 동일할 수 있다. 마스크 패턴(1630)들이 동일한 직경 또는 폭을 가짐에 따라 발광 소자(ED)들도 실질적으로 동일한 직경을 가질 수 있다.
제1 절연 마스크층(1610)과 제2 절연 마스크층(1620)은 절연성 물질을 포함하고, 마스크 패턴(1630)은 금속 재료를 포함할 수 있다. 예를 들어, 절연 마스크층(1610, 1620)들은 각각 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy) 등일 수 있다. 마스크 패턴(1630)은 크롬(Cr)과 같은 금속을 포함할 수 있으나, 이에 제한되지 않는다.
이어, 도 13 내지 도 15에 도시된 바와 같이, 마스크 패턴(1630)을 따라 절연 마스크층(1610, 1620)을 식각하는 제1 식각 공정(1st etching), 및 식각된 절연 마스크층(1610, 1620)을 따라 반도체 재료층(310, 320)을 식각하는 제2 및 제3 식각 공정(2nd etching, 3rd etching)을 수행한다. 각 식각 공정들은 베이스 기판(1000)의 상면에 수직한 방향으로 수행될 수 있다.
상기 식각 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 식각 공정(1st etching)은 마스크 패턴(1630)들이 서로 이격된 영역에 노출된 절연 마스크층(1610, 1620)을 식각하는 공정으로 수행될 수 있다. 절연 마스크층(1610, 1620)들은 마스크 패턴(1630)을 따라 식각된 형태로 형성될 수 있고, 하부의 반도체 재료층들을 식각하는 마스크로서 기능할 수 있다.
이어, 마스크 패턴(1630) 및 식각된 절연 마스크층(1610, 1620)들을 마스크로 하여 반도체 재료층들을 식각한다. 상기 반도체 재료층들을 식각하는 공정은 건식 식각 공정으로 수행되는 제2 식각 공정(2nd etching)과, 제2 식각 공정(2nd etching) 이후에 수행되는 습식 식각 공정인 제3 식각 공정(3rd etching)을 포함할 수 있다.
제2 식각 공정(2nd etching)에서는 반도체 재료층들이 베이스 기판(1000)의 상면에 수직한 방향으로 식각되어 서로 이격된 반도체 로드들이 형성될 수 있다. 다만, 본 식각 공정에서는 반도체 로드들의 측면이 베이스 기판(1000)의 상면에 수직하지 않고 경사진 형상을 가질 수 있다. 반도체 로드들의 측면이 베이스 기판(1000)에 수직하게 형성되도록 제3 식각 공정(3rd etching)이 수행될 수 있다. 제2 식각 공정(2nd etching)과 제3 식각 공정(3rd etching)은 각각 건식 식각 및 습식 식각 공정으로 수행될 수 있고, 본 식각 공정에 의해 베이스 기판(1000) 상에는 서로 이격된 반도체 로드들이 형성될 수 있다. 반도체 로드들은 각각 제1 반도체 재료층(310), 발광 재료층(360), 제2 반도체 재료층(320) 및 전극 재료층(370)을 포함할 수 있다.
다만, 상술한 바와 같이, 식각 공정에 의해 형성된 반도체 로드들의 측면 또는 표면은 많은 손상이 생길 수 있다. 이러한 표면 손상에 의해 발광 소자(ED)들은 반도체층 내에서 비정상적인 재결합이 발생할 수 있고, 발광 소자(ED)의 광 효율, 및 전기적 특성이 저하될 수 있다. 이러한 성능 저하를 최소화하기 위해, 발광 소자(ED)는 반도체층(31, 32, 36, 37)들의 적어도 측면을 둘러싸는 절연막(38)을 포함할 수 있다. 특히, 일 실시예에 따른 발광 소자(ED)는 졸-겔(Sol-gel) 공정으로 형성되는 절연막(38)을 포함할 수 있다.
다음으로, 도 17 및 도 18을 참조하면, 반도체 로드(300)의 측면을 부분적으로 둘러싸는 절연막(38)을 형성한다. 절연막(38)을 형성하는 공정은 반도체 로드의 외면을 둘러싸도록 절연 재료층(380)을 형성한 뒤, 반도체 로드의 상면 상면이 노출되도록 절연 재료층(380)을 부분적으로 제거하는 공정을 수행하여 형성될 수 있다.
절연막(38)은 반도체 로드의 외면에 형성되는 절연층으로서, 수직으로 식각된 반도체 로드의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 일 실시예에 따르면, 절연막(38) 및/또는 절연 재료층(380)은 졸-겔(Sol-gel) 공정을 통해 형성될 수 있다.
졸-겔 공정은 절연막(38) 및/또는 절연 재료층(380)을 구성하는 재료의 전구체 물질을 포함하는 용액(SOL)에 반도체 로드(300)들, 또는 반도체 로드(300)와 베이스 기판(1000)을 침지시키고, 다른 반응물을 더 첨가하여 이들을 교반하는 공정으로 수행될 수 있다. 졸-겔 공정은 다른 화학적 공정, 예를 들어 화학적 기상 증착법(CVD), 또는 원자층 증착법(ALD)에 비해 상대적으로 공정 조건이 가혹하지 않을 수 있다. 예를 들어, 졸-겔 공정은 상기 전구체 물질을 포함하는 용액(SOL)에 반도체 로드들을 침지시킨 뒤, 반응물을 용액(SOL)에 첨가하여 저온의 온도에서 반응시키는 공정으로 수행될 수 있다.
몇몇 실시예에서, 졸-겔 공정은 용액(SOL)에 반도체 로드들을 침지시킨 뒤, 25℃ 내외의 온도 범위에서 15분 내지 80분, 또는 60분 내외의 시간동안 용액(SOL)을 교반시키는 공정으로 수행될 수 있다. 졸-겔 공정의 반응 온도는 다른 증착 공정에 비해 저온에서 수행됨에 따라, 반도체 로드에 가해지는 손상, 또는 데미지가 적을 수 있다. 특히, 다른 증착 공정은 절연 재료층(380)의 온전한 형성을 위해 고온 공정, 또는 플라즈마를 조사하는 공정 등이 수행될 수 있는데, 졸-겔 공정은 상술한 공정이 없으므로 반도체 로드의 결함 형성이 최소화될 수 있다.
졸-겔 공정의 반응 시간은 용액(SOL) 내에 포함된 전구체 물질, 및 반응물의 함량에 따라 달라질 수 있고, 반도체 로드들에 형성된 절연 재료층(380) 및/또는 절연막(38)의 두께도 용액(SOL) 내에 포함된 전구체 물질, 및 반응물의 함량에 따라 달라질 수 있다. 졸-겔 공정의 반응 시간은 용액(SOL) 내 전구체 물질 및 반응물이 모두 반응할 수 있을 정도의 시간일 수 있고, 상기 전구체 물질이 모두 반응한 경우 졸-겔 공정의 공정 시간이 증가하더라도 절연 재료층(380) 및/또는 절연막(38)의 두께는 더 이상 증가하지 않을 수 있다. 예시적인 실시예에서, 졸-겔 공정은 60분 내외의 시간동안 수행될 수 있고, 1회의 졸-겔 공정에서 형성된 절연 재료층(380) 및/또는 절연막(38)의 두께는 약 23nm 내외일 수 있다. 다만, 이에 제한되지 않는다. 용액(SOL) 내 전구체 물질의 함량이 증가할 경우, 졸-겔 공정이 60분동안 수행되더라도 절연 재료층(380) 및/또는 절연막(38)의 두께가 23nm 이상일 수 있다. 또는, 졸-겔 공정은 1회 이상 수행될 수 있고, 이 경우에도 절연 재료층(380) 및/또는 절연막(38)의 두께가 23nm 이상일 수 있다. 졸-겔 공정에 의해 형성된 절연 재료층(380) 및/또는 절연막(38)을 포함하는 발광 소자(ED)의 특성은 제조예 및 실험예와 함께 후술하기로 한다.
졸-겔 공정을 통해 형성된 절연 재료층(380)은 반도체 로드의 측면, 상면 및 반도체 로드가 이격된 영역에서 노출된 베이스 기판(1000) 상에도 형성될 수 있다. 반도체 로드들의 상면과 반도체 로드들이 이격된 부분에 배치된 절연 재료층(380)을 부분적으로 제거하기 위해, 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 몇몇 실시예에서, 절연 재료층(380)의 상부면이 제거되어 전극 재료층(370)이 노출되고, 이 과정에서 전극 재료층(370)도 부분적으로 식각될 수 있다. 발광 소자(ED)는 제조 공정 중에 형성되는 전극 재료층(370)의 두께보다 최종적으로 제조된 발광 소자(ED)의 전극층(37)의 두께가 더 작을 수 있다. 절연 재료층(380)의 일부가 제거되면 발광 소자(ED)에서 반도체층들의 측면을 둘러싸는 절연막(38)이 형성될 수 있다.
도면에서는 전극층(37)의 상면이 노출되고, 절연막(38)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연막(38)은 전극층(37)을 둘러싸는 부분에서 상부 면이 부분적으로 곡률지게 형성될 수 있다. 절연 재료층(380)을 부분적으로 제거하는 공정에서, 절연 재료층(380)의 상면 뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 반도체층들을 둘러싸는 절연막(38)은 단부면이 일부 식각된 상태로 형성될 수 있다. 절연 재료층(380)의 상부면을 제거함에 따라 발광 소자(ED)에서 전극층(37)과 인접한 절연막(38)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
도면에 도시하지 않았으나, 베이스 기판(1000) 상에 졸-겔 공정이 수행된 뒤 발광 소자(ED)가 형성되면, 발광 소자(ED)들을 열처리하는 공정이 더 수행될 수 있다. 상기 열처리 공정을 통해 발광 소자(ED)의 절연막(38)들은 더 안정적인 상태가 될 수 있다. 졸-겔 공정은 상대적으로 저온에서 수행되는데, 이렇게 형성된 절연막(38)들을 열처리한다면 발광 소자(ED)의 절연막(38)은 더 견고해질 수 있고, 후술할 바와 같이 발광 소자(ED)의 광학적 특성도 더 우수해질 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 200℃ 내지 300℃, 또는 250℃ 내외의 온도에서 30분 내지 2시간, 또는 1시간 내외의 시간동안 수행될 수 있다. 다만, 이에 제한되지 않는다.
마지막으로, 도 20에 도시된 바와 같이, 절연막(38)이 형성된 발광 소자(ED)를 베이스 기판(1000)으로부터 분리한다.
이상의 공정을 통해 졸-겔 공정으로 형성된 절연막(38)을 포함한 발광 소자(ED)를 제조할 수 있다. 발광 소자(ED)는 반도체 재료층들을 식각하는 식각 공정(2nd etching, 3rd etching)이 수행되어 표면에 결함이 생길 수 있으나, 졸-겔 공정을 통해 형성된 절연막(38)에 의해 상기 결함이 줄어들 수 있다. 그에 따라, 다른 공정 방식을 통해 제조되는 절연막(38)을 포함한 발광 소자(ED)에 비해, 광 효율, 및 전기적 특성이 우수할 수 있다. 이에 대한 설명은 이하 제조예 및 실험예 등을 통해 후술하기로 한다.
이하, 일 실시예에 따른 제조 방법에 따라 제조된 발광 소자(ED)의 발광 효율에 대한 실험예들에 대하여 설명하기로 한다.
실험예
제조예 1. Sol-gel 공정으로 형성된 절연막을 포함하는 LED 소자의 제조
졸-겔(Sol-gel) 공정으로 형성되는 실리콘 산화물(SiO2) 절연막을 포함하는 LED 소자를 제조하였다.
먼저, 4인치 크기의 c-면(c-plane) 사파이어 기판을 준비하고, 사파이어 기판 상에 n-GaN/MQW/p-GaN/ITO 층을 순차적으로 적층하여 반도체 구조물을 형성하였다. 상술한 발광 소자(ED)의 제조 방법에서 설명한 바와 같이, 반도체 구조물의 각 층들은 에피택셜 성장법을 통해 제조되었다. MQW층은 InGaN을 포함하여 복수의 층들로 형성하였다.
이어, 형성된 반도체 구조물 상에 나노 임프린트 리소그래피 공정을 통해 직경이 약 600nm를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 따라 반도체 구조물을 사파이어 기판의 상면에 수직한 방향으로 식각하였다. 반도체 구조물은 유도 결합 플라즈마 반응성 이온 식각(ICP-RIE) 방식으로 건식 식각되어 LED 소자를 형성하였고, 이어 KOH를 이용한 습식 식각 공정을 수행하여 노출된 LED 소자의 측면에 형성된 손상을 일부 제거하였다.
다음으로, 사파이어 기판 상에 형성된 LED 소자의 측면을 둘러싸는 SiO2 절연막과 Al2O3 절연막을 졸-겔 공정을 통해 형성하였다. LED 소자의 측벽에는 SiO2 절연막이 형성되었고, SiO2 절연막의 외부에 Al2O3 절연막이 형성되었다.
먼저, 플라스크에 210ml의 에탄올과 290ml의 탈이온수를 혼합하고, LED 소자가 형성된 사파이어 기판을 상기 혼합 용액에 침지시켰다. 이어, 0.8g의 cetyltrimethylammonium bromide (CTAB)을 상기 용액에 첨가하여 이를 용해시킨 뒤 미셀(Micelle)을 형성하였다. 미셀이 형성된 혼합물을 25℃에서 500rpm으로 5분동안 교반한 뒤, 상기 혼합물에 암모니아 수용액 2.5ml와 SiO2 전구체로 테트라에틸 오쏘실리케이트(Tetraethyl orthosilicate, TEOS) 1.25ml를 순차적으로 첨가하였다. 상기 혼합물을 25℃에서 500rpm으로 2시간동안 교반한 뒤, 사파이어 기판을 혼합물에서 꺼낸 뒤, 탈이온수와 에탄올로 세척하였다.
상술한 공정을 1회 수행하였을 때, 23nm의 SiO2 절연막이 형성되었고, 위 공정을 반복하여 LED 소자의 측면에 60nm의 SiO2 절연막을 형성하였다. 이어, 위 공정에서 전구체 물질을 변경하여 SiO2 절연막 외면에 20nm의 Al2O3 절연막을 형성하여 LED 소자를 제조하였다. 제조된 LED 소자의 직경은 약 580nm이고, 길이는 약 4㎛로 측정되었다. 이렇게 웨이퍼 기판 상에 제조된 LED 소자는 다이아몬드 커터를 이용하여 웨이퍼 기판으로부터 분리되었다.
제조예 2. Plasma ALD 공정으로 형성된 절연막을 포함하는 LED 소자의 제조
상기 제조예 1에서 SiO2 절연막과 Al2O3 절연막을 플라즈마 ALD 공정으로 제조한 것을 제외하고는 동일한 방법으로 LED소자를 제조하였다. 플라즈마 ALD 공정은 종래 알려진 공정 방식으로 수행되었다. 다만, 제조예 1과 같이 LED 소자는 60nm의 SiO2 절연막과 20nm의 Al2O3 절연막을 갖도록 제조되었다.
평가 1. CL 강도 측정 실험
상기 제조예 1 및 제조예 2에서 제조된 LED 소자를 이용하여 판크로마틱 CL(Panchromatic CL) 평가를 수행하였고, 그 결과를 도 21 및 도 22에 도시하였다. 판크로마틱 CL 평가를 통해 LED 소자에서 비방사형 재결합(Non-radiative recombination, NRC) 영역을 시각화하여 도시하였다.
도 21 및 도 22는 제조예 1 및 제조예 2의 LED 소자의 판크로마틱 CL 평가를 보여주는 현미경 사진이다. 도 21은 제조예 1의 졸-겔 공정을 통해 형성된 절연막을 포함하는 LED 소자의 판크로마틱 CL 평가 이미지이고, 도 22는 제조예 2의 플라즈마 ALD 공정을 통해 형성된 절연막을 포함하는 LED 소자의 판크로마틱 CL 평가 이미지이다.
도 21 및 도 22를 참조하면, LED 소자에서 원형의 외부 테두리는 LED 소자의 절연막에서 황색광의 방출을 나타내고, 내부 원은 MQW 영역에서의 청색광 방출을 나타낸다. 제조예 2의 LED 소자(도 22)의 경우, 내부 원에서 외부 테두리 부분에 비방사형 재결합(NRC) 영역이 형성되어 어둡게 나타난 것을 알 수 있다. 반면, 제조예 1의 LED 소자(도 21)의 경우, 내부 원이 전체적으로 밝기가 균일하고, 제조예 2와 달리 비방사형 재결합 영역이 형성되지 않은 것을 알 수 있다.
또한, 제조예 1의 LED 소자는 판크로마틱 CL 평가에서 측정된 CL 강도가 제조예 2의 LED 소자보다 밝은 것을 알 수 있고, CL 강도의 편차도 작은 것을 알 수 있다. 즉, 본 평가를 통해 제조예 1의 졸-겔 공정을 통해 제조된 절연막을 포함한 LED 소자는 제조예 2의 LED 소자보다 비방사형 재결합 영역이 적고, 이를 통해 GaN 반도체층의 표면 결함이 감소되었음을 알 수 있다.
평가 2. PL 강도 측정 실험
상기 제조예 1 및 제조예 2에서 제조된 LED 소자를 이용하여 PL 강도(PL intensity) 평가와 형광 여기-방출 스펙트럼 평가를 수행하였고, 그 결과를 도 23 내지 도 25에 도시하였다. PL 강도 평가에서는 밴드 패스 필터(λ = 340 - 380 nm)를 갖는 강화 수은 아크 램프를 여기 파장으로 사용하였고, 2광자 여기(Two-photon Excitation) 스펙트럼을 위해 80MHz의 반복 속도로 140fs 펄스를 생성하는 Ti:사파이어 레이저(Chameleon Vision)를 여기 파장으로 사용하였다. 또한, LED 소자의 MQW에서 2광자 여기(Two-photon Excitation)를 위해 740nm의 여기 파장이 사용되었다.
수은 램프와 레이저는 건식 대물렌즈(NA 0.8)를 통해 초점을 맞췄으며, PL 강도 평가에서 청색과 황색이 겹친 이미지를 얻기 위해 장 파장 투과 필터(λ>425nm)를 적용하였다. 제조예 1의 LED 소자에서 PL의 포화를 피하기 위해, 감쇠기를 적용하여 광의 강도를 1/4로 줄인 상태로 평가를 수행하였다.
도 23은 제조예 1 및 제조예 2의 LED 소자의 PL 강도 평가 결과를 보여주는 그래프이다.
도 23을 참조하면, 제조예 1의 LED 소자와 제조예 2의 LED 소자 각각 청색광 파장대인 약 400nm 내지 500nm의 파장 대역의 광을 방출하는 것을 알 수 있고, 피크 파장은 약 420nm 내지 470nm의 범위에 존재하는 것을 알 수 있다. 상기 범위의 피크 파장에서 PL 강도는 제조예 1의 LED 소자가 제조예 2의 LED 소자보다 약 13배 큰 것을 알 수 있다. 제조예 1의 LED 소자는 절연막이 졸-겔 공정으로 형성됨에 따라, 플라즈마 ALD로 형성된 절연막을 포함하는 LED 소자보다 PL 강도 특성이 우수한 것을 알 수 있다.
도 24 및 도 25는 제조예 1 및 제조예 2의 LED 소자의 PL 강도 평가와 형광 여기-방출 스펙트럼 평가 결과를 나타내는 이미지들이다. 도 24는 제조예 1의 LED 소자의 PL 강도 평가 및 형광 여기-방출 스펙트럼을 보여주는 이미지이고, 도 25는 제조예 2의 LED 소자의 PL 강도 평가 및 형광 여기-방출 스펙트럼을 보여주는 이미지이다. 도 24 및 도 25의 이미지들에서 상측에 위치한 이미지가 PL 강도 평가 결과를 보여주는 이미지이고, 하측에 위치한 이미지는 형광 여기-방출 스펙트럼을 보여주는 이미지이다.
도 24 및 도 25를 참조하면, 제조예 1의 LED 소자(도 24)에서는 청색광의 파장대역인 약 450nm의 파장대를 갖는 방출 파장(Emission wavelength)이 관찰되는 반면, 제조예 2의 LED 소자(도 25)에서는 상대적으로 약 450nm의 파장대를 갖는 방출 파장이 관찰되지 않는 것을 알 수 있다. 이는 졸-겔 공정으로 형성된 절연막을 포함하는 LED 소자가 황색광의 파장대역의 광(약 550nm)의 방출보다 청색광의 파장대역의 광(약 450nm)의 방출이 향상된 것을 나타낸다.
도 26은 제조예 1 및 제조예 2의 LED 소자의 정규화된 PL 강도 곡선을 보여주는 그래프이다. 도 26은 제조예 1 및 제조예 2의 LED 소자의 캐리어 수명(Carrier lifetime)을 보여주는 그래프이다.
도 26의 캐리어 수명 그래프는 시간-상관 단일-광자 계수(time-correlated single-photon counting) 기술을 이용하여 PicoHarp 300 (Picoquant)이 있는 공초점 현미경(Leica TCS SP8)을 통해 얻었다. 상기 그래프는 625kHz의 반복 속도로 405nm 다이오드 레이저의 1광자 여기(One-photon excitation)에 의해 얻어졌다. 대물 렌즈는 정상 상태 PL 측정에 사용된 것과 동일하였으며, 모든 PL 및 EL 측정은 암실에서 20-25°C 사이의 실온에서 수행되었다.
도 26을 참조하면, 제조예 1의 LED 소자가 제조예 2의 LED 소자보다 캐리어 수명이 더 긴 것을 알 수 있고, 이는 LED 소자의 표면 결함이 감소된 것을 나타낸다.
평가 3. Wafer-Glass 소자 형광 평가
상기 제조예 1 및 제조예 2에서 제조된 LED 소자를 이용하여 웨이퍼 기판(Wafer)과 유리 기판(Glass) 상태에서의 형광 평가를 수행하였다. 본 평가에서는 졸-겔 공정으로 인해 제조된 절연막을 포함하는 LED 소자가 플라즈마 ALD에 비해 표면 결함에 의해 발생하는 황색 형광(YL)의 강도가 약한 것을 확인하기 위해 수행되었다.
제조예 1 및 제조예 2에서 LED 소자는 4인치 사파이어 기판 상에서 성장되었는데, 본 평가에서 말하는 웨이퍼 기판(Wafer)은 4인치 사파이어 기판으로 이해될 수 있다. 웨이퍼 기판(Wafer) 상에 반도체층들이 성장될 때, u-GaN과 n-GaN에는 MOCVD 공정에 의한 갈륨 결손(VGa) 및 치환 탄소(CN)가 형성될 수 있고, 이들은 황색 발광을 강하게 나타내는 것이 알려져 있다. 제조예 1 및 제조예 2에서 웨이퍼 기판(Wafer) 상에 성장된 LED 소자들의 황색 발광 강도와 웨이퍼 기판(Wafer)에서 분리되어 유리 기판(Glass 상에 분산되었을 때의 황색 발광 강도를 비교하면 졸-겔 공정에 의한 절연막 및 플라즈마 ALD 공정에 의한 절연막에 따른 LED 소자 내 황색 발광 강도 차이를 알 수 있다.
제조예 1 및 제조예 2의 LED 소자를 웨이퍼 기판(Wafer) 상에 성장된 상태와 이로부터 분리되어 유리 기판(Glass) 상에 분산된 상태에서 황색 발광 강도 평가를 수행하고, 그 결과를 도 27 내지 도 31에 도시하였다.
도 27 및 도 28은 제조예 1 및 제조예 2의 LED 소자의 황색 발광 평가 결과를 보여주는 이미지들이다. 도 29 내지 도 31은 제조예 1 및 제조예 2의 LED 소자의 PL 강도를 보여주는 그래프들이다.
도 27의 (a)와 도 28의 (a)는 각각 제조예 1 및 제조예 2의 LED 소자가 웨이퍼 기판(Wafer) 상에 성장된 상태에서의 황색 발광 평가를 보여주고 있고, 도 27의 (b)와 도 28의 (b)는 각각 제조예 1 및 제조예 2의 LED 소자가 유리 기판(Glass) 상에 분사된 상태에서의 황색 발광 평가를 보여주고 있다. 도 29의 (a) 및 (b)는 각각 제조예 1의 LED 소자의 PL 강도 평가 결과를 보여주는 그래프들이고, 도 30의 (a) 및 (b)는 각각 제조예 2의 LED 소자의 PL 강도 평가 결과를 보여주는 그래프들이다. 도 31의 (a)와 (b)는 제조예 1과 제조예 2의 LED 소자의 강도 평가 결과를 상대적으로 보여주는 그래프들이다.
도 29 및 도 30의 그래프에서 '실선'으로 표시된 그래프는 제조예 1 및 제조예 2의 LED 소자가 웨이퍼 기판(Wafer) 상에 성장된 상태에서의 PL 강도를 보여주는 그래프이고, '점선'으로 표시된 그래프는 제조예 1 및 제조예 2의 LED 소자가 유리 기판(Glass) 상에 분사된 상태에서의 PL 강도를 보여주는 그래프이다. 도 31의 (a)는 제조예 1 및 제조예 2의 LED 소자가 웨이퍼 기판(Wafer) 상에 성장된 상태에서의 PL 강도를 보여주는 그래프이고, 도 31의 (b)는 제조예 1 및 제조예 2의 LED 소자가 유리 기판(Glass) 상에 분사된 상태에서의 PL 강도를 보여주는 그래프이다
도 27 내지 도 31을 참조하면, 제조에 1 및 제조예 2 각각의 LED 소자들에 있어서, 웨이퍼 기판(Wafer) 상에서 수행된 평가에서 황색 발광의 강도가 유리 기판(Glass) 상에서 수행된 황색 발광의 강도보다 높은 것을 알 수 있다(약 550nm 내지 570nm 파장대역 부근의 피크). 이는 앞서 설명한 바와 같이, 웨이퍼 기판(Wafer) 상에서 성장될 때, MOCVD와 같은 공정에서 u-GaN 및/또는 n-GaN 층에서 발생한 갈륨 결손(VGa), 및 치환 탄소(CN)에 의하여 황색 발광이 발생하는 것을 의미한다.
다만, 유리 기판(Glass) 상에서 수행된 평가에서 황색 발광의 강도는 제조예 2의 LED 소자에 비해 제조예 1의 LED 소자가 매우 낮은 강도를 갖는 것을 알 수 있다. 또한, 제조예 1의 LED 소자가 제조예 2의 LED 소자에 비해 청색 발광(약 450nm의 파장 대역)의 강도도 매우 높은 것을 알 수 있다. 도 31의 (b)의 그래프와 같이, 유리 기판(Glass) 상에서 수행된 PL 강도 평가에서 형광 강도가 정규화된 그래프를 보면, 제조예 1의 LED 소자의 경우 청색 발광의 강도는 매우 크게 상승한 반면, 황색 발광의 강도는 크게 작아진 것을 알 수 있다.
웨이퍼 기판(Wafer) 상에서 보이는 황색 발광이 갈륨 결손(VGa) 및 치환 탄소(CN)와 같은 결함에 의한 것임이 분명한 것을 볼 때, 황색 발광의 세기가 작아진 제조예 1의 LED 소자가 제조예 2의 LED 소자에 비해 표면 결함이 더 줄어든 것을 알 수 있다.
평가 4. 표면 결함 측정 평가
상기 제조예 1 및 제조예 2에서 제조된 LED 소자의 표면 결함을 측정하여 비교하는 평가를 수행하였다. 본 평가에서는 졸-겔 공정에 의해 형성된 절연막을 포함하는 LED 소자가 플라즈마 ALD 공정으로 수행된 절연막을 포함하는 LED 소자에 비해 표면 결함이 줄어든 정도를 확인하였다.
도 32는 제조예 1 및 제조예 2의 LED 소자의 표면을 보여주는 고각 환형 암 시야 주사 투과 전자 현미경(High-angle annular dark-field scanning transmission electron microscopy, HAADF-STEM) 사진들이다. 도 32는 제조예 1 및 제조예 2의 LED 소자 제조 공정 중 식각 공정, 및 절연막 형성 공정에 따른 LED 소자 표면을 보여주고 있다. 도 32의 'Dry ethcing'은 사파이어 기판 상에 적층된 반도체 재료층을 건식 식각한 상태에서의 표면을 보여주고 있고, 도 32의 'Wet etching'은 건식 식각 이후 KOH 습식 식각 공정을 수행한 상태의 표면을 보여주고 있다. 도 32의 'Plasma SiO2'는 제조예 2의 플라즈마 ALD로 절연막이 형성된 LED 소자의 표면을, 도 32의 'Sol-gel SiO2'는 제조예 1의 졸-겔 공정으로 절연막이 형성된 LED 소자의 표면을 보여주고 있다. 도 32에서 흰색 화살표로 표시된 부분은 LED 소자 표면 중 비정질화된 영역이고, 노란색 화살표로 표시된 부분은 InGaN MQW 층의 측벽에 집중된 플라즈마 손상을 가리키고 있다.
도 32를 참조하면, 제조예 1 및 제조예 2의 LED 소자 제조 공정 중, 각 제조 단계 후에 GaN/InGaN 반도체 층의 측면에서 비정질 영역이 형성된 것을 알 수 있다. 특히, 도 32의 'Wet etching'에 도시된 바와 같이 표면의 습식 식각 공정 시, p-GaN의 식각 속도가 n-GaN의 식각 속도보다 느리기 때문에, 표면이 테이퍼진 형상을 가질 수 있다.
도 32의 'Plasma SiO2'와 같이, 표면 결함이 형성된 LED 소자의 표면에 플라즈마 ALD 공정을 통해 SiO2 절연막을 형성하면, 소자 표면에 플라즈마가 조사됨에 따라 질소 결손(VN), 질소 간극(Ni), 질소 분할 간극((N-N)N0), 갈륨 결손(VGa), 및 갈륨 결손 착물과 같은 결함이 더 생성될 수 있다. 이러한 결함들은 LED 소자의 표면 전면에 걸쳐 형성될 수 있고, 도 32의 'Plasma SiO2'에서 노란색 화살표로 표시된 영역처럼 댕글링 결합의 밀도가 높은 영역에는 결함이 더 많이 발생할 수 있다. 플라즈마 ALD로 형성된 SiO2 절연막의 두께가 증가할수록 InGaN MQW 층에서 플라즈마에 의해 유도되어 형성된 비정질화 영역의 침투 깊이는 4nm까지 증가할 수 있다. 반면, 도 32의 'Sol-gel SiO2'와 같이 LED 소자의 표면에 졸-겔 공정을 통해 SiO2 절연막을 형성하면, 증착된 SiO2 이외에는 LED 소자에서 표면에 비정질 영역이 형성되지 않는 것을 알 수 있다.
도 33은 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 XPS 코어 레벨 스펙트럼을 보여주는 그래프들이다. 도 34는 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 XPS 코어 레벨 스펙트럼으로부터 얻어진 갈륨 3d 오비탈의 비율을 나타내는 그래프이다.
도 33 및 도 34의 XPS 데이터는 단색 Al-Kα X-선(1486.7 eV) 소스와 400μm의 스팟 크기가 있는 ESCALAB 250Xi 전자 분광계(Thermo Fisher Scientific, East Grinstead, UK)를 사용하여 얻었다. 제조예 1 및 제조예 2의 LED 소자에서 측벽의 Ga 3d 및 N 1s 코어 레벨 스펙트럼을 얻기 위해, LED 소자의 절연막은 2nm의 두께로 설정되었다. XPS 데이터를 얻기 위해, 제조된 LED 소자들은 웨이퍼 기판에서 분리되어 실리콘(Si) 기판 상에 분산되었다.
원자의 농도는 조사 스펙트럼(0-1350 eV, 100 eV 검출기 통과 에너지, 1 eV 단계 크기, 50ms 체류 시간, 2 스캔)에서 측정되었고, 고해상도 스펙트럼을 획득하고(20 eV 검출기 통과 에너지, 0.1 eV 단계 크기, 50 ms 체류 시간, 10 스캔) 피크 피팅을 위해 Thermo Fisher Scientific Avantage 소프트웨어를 사용하여 스마트 백그라운드 옵션이 사용되었다. 분광계는 C1s 피크를 기준점(284.8 eV)으로 사용하여 보정되었으며, 이는 NIST(National Institute of Standards and Technology)에서 제공한 평균 값과 매우 잘 일치하는 것을 알 수 있다.
도 33 및 도 34를 참조하면, LED 소자의 GaN 반도체층에서 갈륨(Ga)의 3d 오비탈의 XPS 코어 레벨 스펙트럼은 갈륨-질소(Ga-N) 결합, 갈륨-산소(Ga-O) 결합, 및 갈륨-갈륨(Ga-Ga) 결합으로 나뉘어질 수 있다. LED 소자의 제조 공정에서, 각 단계가 수행된 이후의 XPS 스펙트럼 결과를 보면, 표면 결함에 의해 형성될 수 있는 갈륨-산소(Ga-O) 결합은 제조예 2와 같은 플라즈마 ALD 공정에 의해 절연막이 형성될 때 가장 많은 비율(예를 들어, 33%)을 차지하는 것을 알 수 있다. 반면, 갈륨-산소(Ga-O) 결합은 제조예 1과 같은 졸-겔 공정에 의해 절연막이 형성될 때 가장 작은 비율(예를 들어, 10%)을 차지하는 것을 알 수 있다. 사파이어 기판 상에 적층된 반도체 재료층을 건식 식각했을 때에는 갈륨-산소(Ga-O) 결합이 22%의 비율을 차지하였고, 이어 습식 식각 공정을 수행했을 때에는 갈륨-산소(Ga-O) 결합이 14%의 비율을 차지하는 것을 알 수 있었다.
도 35는 제조예 1 및 제조예 2의 LED 소자의 표면에서 측정된 전자 스핀 공명(Electron spin resonance, ESR) 스펙트럼이다. 도 36은 도 35의 ESR 스펙트럼을 통해 얻어진 질소 분할 간극(N-N)N0 결함의 비율을 나타내는 그래프이다. 도 35 및 도 36은 제조예 1 및 제조예 2의 LED 소자의 제조 공정에서, 양극성 결함으로 알려진 질소 분할 간극 (N-N)N0 결함의 비율, 또는 농도를 분석하기 위해 전자 스핀 공명(ESR) 스펙트럼 평가를 수행한 결과를 도시하고 있다.
도 35 및 도 36의 ESR 스펙트럼은 X-band Bruker ELEXSYS E500 II 분광기를 사용하여 측정되었다. ESR 스펙트럼은 6K의 작동 온도에서 헬륨 플로우(gas-flow) 저온 유지 장치가 사용되었다. 제조예 1 및 제조예 2의 LED 소자 샘플을 직경 4mm를 갖는 석영 샘플 튜브에 넣고, 마이크로파 공동에 유지시켰다. ESR 조건은 다음과 같다.
i) 마이크로파 전력: 0.002mW;
ii) 스윕 너비: 1000G;
iii) 변조 주파수: 100kHz; 변조 진폭: 5G;
iv) 스윕 시간: 200초;
v) 포인트 수: 2048; 스캔 수:8.
스핀 밀도는 SpinCount & Spinfit 소프트웨어를 사용하여 계산되었다.
도 35 및 도 36을 참조하면, p-GaN에서 (N-N)N0 결함은 LED의 제조 공정 중, 습식 식각 공정 이후에는 감소하고, 플라즈마 ALD 공정을 통해 SiO2 절연막을 형성한 이후에 증가한 것을 알 수 있다. 반면, 졸-겔 공정을 통해 SiO2 절연막을 형성한 이후에는 (N-N)N0 결함이 감소한 것을 알 수 있다. 이는 졸-겔 공정을 통해 SiO2 절연막을 형성한다면 과도한 결함 없이 LED 소자 표면의 댕글링 본드를 줄일 수 있음을 의미한다. (N-N)N0 결함의 농도는 스핀을 LED 소자의 총 중량으로 나누어 계산하고, 대부분의 결함이 LED 소자의 표면에 집중되어 있음을 고려한다면, 각 제조 단계 후 LED 소자의 결함 농도는 실제로 더 큰 차이를 보일 것이 예상된다.
도 37은 제조예 1 및 제조예 2의 LED 소자의 MQW층과 SiO2 절연층의 전자 에너지 손실 스펙트럼(Electron energy loss spectrum, EEL spectrum)이 얻어진 영역에서의 고분해능 주사 투과 전자 현미경(High resolution scanning transmission electron microscopy, HR-STEM) 사진들이다. 도 38은 도 37의 제조예 1 및 제조예 2에서 특정 영역에서 얻어진 N-K 에너지 손실 에지 근방 스펙트럼(N-K Energy-loss near-near Spectrum, N-K ELNES)을 보여주는 그래프들이다. 도 37의 (a)는 제조예 1의 LED 소자의 HR-STEM 이미지이고, 도 37의 (b)는 제조예 2의 LED 소자의 HR-STEM 이미지이다. 도 38의 (a)는 도 37의 (a)에 표시된 위치에서 얻어진 N-K ELNES을 보여주는 그래프이고, 도 38의 (b)는 도 37의 (b)에 표시된 위치에서 얻어진 N-K ELNES을 보여주는 그래프이다.
도 37의 전자 에너지 손실 스펙트럼(EELS)은 VASP1에서 구현된 밀도 기능 이론을 기반으로 수행되었다. 프로젝터 증강파 방법은 이온 기능을 모방하는 데 사용된 반면, Perdew-Burke-Ernzerhof 근사는 전자 교환-상관 기능에 사용되었다. 400 eV의 에너지 컷오프까지 평면파가 포함되었으며, 결함 복합체를 고려하기 위해 9.0×11×11 Å 슈퍼셀을 사용하였다. 슈퍼셀 계산을 위한 Brillouin 영역은 2x2x2 k-point grid를 사용하여 샘플링되었고, 이온 및 전자 이완은 이온당 5 x 10-2 eV/Å 및 전자 단계당 10-5 eV의 수렴 기준을 적용하여 수행되었다. 슈퍼 셀 코어 홀 방법은 LED 소자의 EEL 스펙트럼을 얻기 위해 사용되었다. 산소 원자의 코어 전자는 코어에서 제거되어 여기 과정의 최종 상태(최종 상태 근사라고도 함)와 유사한 원자가/전도대(Valence/conduction band)에 추가되었으며, 실험적 확장을 복제하기 위해 0.5eV의 일정한 Lorentzian 확장을 사용하였다.
도 37 및 도 38을 참조하면, 제조예 1 및 제조예 2의 LED 소자에서 InGaN MQW 층의 벌크(Bulk) 영역에서 얻어진 N-K ELNES는 도 38의 (a)에 표시된 'A', 'B', 'C', 및 'D' 4개의 위치로 나뉘어질 수 있다. 도 38의 (a)를 참조하면, 제조예 1의 LED 소자는 InGaN MQW층의 벌크 영역과 표면 영역에서 얻어진 N-K ELNES이 거의 유사한 것을 알 수 있다. 반면, 도 38의 (b)를 참조하면, 제조예 2의 LED 소자는 InGaN MQW층의 벌크 영역과 표면 영역에서 얻어진 N-K ELNES이 차이가 있는 것을 알 수 있다. 특히, 제조예 2의 LED 소자는 'C' 피크에서 에너지 변화가 뚜렷하게 나타났으며, 이 변화는 적색 편이(Red shift)를 의미할 수 있다.
평가 5. SiO 2 두께에 따른 특성 평가
상기 제조예 1에서 제조된 LED 소자의 SiO2 절연막 두께에 따른 PL 강도 변화를 측정하였고, 그에 따른 효과를 평가하였다. 상술한 제조예 1의 공정에 따른 졸-겔 공정을 반복 수행하여 SiO2 절연막의 두께가 다른 LED 소자를 제조하고, 각 LED 소자들의 PL 강도를 평가하였다.
도 39는 제조예 1의 LED 소자에서 졸-겔 공정의 조건에 따라 달라지는 SiO2 절연막의 두께 변화를 보여주는 투과 전자 현미경(Transmission electron microscopy, TEM) 이미지들이다. 도 40은 제조예 1의 LED 소자의 졸-겔 공정 반응 시간에 따른 SiO2 절연막의 두께 변화를 보여주는 그래프이다.
도 39의 (a), (b), 및 (c)는 각각 제조예 1의 제조 공정과 동일한 공정 조건으로 졸-겔 공정을 각각 15분, 30분 및 60분 동안 수행하였을 때, LED 소자의 SiO2 두께 변화를 보여주는 이미지들이고, 도 39의 (d), (e) 및 (f)는 (a), (b), 및 (c)와 각각 동일한 공정 조건을 2회 반복하였을 때 SiO2 두께 변화를 보여주는 이미지들이다. 도 39의 (a), (b), 및 (c)의 졸-겔 공정의 공정 시간에 따른 SiO2 두께 변화를 도 40에 도시하였다.
도 39 및 도 40을 참조하면, 졸-겔 공정의 조건 시간이 늘어남에 따라, SiO2 절연막의 두께는 증가함을 알 수 있었다(도 39 및 도 40에 도시). 다만, SiO2 절연막의 두께는 졸-겔 공정이 일정 시간 지속되었을 때 더 이상 증가하지 않고 포화되는 것을 알 수 있다. 도 40의 그래프에서 졸-겔 공정 시간이 60분이 경과하였을 때, SiO2 절연막의 두께는 23nm로 포화되었다. 이는 앞서 설명한 바와 같이, 졸-겔 공정에서 SiO2 절연막의 두께는 SiO2를 형성하는 전구체의 함량에 따라 달라짐을 의미하는 것으로서, 졸-겔 공정의 공정 시간만을 늘리더라도 SiO2 절연막의 두께가 무한히 증가하지 않는 것을 의미한다.
반면, 도 39의 (d), (e), 및 (f)와 같이, 동일한 공정의 졸-겔 공정을 2회 반복하였을 때, SiO2 절연막의 두께가 다시 증가한 것을 알 수 있다. 도 39의 (f)의 경우, 60분의 졸-겔 공정이 2회 반복되었을 때, SiO2 절연막의 두께는 46nm가 되었다. 이를 통해, LED 소자의 SiO2 절연막은 졸-겔 공정에서 SiO2를 형성하는 전구체의 함량, 졸-겔 공정의 공정 시간, 및 졸-겔 공정의 공정 회수 등에 따라 달라질 수 있음을 알 수 있었다.
도 41은 도 39에서 제조된 LED 소자의 PL 강도(PL intensity) 평가 결과를 보여주는 그래프이다.
도 41의 PL 강도 평가 결과는 LED 소자가 웨이퍼 기판(Wafer) 상에 제조된 상태에서 수행되었다. 웨이퍼 기판(Wafer)에서 임의의 위치 3군데를 정하고, 각 위치(도 41의 _1, _2, _3)마다 LED 소자가 습식 식각 공정이 수행된 이후(Wet etch), 1회의 졸-겔 공정이 수행된 이후(Sol-gel 23nm), 및 2회의 졸-겔 공정이 수행된 이후(Sol-gel 46nm)에 PL 강도 평가를 수행하였다.
도 41을 참조하면, 웨이퍼 기판(Wafer) 상에서 위치에 따른 PL 강도의 편차는 적었고, SiO2 절연막의 두께에 따라 PL 강도가 증가하는 것을 알 수 있었다. 이러한 PL 강도의 증가는 SiO2 절연막에 의한 댕글링 본드의 감소, 및 LED 소자 표면의 효과적인 패시베이션에 기인한 것을 의미한다.
평가 6. 열처리 특성 평가
상기 제조예 1, 및 제조예 2에서 제조된 LED 소자의 SiO2 절연막을 열처리하여 그에 따른 효과를 평가하였다. 본 평가에서는 제조예 1 및 제조예 2에서 제조된 LED 소자, 및 제조예 1 의 LED 소자를 열처리한 LED 소자에 대하여 각각 SiO2 절연막 가스 방출을 비교하였고, 열처리 공정에 의한 캐리어 수명, 및 전기적 특성 평가를 수행하였다.
도 42는 제조예 1, 제조예 2, 및 열처리된 LED 소자의 EGA-MS와 Py-CG/MS 평가 결과를 나타내는 그래프이다. 도 42에서는 제조예 1, 제조예 2, 및 제조예 1의 LED를 250℃에서 1시간 동안 열처리한 LED 소자에 대하여 EGA-MS와 Py-CG/MS를 이용하여 SiO2 절연막에서의 가스 방출을 비교하였다.
도 42를 참조하면, 제조예 2의 LED에 비하여 제조예 1, 및 이를 열처리한 LED 소자에서 방출된 가스의 수(EGA counts)가 적고, 열처리한 LED가 그렇지 않은 경우보다 더 적은 가스를 방출하는 것을 알 수 있다. 이는 SiO2 절연막을 열처리함에 따라 SiO2 절연층이 더 안정적인 층을 형성할 수 있음을 의미한다.
도 43은 제조예 1의 LED 소자의 열처리 공정에 따른 캐리어 수명 평가 및 전기적 특성 평가 결과를 보여주는 그래프이다. 도 43에서는 제조예 1에서 제조된 SiO2 절연층 23nm, 및 Al2O3 절연층 40nm를 포함하는 LED 소자와 이를 열처리한 LED 소자의 캐리어 수명과 전기적 특성 평가를 수행하였다. 도 43의 (a)는 캐리어 수명 평과 결과를 보여주고, 도 43의 (b)는 LED 소자의 전류 밀도(Current density) 대비 EL 효율(Current efficiency) 평가를 보여주고 있다.
도 43을 참조하면, LED 소자에서 SiO2 절연층 및/또는 SiO2/Al2O3 절연층 형성 이후, 열처리 공정을 수행한 경우, 캐리어 수명은 증가하였고 전류 밀도 대비 EL 효율은 열처리 공정 전 후가 거의 동일한 것을 알 수 있었다. 이는 LED 소자의 제조 공정에서 졸-겔 공정 수행 이후에 열처리 공정을 수행한다면, LED 소자의 캐리어 수명이 더 증가하는 효과가 있음을 의미한다.
평가 7. 외부 양자 효율(EQE) 및 전기적 특성 평가
상기 제조예 1 및 제조예 2에서 제조된 LED 소자의 전기적 특성 및 외부 양자 효율을 비교하는 평가를 수행하였다. 본 평가에서는 졸-겔 공정에 의해 형성된 절연막을 포함하는 LED 소자가 플라즈마 ALD 공정으로 수행된 절연막을 포함하는 LED 소자에 비해 전기 발광(EL), 외부 양자 효율(EQE), 및 전류 밀도(Current density) 등과 같은 특성이 어떻게 변하는지 확인하였다. 본 평가는 제조예 1 및 제조예 2의 LED 소자를 포함하는 화소 어레이를 제작하여 각 화소로부터 LED 소자의 전기적, 광학적 특성 평가를 수행하였다. 화소 어레이는 상술한 표시 장치의 화소와 유사한 구조를 갖는 60개의 화소로 구성되고, 각 화소들은 투명 전도성 금속, 및 서로 병렬로 연결된 6개 내지 9개의 LED 소자로 구성된다.
도 44는 제조예 1 및 제조예 2의 LED 소자를 이용한 전기 발광 강도(EL intensity), 및 외부 양자 효율(External quantum efficiency, EQE) 평가 결과를 보여주는 사진들 및 그래프들이다. 도 44의 (a)는 제조예 1 및 제조예 2의 EL 및 PL 발광을 합성한 이미지이다. 도 44의 (b)는 수평 방향으로 LED 소자의 MQW 층에서 공초점 현미경을 이용하여 측정된 EL 강도 평가를 보여주는 그래프이고, 도 44의 (c)는 제조예 1 및 제조예 2의 LED 소자에서 얻어진 전류 밀도(Current density)에 따른 외부 양자 효율(EQE)을 보여주는 그래프이다.
도 44의 (a)는 제조예 1 및 제조예 2의 LED 소자들을 포함하는 표시 장치(도 1 내지 도 7의 표시 장치)의 서브 화소(SPXn) 내에서 하나의 LED 소자에서 측정된 EL 및 PL 발광을 합성한 이미지를 보여주고 있다. 도 44의 (a)의 좌측 이미지가 제조예 1의 LED 소자를 보여주는 이미지이고, 우측 이미지가 제조예 2의 LED 소자를 보여주는 이미지이다. 도 44의 (c)는 제조예 1 또는 제조예 2의 LED 소자를 6개 내지 9개씩 포함하는 총 60개의 서브 화소로부터 얻어진 외부 양자 효율(EQE) 그래프이다.
도 44의 (a) 및 (b)를 참조하면, LED 소자에서 광들은 소자의 상단과 하단에서 방출될 수 있다. 각 화소 구조에서 LED 소자들의 광 방출에 의한 광 추출 효율은 유한 차분 시간 영역(Analysis lumerical FDTD) 방법을 이용하여 계산될 수 있다. LED 소자의 광 추출 효율(LEE)은 약 25%로 계산되었으며, 방출된 광들은 71.0%의 방사형 방출, 16.8%의 p-GaN 방출, 9.9%의 n-GaN 방출과, 투명 전도성 금속에서의 광 손실로 구성되었다. 도 43의 (b)에 도시된 바와 같이, LED 소자의 EL 강도 프로파일은 제조예 1의 LED 소자가 제조예 2의 LED 소자보다 높다는 것을 알 수 있다.
도 44의 (c)를 참조하면, 제조예 1의 LED 소자를 포함한 화소 어레이에서 계산된 외부 양자 효율(EQE)의 평균 값은 20.2±0.6%이고, 제조예 2의 LED 소자를 포함한 화소 어레이에서 계산된 외부 양자 효율의 평균 값은 8.9±0.1% 이었다. 또한, 외부 양자 효율(EQE)을 앞서 계산된 광 추출 효율(LEE)로 나누어 계산된 내부 양자 효율(Internal quantum efficiency, IQE)은 제조예 1의 경우 81%이고, 제조예 2의 경우 36%이었다. 제조예 1과 같이 졸-겔 공정으로 형성된 절연막을 포함하는 LED 소자는 높은 외부 양자 효율을 가질 수 있고, 이는 졸-겔 공정으로 형성된 SiO2 절연층이 LED 소자의 GaN 표면 손상을 감소시키고, 이로 인한 캐리어 수명 증가에 기인한 것임을 알 수 있다.
도 45는 제조예 1 및 제조예 2의 LED 소자의 전압에 따른 전류 밀도(J-V) 그래프들이다. 도 45의 (a)와 도 45의 (b)는 LED 소자의 J-V 그래프들이고, 도 45의 (c)는 제조예 1 및 제조예 2의 평균 이상 계수(Ideality factor)를 보여주는 그래프이다. 도 45의 (a), (b), 및 (c)는 각각 2.5V 전압에서 얻어진 J-V 그래프, 또는 평균 이상 계수를 보여주는 그래프들이다.
도 45를 참조하면, 제조예 1의 LED 소자는 측벽 손상으로 인한 병렬 저항 구성 요소로 인해, 제조예 2의 LED 소자에 비해 임계값 미만의 전압에서 누설 전류가 더 낮은 것을 알 수 있다. 이는 도 45의 (c)에 도시된 바와 같이, 제조예 1의 LED 소자가 제조예 2의 LED 소자에 비해 평균 이상 계수의 감소 결과와 일치한다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 46은 다른 실시예에 따른 표시 장치의 단면도이다.
도 46을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)이 각각 제1 도전층으로 이루어지고, 제3 도전층은 제2 도전 패턴(CDP2) 및 제4 도전층(CDP4)을 더 포함할 수 있다. 본 실시예는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)이 제3 도전층이 아닌 제1 도전층으로 이루어지고, 이들을 제1 트랜지스터(T1) 또는 제2 전극(RME2)과 전기적으로 연결하는 제2 도전 패턴(CDP2)과 제4 도전 패턴(CDP4)을 더 포함하는 점에서 도 6의 실시예와 차이가 있다.
제3 도전층은 제1 전압 배선(VL1)과 연결된 제2 도전 패턴(CDP2)을 포함할 수 있다. 제2 도전 패턴(CDP2)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 하면서 제1 전압 배선(VL1)과 직접 연결될 수 있다. 제1 전압 배선(VL1)은 제2 도전 패턴(CDP2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 또한, 제3 도전층은 제2 전압 배선(VL2)과 연결된 제4 도전 패턴(CDP4)을 포함할 수 있다. 제4 도전 패턴(CDP4)은 제2 전극(RME2) 및 제2 전압 배선(VL2)과 각각 연결될 수 있고, 제2 전극(RME2)은 제4 도전 패턴(CDP4)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
도 47은 다른 실시예에 따른 표시 장치의 일 서브 화소를 보여주는 평면도이다. 도 48은 도 47의 E3-E3'선을 따라 자른 단면도이다. 도 49는 도 47의 E4-E4'선을 따라 자른 단면도이다.
도 47은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 격벽(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다. 도 48에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2, ED3, ED4)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 49에서는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 47 내지 도 49를 참조하면, 일 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 격벽(BP1, BP2, BP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
격벽(BP1, BP2, BP3)은 제1 격벽(BP1)과 제2 격벽(BP2) 사이에 배치된 제3 격벽(BP3)을 더 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 격벽(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 격벽(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 격벽(BP3)은 제1 격벽(BP1) 및 제2 격벽(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 격벽(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 격벽(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 격벽(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 격벽(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 전압 배선(VL2)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 격벽(BP1, BP2, BP3)들을 덮을 수 있다.
복수의 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 5 내지 도 7의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉하고, 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 직접 접촉하고, 제4 연결 전극(CNE4)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 접촉할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 연결 전극(CNE)들 중 일부가 제3 도전층과 직접 연결될 수 있다. 예를 들어, 제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결되고, 전극(RME)과 전기적으로 연결되지 않을 수 있다. 제2 타입 연결 전극과 제3 타입 연결 전극도 전극(RME)과 전기적으로 연결되지 않으며, 발광 소자(ED)들과만 연결될 수도 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 연결되지 않는 전극(RME3, RME4)과 연결된 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않는 제3 타입 연결 전극일 수 있다. 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 연결 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
제2 타입 연결 전극인 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제3 타입 연결 전극인 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 50은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 보여주는 평면도이다. 도 51은 도 50의 E5-E5'선을 따라 자른 단면도이다. 도 52는 도 50의 E6-E6'선을 따라 자른 단면도이다. 도 53은 도 50의 E7-E7'선을 따라 자른 단면도이다.
도 50은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 격벽(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 51에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 52 및 도 53에서는 복수의 전극 컨택홀(CTD, CTS, CTA), 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 50 내지 도 53을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 격벽(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 격벽(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 격벽(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 격벽(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 격벽(BP2)을 포함할 수 있다.
제1 격벽(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 격벽(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 격벽(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 격벽(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 격벽(BP1)과 중첩하는 부분은 제1 격벽(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 격벽(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 격벽(BP1)의 좌측에 배치된 제2 격벽(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 격벽(BP1)의 우측에 배치된 제2 격벽(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 격벽(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 격벽(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 격벽(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 27에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 27의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTA)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTA)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTA)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTA)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 격벽(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 격벽(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 격벽(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
도 50의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
도 54 내지 도 56은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 54는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 55는 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 56은 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 54를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 55를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 56을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 57 및 도 58은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 57 및 도 58을 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
ED: 발광 소자

Claims (20)

  1. 베이스 기판을 준비하고, 상기 베이스 기판 상에 제1 반도체 재료층, 발광 재료층, 제2 반도체 재료층, 및 전극 재료층을 형성하는 단계;
    상기 제1 반도체 재료층, 상기 발광 재료층, 상기 제2 반도체 재료층, 및 상기 전극 재료층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 서로 이격된 복수의 반도체 로드들을 형성하는 단계;
    상기 반도체 로드들이 형성된 상기 베이스 기판은 전구체 물질을 포함하는 용액에 침지시켜 졸-겔 공정을 통해 상기 반도체 로드의 측면을 둘러싸는 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 반도체 로드들을 상기 베이스 기판에서 분리하여 복수의 발광 소자들을 형성하는 단계를 포함하고,
    상기 발광 소자는 외부 양자 효율이 20.2±0.6%인 발광 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 졸-겔 공정은 25℃내외의 온도에서 15분 내지 60분 동안 수행되는 발광 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 절연막의 두께는 23nm 내지 80nm의 범위를 갖는 발광 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 졸-겔 공정은 1회 이상 수행되고,
    상기 절연막은 상기 반도체 로드들을 둘러싸는 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함하는 발광 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 층을 형성하는 졸-겔 공정의 공정 시간은 상기 제2 층을 형성하는 졸-겔 공정의 공정 시간과 동일하고,
    상기 제1 층과 상기 제2 층의 두께는 서로 동일한 발광 소자의 제조 방법.
  6. 제4 항에 있어서,
    상기 제1 층을 형성하는 졸-겔 공정의 상기 전구체 물질은 상기 제2 층을 형성하는 졸-겔 공정의 상기 전구체 물질과 다르고,
    상기 제1 층과 상기 제2 층은 서로 다른 재료를 포함하는 발광 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 층은 실리콘 산화물(SiOx)을 포함하고,
    상기 제2 층은 산화알루미늄(AlOx)을 포함하는 발광 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 반도체 로드들을 분리하는 단계 전에, 상기 절연막이 형성된 상기 반도체 로드들을 열처리하는 공정을 더 포함하는 발광 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 열처리 공정은 250℃내외의 온도에서 60분 동안 수행되는 발광 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 반도체 로드들을 형성하는 단계는 상기 제1 반도체 재료층, 상기 발광 재료층, 상기 제2 반도체 재료층, 및 상기 전극 재료층을 건식 식각하는 제1 식각 단계, 및
    상기 제1 식각 단계 이후에 습식 식각 공정으로 수행되는 제2 식각 단계를 포함하는 발광 소자의 제조 방법.
  11. n형 도펀트로 도핑된 제1 반도체층;
    상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층; 및
    적어도 상기 발광층의 외면을 둘러싸는 절연막을 포함하고,
    외부 양자 효율이 20.2±0.6%인 발광 소자.
  12. 제11 항에 있어서,
    상기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하는 발광 소자.
  13. 제12 항에 있어서,
    상기 절연막의 두께는 23nm 내지 80nm의 범위를 갖는 발광 소자.
  14. 제11 항에 있어서,
    상기 절연막은 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함하는 발광 소자.
  15. 제14 항에 있어서,
    상기 제1 층과 상기 제2 층은 각각 서로 동일한 재료를 포함하고, 서로 동일한 두께를 갖는 발광 소자.
  16. 제14 항에 있어서,
    상기 제1 층과 상기 제2 층은 서로 다른 재료를 포함하고,
    상기 제1 층의 두께는 상기 제2 층의 두께보다 큰 발광 소자.
  17. 제14 항에 있어서,
    상기 제1 층은 실리콘 산화물(SiOx)을 포함하고,
    상기 제2 층은 산화알루미늄(AlOx)을 포함하는 발광 소자.
  18. 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 발광 소자;
    상기 발광 소자 상에 배치된 제2 절연층;
    상기 제2 절연층 상에서 상기 제1 전극 상에 배치되고 상기 제1 단부와 접촉하는 제1 연결 전극;
    상기 제2 절연층 상에서 상기 제2 전극 상에 배치되고 상기 제2 단부와 접촉하는 제2 연결 전극; 및
    상기 제2 절연층 및 상기 제2 연결 전극 상에 배치되고 상기 제1 연결 전극 하부에 배치된 제3 절연층을 포함하고,
    상기 발광 소자는 n형 도펀트로 도핑된 제1 반도체층;
    상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층; 및
    적어도 상기 발광층의 외면을 둘러싸는 절연막을 포함하고, 외부 양자 효율이 20.2±0.6%인 표시 장치.
  19. 제18 항에 있어서,
    상기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하고, 두께는 23nm 내지 80nm의 범위를 갖는 표시 장치.
  20. 제18 항에 있어서,
    상기 절연막은 제1 층, 및 상기 제1 층을 둘러싸는 제2 층을 포함하는 표시 장치.
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