KR20230107435A - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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KR20230107435A
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김태균
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Abstract

발광 소자, 이의 제조 방법, 및 표시 장치가 제공된다. 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 적어도 상기 발광층의 외면을 둘러싸는 절연막, 및 상기 제1 반도체층에 형성되고 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층이 배치된 길이 방향으로 연장된 공극을 포함한다.

Description

발광 소자, 이의 제조 방법 및 표시 장치{LIGHT EMITTING ELEMENT, METHOD OF FABRICATING THE SAME AND DISPLAY DEVICE}
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 내부에 공극이 형성되거나 양 단부를 가로지르는 관통홀이 형성된 발광 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하여 정렬도가 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 적어도 상기 발광층의 외면을 둘러싸는 절연막, 및 상기 제1 반도체층에 형성되고 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층이 배치된 길이 방향으로 연장된 공극을 포함한다.
상기 공극 내에 배치되고 비중이 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층보다 작은 충진층을 더 포함할 수 있다.
상기 충진층은 절연성 물질을 포함하되, 상기 절연막과 다른 재료를 포함할 수 있다.
상기 충진층은 폴리이미드를 포함하고, 상기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함할 수 있다.
상기 충진층은 복수의 기공들이 형성된 다공성 물질을 포함할 수 있다.
상기 공극은 상기 발광층 및 상기 제2 반도체층을 관통하고 상기 제1 반도체층의 일부가 식각되어 형성되고, 상기 공극 내에 배치된 상기 충진층은 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층과 각각 접촉할 수 있다.
상기 충진층의 상면은 상기 전극층의 하면과 맞닿을 수 있다.
상기 공극 및 상기 충진층의 길이는 상기 발광 소자의 길이보다 작을 수있다.
상기 공극은 상기 제1 반도체층의 내부에 형성되고, 길이는 상기 제1 반도체층의 길이보다 작을 수 있다.
상기 공극은 상기 발광층과 상기 제1 반도체층의 계면으로부터 연장된 형상을 갖고, 상기 충진층은 상면이 상기 발광층의 하면과 맞닿을 수 있다.
상기 공극은 상기 제1 반도체층의 내부에만 형성되어 상기 발광층과 이격되고, 상기 충진층은 상기 발광층과 접촉하지 않을 수 있다.
상기 공극이 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층 및 상기 전극층을 관통하여 상기 발광 소자의 상면과 하면을 관통하는 관통홀을 형성할 수 있다.
상기 관통홀의 길이는 상기 발광 소자의 길이와 동일할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 발광 소자, 상기 발광 소자 상에 배치된 제2 절연층, 상기 제2 절연층 상에서 상기 제1 전극 상에 배치되고 상기 제1 단부와 접촉하는 제1 연결 전극, 상기 제2 절연층 상에서 상기 제2 전극 상에 배치되고 상기 제2 단부와 접촉하는 제2 연결 전극, 및 상기 제2 절연층 및 상기 제2 연결 전극 상에 배치되고 상기 제1 연결 전극 하부에 배치된 제3 절연층을 포함하고, 상기 발광 소자는 제1 반도체층 및 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 적어도 상기 발광층의 외면을 둘러싸는 절연막, 및 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 내부에 형성되고 상기 발광 소자의 길이 방향으로 연장된 공극을 포함한다.
상기 발광 소자의 상기 공극은 상기 제2 반도체층 및 상기 발광층을 관통하되 상기 전극층의 하면과 맞닿도록 형성되고, 상기 공극 내에 배치된 충진층을 더 포함할 수 있다.
상기 발광 소자는 상기 공극이 상기 제1 반도체층 및 상기 전극층을 관통하여 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 관통하는 관통홀을 형성할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 베이스 기판을 준비하고, 상기 베이스 기판 상에 제1 반도체 물질층, 발광 물질층, 및 제2 반도체 물질층을 형성하는 단계, 상기 제1 반도체 물질층, 상기 발광 물질층, 및 상기 제2 반도체 물질층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 제1 홀을 형성하는 제1 식각 단계, 상기 제1 홀 내에 충진 물질층을 형성하고, 상기 제2 반도체 물질층 상에 전극 물질층을 형성하는 단계, 상기 제1 반도체 물질층, 상기 발광 물질층, 상기 제2 반도체 물질층, 및 상기 전극 물질층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 제2 홀을 형성하고 서로 이격된 반도체 로드들을 형성하는 단계, 및 상기 반도체 로드들의 외면을 둘러싸는 절연 물질층을 형성하고, 상기 절연 물질층이 형성된 상기 반도체 로드들을 상기 베이스 기판에서 분리하는 단계를 포함한다.
상기 제1 식각 단계에서, 상기 제1 홀은 상기 제2 반도체 물질층 및 상기 발광 물질층은 관통하고 상기 제1 반도체 물질층은 관통하지 않도록 형성될 수 있다.
상기 반도체 로드들을 형성하는 단계는 상기 전극 물질층 상에 서로 이격된 마스크층을 형성하는 단계; 및 상기 마스크층이 배치되지 않은 부분을 식각하는 제2 식각 단계를 포함하고, 상기 마스크층은 상기 충진 물질층과 중첩하도록 배치될 수 있다.
상기 제1 홀을 형성하는 제1 식각 단계는 상기 제2 반도체 물질층 상에 포토 레지스트층 또는 하드 마스크층을 형성하고, 상기 포토 레지스트층 또는 상기 하드 마스크층이 배치되지 않은 부분을 건식 식각하여 수행될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 내부에 공극이 형성되거나 관통홀이 형성될 수 있다. 또한, 발광 소자는 내부에 형성된 공극에 배치되고, 반도체층보다 비중이 낮은 충진층을 포함할 수 있다. 발광 소자는 비중이 큰 반도체 물질을 포함하되, 상기 공극 또는 관통홀을 포함하여 상대적으로 비중이 낮아질 수 있다.
일 실시예에 따른 표시 장치는 상기 발광 소자를 포함하여 잉크젯 프린팅 공정에서 서로 이격된 전극들 상에 배치되는 발광 소자들이 높은 정렬도를 갖고 배치될 수 있다. 표시 장치는 단위 화소 당 정상 정렬되는 발광 소자들의 개수가 증가하여 품질이 개선되고 공정 효율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다.
도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 도 5의 발광 소자의 단면도이다.
도 7은 일 실시예에 따른 표시 장치에서 발광 소자가 배치된 부분을 나타내는 도면이다.
도 8 내지 도 19는 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타내는 도면들이다.
도 20은 다른 실시예에 따른 발광 소자의 제조 공정 중 일 단계를 나타내는 도면이다.
도 21은 다른 실시예에 따른 발광 소자의 단면도이다.
도 22는 도 21의 발광 소자의 제조 공정 중 일 단계를 나타내는 도면이다.
도 23은 다른 실시예에 따른 발광 소자의 단면도이다.
도 24는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 25 내지 도 27은 도 24의 발광 소자의 제조 공정 중 일부 단계들을 나타내는 도면들이다.
도 28은 다른 실시예에 따른 발광 소자의 단면도이다.
도 29는 다른 실시예에 따른 발광 소자의 개략도이다.
도 30은 도 29의 발광 소자의 단면도이다.
도 31은 도 30의 발광 소자를 포함하는 표시 장치에서 발광 소자가 배치된 부분을 나타내는 도면이다.
도 32 내지 도 38은 도 29의 발광 소자의 제조 공정 중 일부 단계들을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다. 도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다. 도 3은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 4는 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 2 내지 도 4를 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP))을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 연결 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제1 연결 전극층의 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제2 연결 전극층의 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다. 도 6은 도 5의 발광 소자의 단면도이다.
도 5 및 도 6을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
일 실시예에 따른 발광 소자(ED)는 그 내부에 형성된 공극(V), 및 공극(V) 내부를 채우는 충진층(39)을 포함할 수 있다. 발광 소자(ED)의 공극(V)은 반도체층(31, 32) 및 발광층(36) 중 적어도 일부의 내부에 형성되며, 반도체층(31, 32) 및 발광층(36)의 일부가 제거되거나 이들이 관통되어 형성될 수 있다. 예를 들어, 공극(V)은 발광층(36)과 제2 반도체층(32)은 관통하고 제1 반도체층(31)은 일부분이 식각되도록 형성될 수 있다. 공극(V)은 발광 소자(ED)의 길이 방향으로 연장될 수 있고, 도 5 및 도 6에 예시된 바와 같이 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32)에 걸쳐 형성될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(ED)의 공극(V)은 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32) 중 일부만을 관통하거나 해당 층이 식각되어 형성되거나, 이들 중 어느 한 층 내에만 형성될 수도 있다.
도면에서는 공극(V)이 발광 소자(ED)의 중심부에서 길이 방향으로 연장되어 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 공극(V)은 발광 소자(ED)의 중심부로부터 외측으로 치우쳐져 형성될 수도 있다. 다만, 공극(V)의 바람직한 위치는 원통형 형상의 발광 소자(ED)에서 그 중심에 배치되는 것일 수 있다.
후술할 바와 같이, 발광 소자(ED)의 반도체층(31, 32) 및 발광층(36)은 에피택셜 성장법을 통해 형성될 수 있다. 발광 소자(ED)의 공극(V)은 반도체층(31, 32) 및 발광층(36)의 일부를 식각하는 별도의 공정을 통해 형성될 수 있다. 발광 소자(ED)의 공극(V)은 반도체층(31, 32) 및 발광층(36)의 재료가 증착되면서 각 층의 내부에 재료 일부가 증착되지 않아 형성되는 것이 아니고, 각 층들의 재료를 증착시킨 이후에 공극(V) 형성을 위한 별도의 식각 공정이 수행될 수 있다. 상기 식각 공정이 수행되는 단계에 따라, 공극(V)이 형성되는 위치가 달라질 수 있다.
일 실시예에 따르면, 발광 소자(ED)의 공극(V)은 발광 소자(ED)의 길이 방향을 따라 연장된 형상을 가질 수 있다. 발광 소자(ED)는 반도체층(31, 32) 및 발광층(36)이 에피택셜 성장법을 통해 형성되고, 이들을 길이 방향으로 식각하는 공정이 수행되어 제조될 수 있다. 발광 소자(ED)는 반도체 재료를 포함하는 각 층들이 일 방향으로 식각되는 공정을 통해 제조되므로, 길이 방향으로 ?아된 형상을 가질 수 있다. 후술할 바와 같이, 상기 반도체 재료를 포함하는 각 층들을 식각하는 공정과 동일한 방향으로 상기 층들에 홀을 형성하는 공정이 수행될 수 있다. 상기 홀은 발광 소자(ED)의 내부에 형성된 공극(V)이 될 수 있다. 그에 따라, 발광 소자(ED)는 연장된 방향과 동일한 방향으로 그 내부에 형성된 공극(V)을 포함할 수 있다. 이에 대한 보다 자세한 설명은 후술하기로 한다.
발광 소자(ED)의 공극(V)은 제1 반도체층(31)과 전극층(37)을 완전하게 관통하지 않도록 형성될 수 있다. 예를 들어, 발광 소자(ED)의 길이(L1)는 공극(V)의 길이(L2)보다 클 수 있고, 공극(V)의 길이(L2)는 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32)의 두께의 합보다 작을 수 있다. 공극(V)이 제2 반도체층(32) 및 발광층(36)에 걸쳐 형성되지 않는 실시예에서, 공극(V)의 길이(L2)는 제1 반도체층(31)의 두께보다 작을 수도 있다. 발광 소자(ED)의 공극(V)을 형성하기 위한 공정은 반도체층(31, 32) 또는 발광층(36)을 형성한 이후의 공정에서 수행되기 때문에, 공극(V)이 발광 소자(ED)를 완전하게 관통하지 않는다면 제2 반도체층(32) 상에 배치된 전극층(37)에는 공극(V)이 형성되지 않을 수 있다.
또한, 발광 소자(ED)의 직경(W1)을 고려하여, 공극(V)의 직경(W2)은 발광 소자(ED)의 광학 특성을 저해하지 않는 범위 내에서 설정될 수 있다. 공극(V)의 직경(W2)이 너무 클 경우, 발광 소자(ED)에서 공극(V)이 차지하는 비율이 커지게 되어 발광 소자(ED)가 충분한 광 효율을 갖지 못할 수도 있다. 특히, 공극(V)이 발광층(36)을 관통하도록 형성된 실시예에서, 발광층(36)이 일부 식각되면서 발광층(36)의 광학 특성 및 방출하는 광의 중심 파장대역 등이 변할 수도 있다. 예시적인 실시예에서, 발광 소자(ED)의 공극(V)은 발광 소자(ED)의 직경(W1) 대비 50% 이하의 직경(W2)을 가질 수 있다. 다만, 이에 제한되지 않는다.
충진층(39)은 발광 소자(ED)의 공극(V) 내에 배치될 수 있다. 충진층(39)은 공극(V) 내부를 완전하게 채우도록 배치되며, 공극(V)의 위치에 따라 반도체층(31, 32) 및 발광층(36)과 맞닿을 수 있다. 예를 들어, 공극(V)이 발광층(36)과 제2 반도체층(32)을 관통하며 제1 반도체층(31) 일부에 걸쳐 형성된 실시예에서, 충진층(39)은 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32) 중 공극(V)과 맞닿는 내측 측면과 각각 접촉할 수 있다. 충진층(39)은 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32)에 의해 둘러싸일 수 있다. 공극(V)이 전극층(37)의 하면까지 형성된 실시예에서, 충진층(39)의 상면은 전극층(37)의 하면과 접촉할 수 있다. 다만, 이에 제한되지 않으며, 공극(V)의 형성 위치에 따라 충진층(39)과 맞닿는 반도체층(31, 32) 및 발광층(36)이 달라질 수 있다.
일 실시예에 따르면, 충진층(39)은 반도체층(31, 32) 및 발광층(36)보다 비중이 낮은 절연성 물질을 포함할 수 있다. 충진층(39)은 공극(V)의 형성 위치에 따라 제1 반도체층(31) 및 제2 반도체층(32)과 각각 접촉할 수 있으므로, 이들이 서로 단락되지 않도록 절연성 물질을 포함할 수 있다. 예를 들어, 충진층(39)은 반도체층(31, 32)보다 비중이 낮으며 절연성 물질인 폴리이미드(Polyimide)와 같은 유기 절연성 물질을 포함할 수 있다. 발광 소자(ED)의 내부에 형성된 공극(V)을 채울 수 있도록, 충진층(39)은 절연막(38)과 다른 절연성 물질로서 유연한 유기 절연 물질을 포함할 수 있다. 다만, 이에 제한되지 않는다.
발광 소자(ED)는 비중이 큰 반도체층(31, 32) 및 발광층(36)을 포함하되 내부에 형성된 공극(V)과 공극(V)을 채우는 충진층(39)을 포함하므로, 발광 소자(ED)의 부피 대비 상대적으로 무게가 작을 수 있다.
표시 장치(10)에 포함된 발광 소자(ED)는 양 단부가 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 잉크 내에 분산된 상태로 전극(RME1, RME2)들 상에 분사될 수 있고, 전극(RME1, RME2) 상에 생성되는 전기장에 의해 양 단부의 위치가 변하면서 전극(RME1, RME2)들 상에 안착될 수 있다. 발광 소자(ED)가 반도체 재료를 포함하여 높은 비중을 갖는다면, 잉크 내에서 발광 소자(ED)가 부유하면서 양 단부가 배향되는 시간이 짧을 수도 있다. 일 실시예에 따른 발광 소자(ED)는 공극(V)과 충진층(39)을 포함하여 같은 부피에 비하여 상대적으로 낮은 비중을 가질 수 있고, 잉크 내에서 부유하며 양 단부가 정렬되기에 충분한 시간을 가질 수 있다. 그에 따라, 표시 장치(10)에서 발광 소자(ED)들의 정렬도가 향상될 수 있고, 표시 장치(10)는 단위 화소(PX) 당 정상 정렬되는 발광 소자(ED)들의 개수가 증가하여 품질이 개선되고 공정 효율이 향상될 수 있다.
도 7은 일 실시예에 따른 표시 장치에서 발광 소자가 배치된 부분을 나타내는 도면이다.
도 7을 참조하면, 발광 소자(ED)는 전극층(37)이 배치된 제1 단부가 제1 전극(RME1) 상에 배치되고, 제1 반도체층(31)이 배치된 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 그 내부에서 길이 방향으로 연장되어 형성된 공극(V) 및 이를 채우는 충진층(39)을 포함하고, 길이 방향으로 순차적으로 배치된 반도체층(31, 32), 발광층(36) 및 전극층(37)을 포함할 수 있다. 표시 장치(10)에서 제1 전극(RME1)과 제2 전극(RME2)이 서로 제2 방향(DR2)으로 이격되어 배치되고, 발광 소자(ED)의 반도체층(31, 32), 발광층(36) 및 전극층(37)은 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 발광 소자(ED)는 표시 장치(10)에서 제2 방향(DR2)으로 연장된 형상으로 배치될 수 있고, 공극(V) 및 충진층(39)도 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 다만, 표시 장치(10)의 전극들 배치에 따라, 발광 소자(ED)가 제1 방향(DR1)으로 연장된 형상으로 배치되는 경우, 공극(V) 및 충진층(39)도 제1 방향(DR1)으로 연장된 형상으로 배치될 수 있다.
이하, 다른 도면들을 참조하여 발광 소자(ED)의 제조 공정에 대하여 설명하기로 한다.
도 8 내지 도 19는 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타내는 도면들이다. 도 8 내지 도 19에서는 발광 소자(ED)들의 제조 공정을 순서대로 도시하고 있다.
도 8을 참조하면, 베이스 기판(1000)을 준비하고, 베이스 기판(1000) 상에 제1 반도체 물질층(310), 발광 물질층(360) 및 제2 반도체 물질층(320)을 순차적으로 형성한다.
베이스 기판(1000)은 하부 기판(1100) 및 하부 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다. 하부 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 하부 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 하부 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
버퍼 물질층(1200)은 그 위에 형성되는 제1 반도체 물질층(310)과 하부 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 실질적으로 제1 반도체 물질층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질이거나, 도핑 농도가 제1 반도체 물질층(310)보다 작을 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
베이스 기판(1000) 상에는 복수의 반도체 물질층들이 형성될 수 있다. 에피택셜법(Epitaxial)에 의해 성장되는 복수의 반도체 물질층들은 시드(Seed) 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 예를 들어, 일 실시예에 따른 발광 소자(ED)와 같이, 제1 반도체층(31), 제2 반도체층(32) 및 발광층(36)이 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 어느 하나를 포함하는 실시예에서, 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3)일 수 있고, 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있다. 다만, 이에 제한되지 않는다. 복수의 반도체 물질층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다. 이하에서는, 복수의 반도체 물질층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(30)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1000) 상에는 제1 반도체 물질층(310), 발광 물질층(360) 및 제2 반도체 물질층(320)이 형성될 수 있다. 베이스 기판(1000) 상에 배치되는 물질층들은 각각 발광 소자(ED)의 반도체층(31, 32), 발광층(36) 및 전극층(37)에 각각 대응될 수 있다. 예를 들어, 제1 반도체 물질층(310)은 제1 반도체층(31)에 대응되고, 발광 물질층(360) 및 제2 반도체 물질층(320)은 각각 발광층(36)과 제2 반도체층(32)에 대응될 수 있다. 즉, 상기 각 물질층들은 발광 소자(ED)의 각 반도체층(31, 32) 및 발광층(36)과 동일한 물질을 포함할 수 있다.
다음으로, 도 9 내지 도 11을 참조하면, 베이스 기판(1000) 상에 형성된 반도체 물질층(310, 320) 및 발광 물질층(360)의 일부를 식각하여 복수의 제1 홀(h1)들을 형성한다. 제1 홀(h1)들을 형성하는 공정은 제2 반도체 물질층(320) 상에 포토 레지스트층(PR)을 형성하는 단계, 및 포토 레지스트층(PR)이 배치되지 않은 부분을 베이스 기판(1000)의 상면에 수직한 방향으로 식각하는 단계를 포함할 수 있다.
먼저, 도 9에 도시된 바와 같이, 제2 반도체 물질층(320) 상에 서로 이격되어 배치된 복수의 포토 레지스트층(PR)을 형성한다. 포토 레지스트층(PR)은 반도체 물질층(310, 320) 및 발광 물질층(360)을 식각하기 위한 마스크층으로 활용될 수 있다. 포토 레지스트층(PR)은 반도체 물질층(310, 320) 및 발광 물질층(360)에 제1 홀(h1)이 형성되는 영역을 노출하며 제2 반도체 물질층(320) 상에 배치될 수 있다.
이어, 도 10 및 도 11에 도시된 바와 같이, 포토 레지스트층(PR)이 배치되지 않고 노출된 제2 반도체 물질층(320)의 베이스 기판(1000)의 상면에 수직하게 식각하는 제1 식각 공정(1st etching)을 수행하고, 포토 레지스트층(PR)을 제거한다. 제1 식각 공정(1st etching)은 건식 식각 공정, 또는 습식 식각 공정으로 수행될 수 있으나, 바람직하게는 건식 식각 공정으로 수행될 수 있다. 제1 식각 공정(1st etching)에 의해 형성되는 제1 홀(h1)은 식각 공정의 공정 조건에 따라 그 깊이가 달라질 수 있다. 도면에서는 제1 홀(h1)이 제2 반도체 물질층(320), 및 발광 물질층(360)을 관통하는 반면, 제1 반도체 물질층(310)을 하단 일부를 관통하지 않도록 형성된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 제1 홀(h1)은 반도체 물질층(310, 320)과 발광 물질층(360)이 최종적으로 발광 소자(ED)를 구성할 때, 발광 소자(ED)의 내부에 형성되는 공극(V)이 될 수 있다. 그에 따라, 제1 식각 공정(1st etching)이 수행되는 영역으로서, 포토 레지스트층(PR)이 서로 이격된 사이 간격은 발광 소자(ED)의 직경보다 작도록 설계될 수 있다. 제1 홀(h1)은 제1 반도체 물질층(310)을 완전하게 관통하지 않고, 제2 반도체 물질층(320), 및 발광 물질층(360)만을 관통하도록 형성될 수 있고, 본 공정이 수행되어 제조된 발광 소자(ED)는 그 길이가 공극(V)의 길이보다 길 수 있다.
다음으로, 도 12를 참조하면, 반도체 물질층(310, 320) 및 발광 물질층(360)에 형성된 제1 홀(h1)의 내부를 채우도록 제1 홀(h1)에 충진 물질층(390)을 배치한다. 충진 물질층(390)은 반도체 물질층(310, 320) 및 발광 물질층(360)보다 비중이 작은 절연성 물질을 포함할 수 있다. 충진 물질층(390)은 발광 소자(ED)에서 공극(V) 내에 배치된 충진층(39)에 대응될 수 있다. 반도체 물질층(310, 320) 및 발광 물질층(360)이 식각되어 형성된 제1 홀(h1)을 채움으로써, 그 상에 배치되는 층이 평탄한 면 상에 안정적으로 배치될 수 있다.
이어, 도 13을 참조하면, 제2 반도체 물질층(320) 및 충진 물질층(390) 상에 전극 물질층(370)을 형성한다. 전극 물질층(370)은 발광 소자(ED)의 전극층(37)에 대응되는 층으로서, 이와 동일한 물질을 포함할 수 있다. 전극 물질층(370)을 형성하는 공정은 상술한 바와 동일하다.
다음으로, 도 14 내지 도 16을 참조하면, 반도체 물질층(310, 320), 발광 물질층(360), 및 전극 물질층(370)을 식각하여 서로 이격된 반도체 로드(300)들을 형성한다. 일 실시예에 따르면, 반도체 물질층(310, 320), 발광 물질층(360), 및 전극 물질층(370)을 식각하는 단계는 전극 물질층(370) 상에 마스크층(400)을 형성하는 단계, 마스크층(400)을 따라 반도체 물질층(310, 320) 등을 식각하는 제2 식각 공정(2nd etching)을 포함할 수 있다.
먼저, 도 14에 도시된 바와 같이, 전극 물질층(370) 상에 마스크층(400)을 형성한다. 마스크층(400)은 전극 물질층(370) 상에 배치된 제1 절연 마스크층(410)과 제2 절연 마스크층(420), 및 제2 절연 마스크층(420) 상에 배치된 마스크 패턴(430)들을 포함할 수 있다. 마스크층(400)은 마스크 패턴(430)들이 이격된 공간을 따라 절연 마스크층(410, 420)들이 식각된 형태를 가질 수 있다. 마스크층(400)의 절연 마스크층(410, 420) 및 마스크 패턴(430)들의 이격된 공간을 따라 반도체 물질층(310, 320)들이 식각될 수 있다. 몇몇 실시예에서 마스크층(400)은 서로 동일한 직경 또는 폭을 가질 수 있다. 반도체 물질층(310, 320) 중 마스크층(400)이 배치된 부분과 중첩하여 식각되지 않는 부분은 발광 소자(ED)를 구성하는 반도체 로드(300)를 형성할 수 있다. 그에 따라, 발광 소자(ED)가 공극(V) 및 충진층(39)을 포함할 수 있도록, 마스크층(400)은 공극(V) 및 충진층(39)과 두께 방향으로 중첩하도록 배치될 수 있다. 또한, 마스크층(400)이 갖는 직경은 실질적으로 발광 소자(ED)의 직경과 동일할 수 있다. 마스크층(400)들이 동일한 직경 또는 폭을 가짐에 따라 발광 소자(ED)들도 실질적으로 동일한 직경을 가질 수 있다.
제1 절연 마스크층(410)과 제2 절연 마스크층(420)은 절연성 물질을 포함하고, 마스크 패턴(430)은 금속 재료를 포함할 수 있다. 예를 들어, 절연 마스크층(410, 420)들은 각각 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy) 등일 수 있다. 마스크 패턴(430)은 크롬(Cr)과 같은 금속을 포함할 수 있으나, 이에 제한되지 않는다.
이어, 도 15 및 도 16에 도시된 바와 같이, 마스크층(400)을 따라 반도체 물질층(310, 320)을 식각하여 제2 홀(h2)을 형성하는 제2 식각 공정(2nd etching)을 수행한다. 제2 식각 공정(2nd etching)은 제1 식각 공정(1st etching)과 유사하게, 베이스 기판(1000)의 상면에 수직한 방향으로 수행될 수 있다.
상기 식각 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 식각 공정(2nd etching)에 의해 베이스 기판(1000) 상에는 서로 이격된 복수의 반도체 로드(300)들이 형성될 수 있다. 반도체 로드(300)들은 각각 제1 반도체 물질층(310), 발광 물질층(360), 제2 반도체 물질층(320) 및 전극 물질층(370)을 포함하고, 제1 반도체 물질층(310), 발광 물질층(360), 및 제2 반도체 물질층(320)의 내부에 형성된 공극(V) 및 충진 물질층(390)을 포함할 수 있다. 제2 식각 공정(2nd etching)에서 제1 반도체 물질층(310)은 하단부가 완전히 식각되지 않고, 하부의 잔여 층이 남을 수 있다. 복수의 반도체 로드(300)들은 제1 반도체 물질층(310)들이 서로 연결되어 있을 수 있다. 반도체 로드(300)들은 후속 공정에서 외면에 절연 물질층(380)이 형성되어 발광 소자(ED)를 구성할 수 있다.
다음으로, 도 17 및 도 18을 참조하면, 반도체 로드(300)의 측면을 부분적으로 둘러싸는 절연 물질층(380)을 형성한다. 절연 물질층(380)을 형성하는 공정은 반도체 로드(300)의 외면을 둘러싸도록 절연 물질층(380)을 형성한 뒤, 반도체 로드(300)의 상면 상면이 노출되도록 절연 물질층(380)을 부분적으로 제거하는 제3 식각 공정(3rd etching)을 수행하여 형성될 수 있다.
절연 물질층(380)은 반도체 로드(300)의 외면에 형성되는 절연층으로서, 수직으로 식각된 반도체 로드(300)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연 물질층(380)은 원자층 증착법(Atomic layer deposition, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
절연 물질층(380)은 반도체 로드(300)의 측면, 상면 및 반도체 로드(300)가 이격된 영역에서 노출된 잔여 제1 반도체 물질층(310) 상에도 형성될 수 있다. 절연 물질층(380)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 도면에서는 절연 물질층(380)의 상부면이 제거되어 전극 물질층(370)이 노출되고, 이 과정에서 전극 물질층(370)도 부분적으로 식각될 수 있다. 발광 소자(ED)는 제조 공정 중에 형성되는 전극 물질층(370)의 두께보다 최종적으로 제조된 발광 소자(30)의 전극층(37)의 두께가 더 작을 수 있다.
도면에서는 전극 물질층(370)의 상면이 부분적으로 노출되고, 절연 물질층(380)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연 물질층(380)은 전극 물질층(370)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연 물질층(380)을 부분적으로 제거하는 공정에서, 절연 물질층(380)의 상면 뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연 물질층(380)은 단부면이 일부 식각된 상태로 형성될 수 있다. 절연 물질층(380)의 상부면을 제거함에 따라 발광 소자(30)에서 전극층(37)과 인접한 절연막(38)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 19에 도시된 바와 같이, 절연 물질층(380)이 형성된 반도체 로드(300)를 잔여 제1 반도체 물질층(310)으로부터 분리한다. 베이스 기판(1000)으로부터 분리된 반도체 로드(300)는 발광 소자(ED)가 될 수 있다. 이상의 공정을 통해 내부에 공극(V)이 형성되고 충진층(39)이 배치된 발광 소자(ED)를 제조할 수 있다.
한편, 발광 소자(ED)는 그 직경(W2)이 나노 미터 내지 마이크로 미터의 범위를 가질 수 있고, 발광 소자(ED)에 형성된 공극(V)은 그보다 더 작은 직경(W1)을 가질 수 있다. 발광 소자(ED)의 제조 공정 중 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching)에서, 포토 레지스트층(PR)을 마스크로 형성할 때 고해상도의 반도체 장비를 이용하여 형성할 필요가 있다. 발광 소자(ED)의 공극(V)이 일 방향으로 연장되어 형성되므로, 포토 레지스트층(PR)도 상대적으로 종횡비가 큰 형상으로 형성되어야 한다. 이를 위해, 고해상도의 반도체 장비를 이용하여 수행될 수 있으나, 이에 제한되지 않고 다른 재료를 이용한 식각 공정으로 대체될 수 있다.
도 20은 다른 실시예에 따른 발광 소자의 제조 공정 중 일 단계를 나타내는 도면이다.
도 20을 참조하면, 발광 소자(ED)의 제조 공정 중 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching)에서, 포토 레지스트층(PR) 대신 하드 마스크층(500)을 이용한 식각 공정이 수행될 수 있다. 하드 마스크층(500)은 포토 레지스트층(PR)과 달리 크롬(Cr)과 같은 금속을 포함할 수 있고, 하드 마스크층(500)의 패턴들이 큰 종횡비를 갖지 않더라도 일 방향으로 연장된 제1 홀(h1)을 형성하기에 적합할 수 있다. 도면에 도시된 바와 같이, 포토 레지스트층(PR)에 비해 낮은 두께를 갖는 하드 마스크층(500)은 그 재료가 상대적으로 경질의 금속 재료로 이루어짐에 따라, 직경이 작은 제1 홀(h1)을 형성하기 위한 마스크층으로 형성될 때, 고해상도의 반도체 장비를 사용하지 않고도 패턴 형성이 가능하다. 발광 소자(ED)의 직경이 작고 그보다 작은 공극(V)을 형성하기 위한 공정으로서, 하드 마스크층(500)을 활용한 제1 식각 공정(1st etching)을 수행함에 따라 제조 공정이 용이한 이점이 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 21은 다른 실시예에 따른 발광 소자의 단면도이다. 도 22는 도 21의 발광 소자의 제조 공정 중 일 단계를 나타내는 도면이다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 발광 소자(ED_1)는 내부에 형성된 공극(V)을 포함하되, 그 내부에 채워지는 충진층(39)이 생략될 수 있다. 발광 소자(ED_1)의 제조 공정에서도, 제1 홀(h1)을 형성한 뒤 충진 물질층(390)을 제1 홀(h1) 내에 배치하지 않고, 제1 식각 공정(1st etching) 이후에 제2 반도체 물질층(320) 상에 전극 물질층(370)을 형성할 수 있다. 본 실시예는 발광 소자(ED_1)가 충진층(39)을 포함하지 않는 점에서 도 6의 실시예와 차이가 있다.
발광 소자(ED_1)는 내부에 빈 공간인 공극(V)을 포함하여 낮은 비중을 가질 수 있다. 공극(V)이 충진층(39)으로 채워지면 발광 소자(ED)의 내부가 비어있지 않게 되므로 외부 충격에 대한 내구성을 가질 수 있으나, 공극(V)의 길이 및 폭 등이 적절하게 조절되어 외부 충격에 강한 내구성을 가질 수 있다면 충진층(39)은 생략될 수도 있다. 그에 따라, 발광 소자(ED_1)는 상대적으로 비중이 더 낮아질 수 있고, 표시 장치(10)는 발광 소자(ED_1)들이 더 높은 정렬도를 가질 수 있다.
도 23은 다른 실시예에 따른 발광 소자의 단면도이다.
도 23을 참조하면, 일 실시예에 따른 발광 소자(ED_2)는 충진층(39_2)이 복수의 기공(P)을 포함하는 다공성 절연 물질로 이루어질 수 있다. 충진층(39_2)은 발광 소자(ED_2)의 내부에 형성된 공극(V)을 채우는 절연성 물질로서, 발광 소자(ED_2)의 비중을 낮추는 역할을 할 수 있다. 충진층(39_2)은 전기적으로 절연성 특성을 가지면서 비중이 반도체층(31, 32)보다 낮다면 다양한 재료가 활용될 수 있다. 본 실시예는 충진층(39_2)이 다공성 절연 물질로 이루어짐에 따라, 발광 소자(ED_2)의 비중을 더 낮출 수 있다.
도 24는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 24를 참조하면, 일 실시예에 따른 발광 소자(ED_3)는 공극(V_3)이 제1 반도체층(31)에 형성되고 발광층(36) 및 제2 반도체층(32)을 관통하지 않을 수 있다. 충진층(39_3)은 공극(V_3) 내에 배치되며, 제1 반도체층(31)에 의해 둘러싸일 수 있다. 본 실시예는 공극(V_3) 및 충진층(39_3)의 길이가 상대적으로 짧아진 점에서 상술한 실시예들과 차이가 있다.
발광 소자(ED_3)는 발광층(36)을 포함하여 양 단부에서 인가된 전기 신호에 의해 광을 방출할 수 있다. 발광 소자(ED_3)는 발광층(36)에서 생성되는 광량 및 이들 중 외부로 출사되는 광량 등과 같은 요인들에 의해 결정되는 광 효율을 가질 수 있다. 발광 소자(ED_3)가 내부에 형성된 공극(V_3)을 포함하여 상대적으로 비중을 낮출 수 있으나, 공극(V_3)이 발광층(36)을 관통하여 발광층(36)에서 의도하지 않은 특성 변화가 생긴다면 발광 소자(ED_3)의 제조 시 설계했던 수치보다 낮은 광 효율을 가질 수도 있다. 이를 방지하기 위해, 발광 소자(ED_3)는 내부에 형성되는 공극(V_3)을 포함하되, 발광층(36)은 손상되지 않도록 제1 반도체층(31)에만 형성될 수 있다.
예를 들어, 공극(V_3)은 제1 반도체층(31)이 일부분 식각되어 형성될 수 있고, 공극(V_3)의 상면은 발광층(36)의 하면과 맞닿을 수 있다. 공극(V_3)은 제1 반도체층(31)과 발광층(36)의 계면으로부터 길이 방향으로 연장된 형상을 가질 수 있다. 공극(V_3)의 길이(L2)는 제1 반도체층(31)의 길이(L3)보다 짧을 수 있다. 공극(V_3) 내에 배치되는 충진층(39_3)은 외측면 및 하면은 제1 반도체층(31)과 접촉하고, 상면은 발광층(36)의 하면과 접촉할 수 있다. 충진층(39_3)의 길이(L2)도 제1 반도체층(31)의 길이(L3)보다 짧을 수 있다.
발광 소자(ED_3)의 제조 공정은 반도체 물질층(310, 320)을 적층하고 이에 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching)을 포함할 수 있다. 제1 식각 공정(1st etching)이 수행되는 공정 순서에 따라 발광 소자(ED_3)에 형성되는 공극(V_3)의 위치 및 길이 등이 달라질 수 있다.
도 25 내지 도 27은 도 24의 발광 소자의 제조 공정 중 일부 단계들을 나타내는 도면들이다.
도 25 내지 도 27을 참조하면, 일 실시예에 따른 발광 소자(ED_3)의 제조 공정은 베이스 기판(1000)을 준비하고 베이스 기판(1000) 상에 제1 반도체 물질층(310)을 형성한 뒤, 제1 반도체 물질층(310) 일부를 식각하여 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching)이 수행될 수 있다. 도 10의 실시예와 달리, 본 실시예는 제1 식각 공정(1st etching)이 발광 물질층(360) 및 제2 반도체 물질층(320)을 형성하기 전에 수행될 수 있다.
제1 홀(h1)을 형성하기 위한 제1 식각 공정(1st etching)의 방식은 상술한 바와 동일하다. 제1 반도체 물질층(310) 상에 서로 이격된 포토 레지스트층(PR)을 형성하고, 제1 반도체 물질층(310) 중 포토 레지스트층(PR)이 배치되지 않은 부분을 베이스 기판(1000) 상면에 수직한 방향으로 식각하여 제1 홀(h1)을 형성한다. 제1 홀(h1)은 제1 반도체 물질층(310)의 일부분이 식각되어 형성되며, 제1 반도체 물질층(310)의 두께보다는 깊이가 낮도록 형성될 수 있다.
이어, 포토 레지스트층(PR)을 제거하고 제1 홀(h1) 내에 충진 물질층(390)을 배치한 뒤, 제1 반도체 물질층(310) 상에 발광 물질층(360), 제2 반도체 물질층(320) 및 전극 물질층(3700을 형성한다. 서로 적층된 반도체 물질층(310, 320), 발광 물질층(360) 및 전극 물질층(370)에서, 제1 홀(h1)이 형성하는 공극(V)은 제1 반도체 물질층(310)에만 형성되고, 발광 물질층(360) 및 제2 반도체 물질층(320)은 관통하지 않을 수 있다. 충진 물질층(390)도 제1 반도체 물질층(310) 내부에만 배치될 수 있다.
도면으로 도시하지 않았으나, 후속 공정에서 제2 식각 공정(2nd etching)을 수행하고 절연 물질층(380)을 형성한 뒤, 제3 식각 공정(3rd etching)과 반도체 로드(300)들을 분리하는 공정을 통해 발광 소자(ED_3)를 제조할 수 있다.
도 28은 다른 실시예에 따른 발광 소자의 단면도이다.
도 28을 참조하면, 일 실시예에 따른 발광 소자(ED_4)는 공극(V_4)이 제1 반도체층(31)의 내부에 형성되고, 상면이 발광층(36)과 이격될 수 있다. 충진층(39_4)도 제1 반도체층(31)의 내부에 배치되고, 발광층(36)과 접촉하지 않을 수 있다. 본 실시예는 공극(V_4) 및 충진층(39_4)의 길이가 더 짧아진 점에서 도 24의 실시예와 차이가 있다.
발광 소자(ED_4)의 제조 공정 중, 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching)을 수행하고, 발광 물질층(360)을 형성하기 전에 제1 반도체 물질층(310)을 더 형성한다면 제1 홀(h1)이 형성하는 공극(V_4)은 제1 반도체 물질층(310) 내부에 형성될 수 있다. 발광 소자(ED_4)에서 제1 반도체층(31)의 길이는 다른 층들의 길이보다 길 수 있고, 제1 반도체층(31)이 차지하는 비율이 상대적으로 클 수 있다. 발광 소자(ED_4)의 내부에 형성되는 공극(V_4)이 제1 반도체층(31) 내에만 형성된다면, 다른 발광층(36), 제2 반도체층(32) 및 전극층(37)이 손상되지 않으면서 그 비중을 낮출 수 있다. 일 실시예에 따른 발광 소자(ED_4)는 제1 반도체층(31)에만 공극(V_4)을 형성하고 충진층(39_4)을 그 내부에 배치함으로써, 제1 식각 공정(1st etching)에서 발생할 수 있는 다른 층들의 손상을 방지할 수 있다.
한편, 발광 소자(ED)는 공극(V)이 제1 반도체층(31), 발광층(36) 및 제2 반도체층(32)에만 걸쳐 형성되지 않고, 발광 소자(ED)의 양 단부를 완전하게 관통하도록 형성될 수 있다. 발광 소자(ED)는 공극(V)이 길이 방향으로 더 연장되어 양 단부가 완전하게 관통된 관통홀(도 29의 'HOL')을 포함할 수 있다.
도 29는 다른 실시예에 따른 발광 소자의 개략도이다. 도 30은 도 29의 발광 소자의 단면도이다. 도 31은 도 30의 발광 소자를 포함하는 표시 장치에서 발광 소자가 배치된 부분을 나타내는 도면이다.
도 29 내지 도 31을 참조하면, 일 실시예에 따른 발광 소자(ED_5)는 양 단부를 길이 방향으로 관통하는 관통홀(HOL)을 포함할 수 있다. 관통홀(HOL)은 제1 반도체층(31)의 하면으로부터 전극층(37)의 상면까지 연장될 수 있고, 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)을 관통할 수 있다.
발광 소자(ED_5)의 관통홀(HOL)은 그 길이(L2)가 발광 소자(ED_5)의 길이(L1)와 동일할 수 있다. 관통홀(HOL)은 발광층(36) 및 제2 반도체층(32)에 더하여 제1 반도체층(31)과 전극층(37)을 완전히 관통할 수 있다. 도 5의 발광 소자(ED)와 비교하여, 본 실시예의 발광 소자(ED_5)는 길이 방향으로 더 긴 관통홀(HOL)을 포함함에 따라, 그 직경(W2)은 상대적으로 작을 수 있다. 예를 들어, 발광 소자(ED_5)의 양 단부를 관통하는 관통홀(HOL)은 그 직경(W2)이 발광 소자(ED_5)의 직경(W1)보다 작으며, 50% 이하의 범위를 가질 수 있다. 발광 소자(ED_5)는 관통홀(HOL)이 관통하는 반도체층(31, 32) 및 발광층(36) 등의 전기적 및 광학적 특성이 변하지 않는 범위 내에서 그 직경(W2)이 달라질 수 있다.
일 실시예에 따르면, 표시 장치(10)는 관통홀(HOL)을 포함하는 발광 소자(ED_5)를 포함할 수 있다. 발광 소자(ED_5)는 길이 방향이 전극(RME1, RME2)들이 이격된 방향과 평행하도록 배치될 수 있고, 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED_5)의 관통홀(HOL)도 전극(RME1, RME2)들이 이격된 방향과 평행하도록 배치될 수 있다. 발광 소자(ED_5)의 양 단부 측면은 각각 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 접촉할 수 있는데, 관통홀(HOL)의 양 측은 각각 연결 전극(CNE1, CNE2)과 맞닿을 수 있다. 관통홀(HOL)에 의해 전극층(37) 및 제1 반도체층(31)이 각각 연결 전극(CNE1, CNE2)과 접촉하는 면적이 상대적으로 줄어들 수 있다. 다만, 관통홀(HOL)의 직경(W2)은 전극층(37)과 제1 반도체층(31)이 각각 연결 전극(CNE1, CNE2)과 전기적 연결이 원활하게 유지될 수 있을 정도의 범위로 조절될 수 있다.
한편, 관통홀(HOL)이 발광 소자(ED_5)의 양 단부를 관통함에 따라, 발광 소자(ED_5)는 충진층(39)이 생략될 수 있다. 관통홀(HOL) 내에 충진층(39)을 배치하면 발광 소자(ED_5)의 양 단부에서 충진층(39)이 흐를 수도 있고, 표시 장치(10)에서 이물로 남을 수도 있다.
도 32 내지 도 38은 도 29의 발광 소자의 제조 공정 중 일부 단계들을 나타내는 도면들이다.
도 32 내지 도 38을 참조하면, 도 29의 발광 소자(ED_5)는 제1 홀(h1)을 형성하는 제1 식각 공정(1st etching), 절연 물질층(380)을 식각하는 제2 식각 공정(2nd etching) 및 반도체 로드(300)에 관통홀(HOL)을 형성하는 제3 식각 공정(3rd etching)을 포함할 수 있다. 상술한 실시예들과 달리, 발광 소자(ED_5)를 형성하는 반도체 물질층(310, 320) 또는 반도체 로드(300)를 식각하는 공정은 반도체 로드(300)를 베이스 기판(1000)으로부터 분리하기 전, 마지막 식각 공정으로 수행될 수 있다.
먼저, 도 32에 도시된 바와 같이, 베이스 기판(1000) 상에 제1 반도체 물질층(310), 발광 물질층(360), 제2 반도체 물질층(320) 및 전극 물질층(370)을 순차적으로 형성한다. 각 층들은 발광 소자(ED_5)의 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)을 구성할 수 있다. 이들에 대한 설명은 상술한 바와 동일하다. 본 실시예에서는 제1 반도체 물질층(310), 발광 물질층(360), 및 제2 반도체 물질층(320)이 식각되지 않은 상태에서 전극 물질층(370)이 적층된 점에서 상술한 실시예들과 차이가 있다.
이어, 도 33 내지 도 36을 참조하면, 제1 반도체 물질층(310), 발광 물질층(360), 제2 반도체 물질층(320) 및 전극 물질층(370)을 마스크층(400)을 이용하여 식각하는 제1 식각 공정(1st etching), 및 상기 층들이 식각되어 형성된 반도체 로드(300)의 외면에 절연 물질층(380)을 형성하는 공정이 수행된다. 반도체 로드(300)를 형성하는 제1 식각 공정(1st etching)은 전극 물질층(370) 상에 서로 이격된 패턴들을 포함하는 마스크층(400)을 형성하고, 마스크층(400)이 배치되지 않은 부분을 베이스 기판(1000)의 상면에 수직하게 식각하여 반도체 로드(300)들을 형성한다. 이에 대한 설명은 상술한 바와 동일하다.
제1 식각 공정(1st etching)에서 반도체 로드(300)들이 형성되면, 반도체 로드(300)의 외주면을 둘러싸는 절연 물질층(380)을 형성한다. 절연 물질층(380)은 반도체 로드(300)들의 외면을 완전하게 감싸도록 형성되었다가, 반도체 로드(300)의 상면을 노출하는 제2 식각 공정(2nd etching)이 수행되어 형성될 수 있다. 절연 물질층(380)의 형성 공정에 대한 설명은 상술한 바와 동일하다. 다만, 상술한 실시예들과 달리, 절연 물질층(380)이 형성된 반도체 로드(300)는 그 내부를 식각하는 식각 공정이 수행되지 않았으므로 그 내부에 공극(V)이 형성되지 않고 충진 물질층(390)이 배치되지 않을 수 있다.
다음으로, 도 37 및 도 38을 참조하면, 절연 물질층(380)이 형성된 반도체 로드(300) 상에 하드 마스크층(500)을 형성하고, 반도체 로드(300) 각각의 반도체 물질층(310, 320), 발광 물질층(360) 및 전극 물질층(370)을 식각하는 제3 식각 공정(3rd etching)을 수행한다. 제3 식각 공정이 수행된 반도체 로드(300)에는 반도체 물질층(310, 320), 발광 물질층(360) 및 전극 물질층(370)을 관통하는 관통홀(HOL)이 형성될 수 있다. 도면에서는 하드 마스크층(500)을 관통홀(HOL) 형성 공정의 마스크로 사용한 것이 예시되어 있으나, 이에 제한되지 않는다. 관통홀(HOL) 형성을 위한 제3 식각 공정(3rd etching)에서 하드 마스크층(500)을 대신하여 포토 레지스트층이 사용될 수도 있다.
다음으로 도면에 도시하지 않았으나, 관통홀(HOL)이 형성된 반도체 로드(300)들을 베이스 기판(1000)에서 분리하여 발광 소자(ED_5)를 제조할 수 있다. 도 29의 발광 소자(ED_5)는 반도체 물질층(310, 320), 발광 물질층(360) 및 전극 물질층(370)을 식각하여 관통홀(HOL)을 형성하는 식각 공정이 절연 물질층(380)의 형성 공정 이후에 수행될 수 있다. 그에 따라, 발광 소자(ED_5)는 양 단부가 완전하게 관통된 형상을 가질 수 있고, 관통홀(HOL)이 형성되지 않은 발광 소자보다 비중이 낮을 수 있다. 이를 포함하는 표시 장치(10)는 발광 소자(ED)의 정렬도가 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 뱅크 패턴
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. n형 도펀트로 도핑된 제1 반도체층;
    상기 제1 반도체층 상에 배치되고 p형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층;
    적어도 상기 발광층의 외면을 둘러싸는 절연막; 및
    상기 제1 반도체층에 형성되고 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층이 배치된 길이 방향으로 연장된 공극을 포함하는 발광 소자.
  2. 제1 항에 있어서,
    상기 공극 내에 배치되고 비중이 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층보다 작은 충진층을 더 포함하는 발광 소자.
  3. 제2 항에 있어서,
    상기 충진층은 절연성 물질을 포함하되, 상기 절연막과 다른 재료를 포함하는 발광 소자.
  4. 제3 항에 있어서,
    상기 충진층은 폴리이미드를 포함하고,
    상기 절연막은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 어느 하나를 포함하는 발광 소자.
  5. 제2 항에 있어서,
    상기 충진층은 복수의 기공들이 형성된 다공성 물질을 포함하는 발광 소자.
  6. 제2 항에 있어서,
    상기 공극은 상기 발광층 및 상기 제2 반도체층을 관통하고 상기 제1 반도체층의 일부가 식각되어 형성되고,
    상기 공극 내에 배치된 상기 충진층은 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층과 각각 접촉하는 발광 소자.
  7. 제6 항에 있어서,
    상기 충진층의 상면은 상기 전극층의 하면과 맞닿는 발광 소자.
  8. 제6 항에 있어서,
    상기 공극 및 상기 충진층의 길이는 상기 발광 소자의 길이보다 작은 발광 소자.
  9. 제2 항에 있어서,
    상기 공극은 상기 제1 반도체층의 내부에 형성되고, 길이는 상기 제1 반도체층의 길이보다 작은 발광 소자.
  10. 제9 항에 있어서,
    상기 공극은 상기 발광층과 상기 제1 반도체층의 계면으로부터 연장된 형상을 갖고,
    상기 충진층은 상면이 상기 발광층의 하면과 맞닿는 발광 소자.
  11. 제9 항에 있어서,
    상기 공극은 상기 제1 반도체층의 내부에만 형성되어 상기 발광층과 이격되고,
    상기 충진층은 상기 발광층과 접촉하지 않는 발광 소자.
  12. 제1 항에 있어서,
    상기 공극이 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층 및 상기 전극층을 관통하여 상기 발광 소자의 상면과 하면을 관통하는 관통홀을 형성하는 발광 소자.
  13. 제12 항에 있어서,
    상기 관통홀의 길이는 상기 발광 소자의 길이와 동일한 발광 소자.
  14. 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 발광 소자;
    상기 발광 소자 상에 배치된 제2 절연층;
    상기 제2 절연층 상에서 상기 제1 전극 상에 배치되고 상기 제1 단부와 접촉하는 제1 연결 전극;
    상기 제2 절연층 상에서 상기 제2 전극 상에 배치되고 상기 제2 단부와 접촉하는 제2 연결 전극; 및
    상기 제2 절연층 및 상기 제2 연결 전극 상에 배치되고 상기 제1 연결 전극 하부에 배치된 제3 절연층을 포함하고,
    상기 발광 소자는
    제1 반도체층 및 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층;
    적어도 상기 발광층의 외면을 둘러싸는 절연막; 및
    상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 내부에 형성되고 상기 발광 소자의 길이 방향으로 연장된 공극을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자의 상기 공극은 상기 제2 반도체층 및 상기 발광층을 관통하되 상기 전극층의 하면과 맞닿도록 형성되고,
    상기 공극 내에 배치된 충진층을 더 포함하는 표시 장치.
  16. 제14 항에 있어서,
    상기 발광 소자는 상기 공극이 상기 제1 반도체층 및 상기 전극층을 관통하여 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 관통하는 관통홀을 형성하는 표시 장치.
  17. 베이스 기판을 준비하고, 상기 베이스 기판 상에 제1 반도체 물질층, 발광 물질층, 및 제2 반도체 물질층을 형성하는 단계;
    상기 제1 반도체 물질층, 상기 발광 물질층, 및 상기 제2 반도체 물질층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 제1 홀을 형성하는 제1 식각 단계;
    상기 제1 홀 내에 충진 물질층을 형성하고, 상기 제2 반도체 물질층 상에 전극 물질층을 형성하는 단계;
    상기 제1 반도체 물질층, 상기 발광 물질층, 상기 제2 반도체 물질층, 및 상기 전극 물질층을 상기 베이스 기판의 상면에 수직한 방향으로 식각하여 제2 홀을 형성하고 서로 이격된 반도체 로드들을 형성하는 단계; 및
    상기 반도체 로드들의 외면을 둘러싸는 절연 물질층을 형성하고, 상기 절연 물질층이 형성된 상기 반도체 로드들을 상기 베이스 기판에서 분리하는 단계를 포함하는 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 식각 단계에서, 상기 제1 홀은 상기 제2 반도체 물질층 및 상기 발광 물질층은 관통하고 상기 제1 반도체 물질층은 관통하지 않도록 형성된 발광 소자의 제조 방법.
  19. 제17 항에 있어서,
    상기 반도체 로드들을 형성하는 단계는 상기 전극 물질층 상에 서로 이격된 마스크층을 형성하는 단계; 및
    상기 마스크층이 배치되지 않은 부분을 식각하는 제2 식각 단계를 포함하고,
    상기 마스크층은 상기 충진 물질층과 중첩하도록 배치되는 발광 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 홀을 형성하는 제1 식각 단계는 상기 제2 반도체 물질층 상에 포토 레지스트층 또는 하드 마스크층을 형성하고,
    상기 포토 레지스트층 또는 상기 하드 마스크층이 배치되지 않은 부분을 건식 식각하여 수행되는 발광 소자의 제조 방법.
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